WO2005093956A1 - Ｐｌｌ回路 - Google Patents

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WO2005093956A1
WO2005093956A1 PCT/JP2005/005746 JP2005005746W WO2005093956A1 WO 2005093956 A1 WO2005093956 A1 WO 2005093956A1 JP 2005005746 W JP2005005746 W JP 2005005746W WO 2005093956 A1 WO2005093956 A1 WO 2005093956A1
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WO
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frequency
oscillator
variable range
range
variable
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PCT/JP2005/005746
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Inventor
Tadashi Maeda
Noriaki Matsuno
Original Assignee
Nec Corporation
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Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
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    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Definitions

  • the present invention relates to a PLL (Phase Locked Loop) circuit.
  • the mobile communication terminal device can execute transmission and reception of various types, that is, the mobile communication terminal device is a multi-mode communication terminal device. Have been required.
  • a frequency synthesizer used in a mobile communication terminal device having a multi-band wireless function needs to be able to generate local signals in various frequency bands corresponding to multi-band radio.
  • GSM Global System Mobile Communication
  • DCS Digita: ellular System
  • PCS Personal Communication Services
  • 1900MHz band ⁇ Use 2GHz band ⁇
  • MTS Universal Mobile Telecommunication System
  • a small-scale circuit configuration in which an arithmetic circuit including a frequency divider and a mixer for multiplication is combined with two unit synthesizers generates signals in a plurality of frequency bands larger than the number of unit synthesizers.
  • an arithmetic circuit including a frequency divider and a mixer for multiplication is combined with two unit synthesizers generates signals in a plurality of frequency bands larger than the number of unit synthesizers.
  • the frequency variable range of each voltage controlled oscillator is narrow, but the total frequency range is wide. Furthermore, in this method, since the frequency variable range of each voltage-controlled oscillator is narrow, the modulation sensitivity of each voltage-controlled oscillator can be small, and the synthesizer can operate stably.
  • FIG. 11 shows a quadruple circuit that is proposed in Patent Document 1 and has a PLL circuit power.
  • 4 quadruples means that the frequency is converted to 4 times.
  • one of a plurality of voltage controlled oscillators is automatically selected and a clock is generated.
  • the quadrant circuit shown in FIG. 11 has a frequency-phase comparator 1, a charge pump 2, a loop filter 3, and a control voltage-oscillation frequency characteristic different from each other (frequency variable ranges differ from each other).
  • a voltage controlled oscillator group 4 including four voltage controlled oscillators, a frequency divider 5, an N-channel MOS transistor NM5, a resistor R, and a selection circuit 6.
  • the N-channel MOS transistor NM5 When the output signal S14 of the selection circuit 6 is at a high potential (H), the N-channel MOS transistor NM5 is turned on, and the control signal from the loop filter 3 is provided by the series connection circuit including the resistor R and this transistor NM5. The current of S4 is extracted. As a result, the line of the control signal S4 is The potential is set to a voltage within a range between threshold voltages Vrefl and Vref2 described later.
  • Frequency phase comparator 1 generates output signals Sl and S2 based on the result of comparison between reference signal CK1 and internal signal CK2.
  • the output signal S1 is a signal indicating the amount of advance of the phase of the reference signal CK1 with respect to the internal signal CK2
  • the output signal S2 is the signal indicating the amount of advance of the phase of the internal signal CK2 with respect to the reference signal CK1.
  • These output signals Sl and S2 are input to the charge pump 2.
  • the output signal S3 of the charge pump 2 is input to the loop filter 3, from which high-frequency components are removed, and then input to the voltage-controlled oscillator group 4 as the control signal S4 of the voltage-controlled oscillator group 4.
  • the selection signals S10 to S13 correspond to four voltage-controlled oscillators (VCO:
  • This signal is used to select one voltage-controlled oscillator from the Voltage Controlled Oscillator, and is generated by the selection circuit 6.
  • the output signal CK3 of the voltage-controlled oscillator group 4 is frequency-divided by the frequency divider 5 into an internal signal CK2.
  • FIG. 12 shows a block diagram of the selection circuit 6.
  • the output signal S14 becomes high potential (H) for a fixed time, and the potential of the control signal S4 is set between the threshold voltage Vrefl and Vref2 (Vrel2> Vrefl). Set the voltage within the range.
  • the selection circuit 6 includes a voltage comparator 418 having a threshold voltage Vrefl and a voltage comparator 419 having a threshold voltage Vref2.
  • the control signal S4 is input to these voltage comparators 418 and 419, and the voltage comparator 418 outputs an output signal S15, and the voltage comparator 419 outputs an output signal S16.
  • the voltage comparator 418 sets the output signal S15 to a low potential (L) when the voltage of the input control signal S4 is lower than the threshold voltage Vrefl, and sets the output signal S15 to a high potential (H) when the voltage is high. Set.
  • the voltage comparator 419 sets the output signal S16 to a low potential (L) when the voltage of the input control signal S4 is lower than the threshold voltage Vre! 2, and sets the high potential (H ).
  • the selection circuit 6 includes a NOR gate 420 and an AND gate 421.
  • the NOR gate 420 outputs an output signal S17 based on the output signals S15 and S16 input to the NOR gate 420. That is, when both the output signals S15 and S16 input to the NOR gate 420 are at the low potential (L), the NOR gate 420 outputs the high potential (H) output signal S17, and at other times, The low potential (L) output signal S17 is output.
  • the AND gate 421 outputs an output signal S18 based on the output signals S15 and S16 input to the AND gate 421. That is, the AND gate 421 outputs the high potential (H) output signal S18 when both of the output signals S15 and S16 input to the AND gate 421 are at the high potential (H), and outputs the output signal S18 at other times. Outputs low potential (L) output signal S18.
  • the selection circuit 6 includes a 2-bit up counter 422 that receives the output signal S17 and outputs the count value S19, and a 2-bit up counter 423 that receives the output signal S18 and outputs the count value S20.
  • the count value S19 output from the bit-up counter 422 is also subtracted from the count value S20 output from the 2-bit-up counter 423, and the subtractor 424 outputs a subtraction result value S21, which is the result of the subtraction.
  • a decoder 425 that receives the output of the subtraction result value S21 and outputs output signals S10, Sl1, S12, S13, and S14. The decoder 425 sets only one of the output signals S10 to S13 to a high potential (H) according to the subtraction result value S21 output from the subtractor 424.
  • the selection circuit 6 operating in this manner automatically selects a desired one of the four voltage-controlled oscillators having different frequency variable ranges according to the frequency four times the frequency of the reference signal CK1. Will be selected.
  • the output signal S14 temporarily goes to a high potential (H), and the potential of the control signal S4 is forcibly changed from the threshold voltage Vrefl shown in FIG. High and lower than Vref2, the output of NOR gate 420 and AND gate 421 Since the force once returns to the low potential (L), it is possible to prevent the wrong voltage-controlled oscillator from being selected from among the voltage-controlled oscillators 4 having different frequency variable ranges.
  • FIG. 13 is a characteristic diagram showing oscillation frequency characteristics of the conventional voltage-controlled oscillator group 4 with respect to the voltage of the control signal S4.
  • the frequencies fl to f8 have a relationship of fl ⁇ f2 ⁇ f3 ⁇ f4 ⁇ f5 ⁇ f6 ⁇ f7 ⁇ f8.
  • the desired oscillation frequency that is, the frequency fosc, which is four times the frequency of the input reference signal CK1
  • the frequency fosc which is four times the frequency of the input reference signal CK1
  • the output signal S 14 temporarily becomes high potential (H), and the control signal S 4 temporarily returns to a voltage in the range between the threshold voltage Vrefl and the threshold voltage Vref 2.
  • the output signal S 17 of the NOR gate 420 changes from the high potential (H) to the low potential (L).
  • the voltage-controlled oscillator is in a state of outputting substantially the same frequency as the reference signal, but since the phase of the frequency divider 5 does not change in a short time, the frequency-phase comparator 1 is still It operates to set the frequency of the internal signal higher, and consequently the control voltage S4 is reset.
  • the selection circuit 6 repeats the above-described operation, and transits to the characteristic A. This time, because the frequency of the voltage controlled oscillator is higher than the reference signal, the phase of the frequency divider 5 leads the reference signal, so that the control voltage S4 falls below the threshold voltage Vrefl, and the selection circuit 6 returns to the characteristic B again. Transition.
  • Patent document 1 JP-A-9-214335
  • phase is the integral of the frequency, even if the optimal voltage-controlled oscillator is selected and an internal signal having the same frequency as the reference signal is input to the phase comparator.
  • the present invention has been made to solve the above-described problems, and a PLL circuit that can be set to any one of a plurality of mutually different frequency variable ranges. It is another object of the present invention to provide a PLL circuit capable of performing a setting operation to a frequency variable range corresponding to a target frequency in a short time.
  • a PLL circuit of the present invention compares a phase of a reference signal with a phase of an internal signal and outputs a phase difference signal corresponding to the phase difference between the reference signal and the internal signal.
  • a plurality of oscillators each having a variable wave number range and each of which has an oscillation frequency controlled based on the phase difference signal; and any one of the plurality of oscillators capable of outputting a signal having a desired oscillation frequency.
  • a frequency divider for generating the internal signal by dividing the output of the oscillator selected by the selector. If the frequency of the variable frequency range of the currently selected oscillator is lower than the target frequency, the frequency of the variable frequency range of the oscillator matches the target frequency or the target frequency is changed.
  • the frequency range of the oscillator to be selected is increased by several steps (however, if the frequency range can be increased by only one step, it is increased by one step). If the frequency of the selected oscillator's frequency variable range exceeds the target frequency by repeating the change of the oscillator, the oscillator's frequency variable range is reduced with a smaller change width than before the selected frequency is exceeded.
  • the frequency in the variable frequency range of the oscillator matches the target frequency or Until the frequency falls below the frequency of the selected oscillator, the frequency range of the selected oscillator will be lowered by multiple steps (however, if the frequency range can be lowered by only one step, the frequency will be lowered by one step). If the frequency of the selected oscillator's frequency variable range falls below the target frequency, the oscillator's frequency variable range is changed with a smaller change width than before the fall. Kunar so on, Ru as a feature to change the oscillator to be selected.
  • the PLL circuit of the present invention includes a phase comparator that compares the phase of a reference signal and an internal signal and outputs a phase difference signal according to the phase difference, and a plurality of resonance circuits having different resonance frequencies. And based on the phase difference signal! An oscillator whose oscillation frequency is controlled, and selecting one of the plurality of resonance circuits from the plurality of resonance circuits based on the phase difference signal. A selector for setting any one of the frequency variable ranges to one frequency variable range and enabling the oscillator to output a signal having a desired oscillation frequency; and dividing the output of the oscillator by dividing the internal signal.
  • a frequency divider that generates a frequency of the oscillator, wherein the frequency of the current frequency variable range of the oscillator is lower than a target frequency.
  • the frequency variable range of the oscillator is increased by a plurality of steps until the frequency of the frequency variable range matches the target frequency or exceeds the target frequency.
  • the frequency variable range of the oscillator is changed with a smaller change width than before.
  • the resonance circuit to be selected is changed so as to be lower, and when the frequency of the current frequency variable range of the oscillator is higher than the target frequency, the frequency of the current frequency variable range is set to the target frequency. Until the frequency coincides or falls below the target frequency, the frequency variable range of the oscillator is reduced by a plurality of steps (however,
  • the frequency variable range can be lowered by only one step, the frequency is reduced by one step), and the change of the selected resonance circuit is repeated, and the frequency of the frequency variable range of the oscillator after the selection becomes the target frequency.
  • the selected resonance circuit is changed so that the frequency variable range of the oscillator increases with a smaller variation width than before the drop.
  • a PLL circuit of the present invention compares a phase of a reference signal with an internal signal and outputs a phase difference signal corresponding to the phase difference, and a phase comparator based on the phase difference signal.
  • An oscillator configured by interconnecting a plurality of delay circuits, each having a controlled delay time, and the number of connected delay circuits of the oscillator are selected based on the phase difference signal.
  • the frequency variable range of the oscillator is increased by a plurality of steps until the frequency of the frequency variable range matches the target frequency or exceeds the target frequency (however, the frequency variable range is increased).
  • the frequency of the oscillator can be increased by only one step, the number of links to be selected is changed repeatedly. If the frequency in the frequency variable range of the oscillator after the selection exceeds the target frequency, The frequency variable range of the oscillator with a smaller variation width than before Is changed so that the frequency of the variable frequency range of the oscillator is higher than a target frequency, or the frequency of the variable frequency range matches the target frequency, or Until the frequency falls below the target frequency, the frequency range of the oscillator is reduced by a plurality of steps (however, if the frequency range can be reduced by only one step, the frequency range is reduced by one step). When the frequency of the frequency variable range of the oscillator after the selection is lower than the target frequency, the frequency variable range of the oscillator is increased with a smaller change width than before the frequency changes. Further, the number of links to be selected is changed.
  • the frequency of the current frequency variable range is set to the target frequency. If the frequency is lower than N, the frequency variable range is increased by N steps (N is an integer of 2 or more). ) Change the selection state and if the current frequency variable range frequency is higher than the target frequency, the frequency variable range is reduced by N steps (N is an integer of 2 or more) (however, N steps If it cannot be lowered, it is preferable to change the selection so that only the stage closest to the N stage is lowered).
  • the selector changes the selection state before the predetermined time has passed since the selection state was changed last time
  • the frequency of the current frequency variable range is lower than the target frequency. Changes the selection state so that the frequency variable range is increased by the same number of steps as the previous time (however, if the number of steps cannot be increased by the same time as the previous time, it will be increased by the closest number of steps to the previous time). If the frequency exceeds the target frequency due to the previous change, the frequency variable range is half the number of steps from the previous time. (However, if half of the previously changed number of steps is not an integer, the decimal part is rounded down and rounded up.
  • the frequency variable range will be half the number of previous steps (however, If half of the floor is not an integer, it is preferable to change the selection state so that the decimal point is higher by one of truncation, round-up, and round-off.
  • the frequency of the current frequency variable range is set to the target frequency. If the number of steps in the frequency variable range that is higher than the current frequency variable range is N1, if N1 is lower than the frequency, then N1 is divided by an integer M that is 2 or more, and the frequency variable range is (N1ZM).
  • N1ZM is an integer of 2 or more.
  • N2 is divided by an integer M greater than or equal to 2 so that the frequency variable range becomes higher by (N2ZM) steps (however, if it does not become N2ZM, the fractional part is rounded down. , Rounding up or rounding down, and (N2ZM) step cannot be raised! / In the case, change the selection state so that it is the closest to (N2ZM) step!
  • N2 is divided by an integer M of 2 or more, and the frequency variable range is lowered by (N2ZM) steps. (However, if it does not become N2ZM, the decimal point is rounded off. If it is not possible to lower the value by (N2ZM) step, it is possible to change the selection state so that it is the closest to (N2ZM) step! preferable.
  • the frequency divider is reset.
  • the selection state is forcibly held in a state in which the selection state is not changed for a certain time after the selection state is changed by the selector.
  • a wireless device includes the PLL circuit according to the present invention.
  • a wireless communication terminal device of the present invention includes the wireless device of the present invention.
  • the wireless communication terminal device of the present invention is preferably a mobile phone or another mobile communication terminal device, for example.
  • the method for setting the frequency variable range of the PLL circuit according to the present invention includes a phase comparator that compares the phases of a reference signal and an internal signal and outputs a phase difference signal according to the phase difference.
  • a plurality of oscillators each having a different frequency variable range and having an oscillation frequency controlled based on the phase difference signal; and one of the plurality of oscillators capable of outputting a signal having a desired oscillation frequency.
  • the frequency variable range of the selected oscillator should be increased by several steps (however, only one frequency variable range If it is not possible to increase the frequency, increase the selected oscillator by one step), repeat the process of changing the selected oscillator, and if the frequency of the frequency variable range of the selected oscillator exceeds the target frequency, The process of changing the selected oscillator is performed so that the oscillator's frequency variable range becomes smaller with a small change width, and if the frequency of the currently selected oscillator's frequency variable range is higher than the target frequency, Until the frequency of the variable frequency range of the oscillator matches the target frequency or falls below the target frequency, the frequency variable range of the selected (However, if the frequency variable range cannot be reduced by one step, it
  • the method of setting the frequency variable range of the PLL circuit according to the present invention includes a phase comparator that compares the phase of a reference signal and an internal signal and outputs a phase difference signal according to the phase difference, and a resonance circuit having a different resonance frequency.
  • the frequency variable range of the oscillator is set to one of a plurality of different frequency variable ranges, and a signal of a desired oscillation frequency is output from the oscillator.
  • frequency In the method of setting the variable range, if the frequency of the current frequency variable range of the oscillator is lower than the target frequency, the frequency of the frequency variable range matches the target frequency or the target frequency. Until the frequency exceeds, the selected resonance frequency is increased so that the frequency variable range of the oscillator is increased by a plurality of steps (however, if the frequency variable range can be increased by only one step, it is increased by one step).
  • the frequency variable range of the oscillator after the selection exceeds the target frequency
  • the frequency variable range of the oscillator is reduced with a smaller change width than before the frequency is changed.
  • the process of changing the selected resonance circuit is performed, and if the current frequency variable range of the oscillator is higher than the target frequency, the frequency of the current frequency variable range is changed. Until the frequency matches the target frequency or falls below the target frequency, the frequency variable range of the oscillator is reduced by a plurality of steps (however, if the frequency variable range can be reduced only one step, only one step In such a case, when the frequency of the selected oscillator falls below the target frequency, the change width is smaller than before the selected frequency is changed. Performing a process of changing the selected resonance circuit so that the frequency variable range of the oscillator is increased. It is characterized by.
  • the method of setting the frequency variable range of the PLL circuit according to the present invention includes a phase comparator that compares the phases of a reference signal and an internal signal and outputs a phase difference signal according to the phase difference.
  • An oscillator configured by interconnecting a plurality of delay circuits, each of which has a delay time controlled based on the phase difference signal, and the number of connected delay circuits of the oscillator based on the phase difference signal.
  • a frequency divider that generates the internal signal by dividing the output of the oscillator, and changes the selection state of the number of the delay circuits connected by the selector of the PLL circuit. Setting If the frequency of the current variable frequency range of the oscillator is lower than the target frequency, the frequency of the variable frequency range is equal to or higher than the target frequency. In order to increase the frequency variable range of the oscillator by a plurality of stages (however, if the frequency variable range can be increased by only one step, the frequency variable range is increased by one step), the process of repeating the change of the number of couplings to be selected is repeated.
  • the connection is selected so that the frequency variable range of the oscillator is smaller than before the frequency exceeds the target frequency and the variation width is lower. If the frequency of the oscillator is higher than the target frequency, the frequency of the variable frequency range matches the target frequency. Until the frequency falls below the target frequency, the frequency variable range of the oscillator is reduced by a plurality of steps (however, the frequency variable range can be reduced by only one step, in which case, the frequency variable range is reduced by one step.
  • the method is characterized in that a process of changing the number of links to be selected is performed so as to increase the range.
  • the selector when the selector changes the selection state after a predetermined time has passed since the last time the selection state was changed, the selector changes the current frequency variable range. If the frequency range is lower than the target frequency, Change the selection state so that the change range is increased by N steps (N is an integer of 2 or more) (however, if it cannot be increased by N steps, it is increased by the step closest to N steps), and the current state is changed. If the frequency in the variable frequency range is higher than the target frequency, the frequency variable range is reduced by N steps (N is an integer of 2 or more). It is preferable to change the selection state (most recently, lower by stages).
  • the frequency variable range is higher than the target frequency, and the frequency variable range has the same number of steps as the previous time. (If the number of steps cannot be lowered the same as the previous time, change the selected state so that the number of steps is the same as the previous time and the nearest V, and lower by the number of steps.) If the frequency variable range is less than the previous half, the frequency variable range is half the number of previous steps. (However, if the half of the previously changed number of steps is not an integer, the fractional part is rounded down, rounded up or rounded off. It is preferable to change the selection state so that it only becomes higher.
  • the selector when the selector changes the selected state after a predetermined time has passed since the last time the selected state was changed, If the frequency of the frequency variable range is lower than the target frequency, and the number of steps in the frequency variable range that is higher than the current frequency variable range is N1, divide N1 by an integer M that is 2 or more, and To make the variable range higher by (N1ZM) steps (However, if (N1ZM) is not an integer, round down, round up, or round off to 4 decimal places, and cannot raise (N1ZM) steps If the frequency of the current frequency variable range is higher than the target frequency, change the selection state (so that it is closest to the (N1ZM) Lower than Assuming that the number of steps in the frequency variable range is Nl, N1 is divided by an integer M of 2 or more, so that the frequency variable range becomes lower by (N1ZM) steps (however, if (N1ZM) is not an integer
  • N2 is divided by an integer M equal to or greater than 2 so that the frequency variable range becomes higher by (N2ZM) steps (however, if N2ZM is not an integer, the decimal point The following can be rounded down, rounded up or rounded down, and cannot be raised by (N2 / M) steps! / In such a case, it is the closest to (N2ZM) steps!
  • the number of steps changed last time is assumed to be N2, and N2 is divided by an integer M of 2 or more, and the frequency variable range is changed. Is reduced by (N2ZM) steps (however, if it does not become N2ZM, Either round down, round up, or round off and round (N2ZM) step cannot be lowered! / In some cases, change the selection state so that it is the closest to (N2ZM) step! I prefer to.
  • the frequency divider be reset when the selection state is changed by the selector.
  • the selection state is not changed for a certain period of time after the selection state is changed by the selector.
  • U prefer to hold.
  • the program of the present invention is characterized in that it is a program for causing a computer to execute the method for setting the frequency variable range of the PLL circuit of the present invention.
  • the frequency variable range is set when the frequency variable range setting operation is performed.
  • the frequency of the range matches the target frequency or the target frequency Until it exceeds, the step of the frequency variable range is changed with a relatively large change width, so that the time required for setting the frequency variable range can be reduced.
  • the step of the frequency variable range is changed with a relatively small change width. Since the frequency variable range is brought closer to the target frequency by making the change, it is possible to converge the frequency variable range frequency to the target frequency in a short time by repeating those operations.
  • FIG. 1 is a block diagram of a quadruple circuit using a PLL circuit according to the first embodiment of the present invention.
  • FIG. 1 the same components as those in FIG. 11 described above are denoted by the same reference numerals, and redundant description will be omitted.
  • the quadruple-multiplier circuit using the PLL circuit according to the first embodiment of the present invention compares the phase of the reference signal with the phase of the internal signal, and outputs a signal corresponding to the phase difference.
  • a phase comparator 1 that outputs a phase difference signal, a charge pump 2 and a loop filter 3, a plurality of voltages having different frequency variable ranges, and each of which has an oscillation frequency controlled based on the phase difference signal.
  • a group of voltage-controlled oscillators 4 consisting of controlled oscillators (multiple oscillators: for example, 15 voltage-controlled oscillators from VCO1 to VCO15) and a signal with a desired oscillation frequency among multiple voltage-controlled oscillators can be output
  • a selection circuit (selector) 6 for selecting any one of the voltage-controlled oscillators (any one of VC01 to VC015) based on the phase difference signal, and a voltage-controlled oscillator (selector) selected by the selection circuit 6
  • An internal signal is generated by dividing the output of any one of VC01 to VC015).
  • a frequency divider 5 for, and a 2-input AND circuit 7, a two-input OR circuit 8, the.
  • the selection state of the voltage controlled oscillator by the selection circuit 6 is changed, if the frequency of the currently selected voltage controlled oscillator is lower than the target frequency, The frequency of the frequency variable range of the voltage-controlled oscillator matches the target frequency. Until the frequency reaches or exceeds the target frequency, the selection of the selected VCO is repeated so that the frequency variable range of the selected VCO increases by several steps. However, if the frequency variable range can be increased by only one step, the voltage-controlled oscillator to be selected is changed so as to increase by one step.
  • the voltage to be selected is set so that the frequency variable range of the voltage-controlled oscillator is reduced with a smaller change width than before the frequency exceeds the target frequency. Change the control oscillator.
  • the frequency in the frequency variable range of the currently selected voltage controlled oscillator is higher than the target frequency, the frequency in the frequency variable range of the voltage controlled oscillator matches the target frequency or Until the frequency falls below the target frequency, the selection of the voltage-controlled oscillator to be selected is repeated so that the frequency variable range of the selected voltage-controlled oscillator decreases by several steps. However, if the frequency variable range can be lowered by only one step, the voltage-controlled oscillator to be selected is changed so that it is lowered by one step.
  • the voltage to be selected is selected so that the frequency variable range of the voltage-controlled oscillator increases with a smaller change width than before the frequency falls below the target frequency. Change the control oscillator.
  • the frequency of the current frequency variable range is changed to the target frequency.
  • the frequency variable range is increased by N steps (N is an integer of 2 or more: for example, 4 steps (steps) as described later) (however, if N steps cannot be increased, N Change the selection state so that the frequency in the current frequency variable range is higher than the target frequency, so that the frequency variable range is N steps (N is an integer of 2 or more). Change the selection state so that it becomes lower (however, if it cannot be lowered by N steps, it will be V closest to N steps, lower by only the steps).
  • the selection circuit 6 changes the frequency of the current frequency variable range to the target frequency. If it is lower, the frequency variable range will be increased by the same number of steps as the previous time (however, if the number of steps cannot be increased as the previous time, it will be increased by the closest number of steps to the previous time) If the selected state is changed and the target frequency is exceeded by the previous change, the frequency variable range is half the number of steps as before (however, if half of the previously changed number is not an integer, the decimal point Change the selection state so that it is lower by only one of the following: round down, round up, or round off. If the current frequency variable range frequency is higher than the target frequency, the frequency variable range is Change the selection state so that the number of steps is decreased by the same number of steps as the previous time (however, if the number of steps cannot be decreased by the same time as the previous time, the number of steps is decreased by the same number of steps and the nearest V
  • the frequency variable range will be half the number of previous steps (however, if half of the previously changed number of steps is not an integer, the fractional part will be rounded down, rounded up and rounded off.
  • the selection state is changed so as to increase the selection state.
  • the output signal S 14 output from the two-input OR circuit 8 of the selection circuit 6 is input to the loop filter 3.
  • control is performed such that the control signal S4 output from the loop filter 3 takes a value between the threshold voltages Vrefl and Vref2. Is done. As a result, for a certain period of time after the selection state is changed by the selection circuit 6, the state is not changed.
  • the output signal S 14 is input to the two-input AND circuit 7 together with the reference signal fREF.
  • the output of the two-input AND circuit 7 is input to the reset terminal R of the frequency divider 5.
  • the signal input to the frequency divider 5 from the two-input AND circuit 7 allows the phase of the internal signal fIN, which is the output from the frequency divider 5 based on the output signal fOUT, and the phase of the reference signal fREF Are synchronized with each other.
  • the selection circuit 6 includes a voltage comparator 418 having a threshold voltage Vrefl, and a voltage comparator 419 having a threshold voltage Vref2 (> Vrefl).
  • the voltage comparators 418 and 419 receive the control signal S4, the voltage comparator 418 outputs an output signal S15, and the voltage comparator 419 outputs an output signal S16.
  • Voltage comparator 418 operates when the voltage of input control signal S4 is lower than threshold voltage Vrefl. In this case, the output signal S15 is set to a low potential (L) for a certain period of time, while when it is high, the output signal S15 is set to a high potential (H) for a certain period of time.
  • the voltage comparator 419 sets the output signal S16 to the high potential (H) for a certain period of time, When it is low, the output signal S16 is set to a low potential (L) for a certain period of time.
  • the output signals S15 and S16 of the voltage comparators 418 and 419 are input to the counter set signal generation circuit 442 and the level detection signal history counter 441.
  • the counter set signal generation circuit 442 is connected to the voltage comparators 418 and 419,
  • the counter set signal generation circuit 442 counts up or down by predetermined steps (for example, 4 steps, 2 steps or 1 step) according to the instruction of the level detection signal history counter 441. Therefore, only the third bit (with the least significant bit as the first bit) of the up / down counter 426, or the second bit, or the least significant bit, is moved by "1".
  • the selection switch 436 is switched according to the output of the up / down counter 426, and a voltage controlled oscillator (one of VCO 1 to VCO 15) corresponding to each output is selected.
  • FIG. 2 is a flowchart showing the operation of the level detection signal history counter 441 used in the present embodiment.
  • step S101 when one of the output signals S15 and S16 input to the level detection signal history counter 441 becomes “H” (step S101), the fact is detected.
  • step S102 it is determined whether a predetermined time (for example, 60 microseconds) has elapsed after the “H” level of the output signals S15 and S16 was previously input (step S102). That is, it is determined whether or not the force has passed a predetermined time since the selection state of the voltage controlled oscillator (any one of VCO 1 to VCO 15) is changed by the selection circuit 6 last time.
  • a predetermined time for example, 60 microseconds
  • step S102 If the predetermined time has not elapsed (Y in step S102), the process proceeds to step S103, in which "H" is currently output, and the voltage comparator which outputs "H” last time outputs "H". It is determined whether it is the same as the voltage comparator.
  • step S103 If they are the same (Y in step S103), the process shifts to step S105, and the same The number of steps is instructed to the signal generation circuit 442.
  • step S103 when it is determined that the "H" level is output from the voltage comparator different from the previous time (N in step S103), the process proceeds to step S104, and the number of steps of 1Z2 of the previous number of steps is calculated. Instruct the signal generation circuit 442.
  • step S102 when it is determined that the predetermined time has elapsed since the previous "H" level was input (N in step S102), the process proceeds to step S106, and the number of steps "4" is set. Instruct the signal generation circuit 442.
  • the counter set signal generation circuit 442 which receives the instruction of the number of steps from the level detection signal history counter 441 responds to the received instruction and which of the output signals S15 and S16 has become the "H" level. Then, the count value of the up / down counter 426 is changed.
  • the up / down counter 426 operates the selection switch 436 according to the new count value to select the voltage controlled oscillator (any one of VC01 to VC015).
  • step S106 if there is no voltage-controlled oscillator corresponding to the count value of the fourth step (N-th step), the counter 426 sets the three-step, two-step,
  • the voltage-controlled oscillator is selected such that the frequency variable range is increased only at the step closest to N steps.
  • the output signal S14 temporarily becomes high potential (H), and the potential of the control signal S4 output from the loop filter is forcibly set to the threshold value shown in FIG. Since the voltage is set higher than the voltage Vrefl and lower than the voltage Vre! 2, the outputs of the voltage comparators 418 and 419 return to a low potential (L).
  • the output signal S14 and the reference signal fREF are input, and the two-input AND circuit 7 resets the frequency divider 5 for a certain period of time when the selection state of the voltage controlled oscillator changes.
  • the output phase of the device 5 is synchronized.
  • the phase comparator 1 can detect a large change in frequency due to a change in the selected state of the voltage-controlled oscillator in a short time, and the frequency variable ranges different from each other can be detected. It is possible to prevent an erroneous voltage controlled oscillator from being selected from among the voltage controlled oscillators having any of (VC01 to VC015).
  • the frequency variable range of the voltage-controlled oscillator (one of VC01 to VC015) after the selection exceeds the desired (target) frequency by a plurality of steps ( For example, since the voltage is changed by four steps at a time, the time required until a voltage-controlled oscillator having a desired frequency can be selected can be greatly reduced.
  • FIG. 3 is a characteristic diagram showing an oscillation frequency characteristic with respect to the voltage of the control signal S4 of the voltage-controlled oscillator group 4 of the present embodiment.
  • Each of A to H is a part of the control voltage-oscillation frequency characteristic of the voltage-controlled oscillator group 4, and the frequencies fl to fl5 are represented by fl ⁇ f2 ⁇ f3 ⁇ ... ⁇ Fl2 ⁇ f 13 ⁇ fl4 ⁇ fl5 It is in.
  • the desired oscillation frequency that is, the frequency fosc, which is four times the frequency of the input reference signal fREF, is within the range of the control voltage-oscillation frequency characteristic of A (frequency variable range).
  • step S101 the control voltage S4 exceeds the threshold voltage Vre! 2
  • the output signal S16 of the voltage comparator 419 becomes low potential (H) for a fixed time
  • the level detection signal history counter 441 proceeds to step S101.
  • the counter set signal generation circuit 442 receiving this instruction generates a signal for incrementing the third bit from the least significant bit of the up / down counter 426 by “1”.
  • the up / down counter 426 performs a 4-step up-count operation.
  • the selection state of the voltage-controlled oscillator changes from the characteristic A to the characteristic B, and at the same time, the output signal S14 temporarily becomes high potential (H), and the control signal S4 becomes high. Since the voltage temporarily returns to a voltage in the range between the threshold voltage Vrefl and the threshold voltage Vref2, the output of S16 returns to the low potential (L) after the switching of the voltage controlled oscillator.
  • the frequency divider 5 is reset for a certain period of time when the selection state of the voltage controlled oscillator changes by the two-input AND circuit 7 to which the output signal S14 and the reference signal fREF are input.
  • the output phase of the frequency divider 5 is synchronized, and the phase comparator 1 detects and returns a large change in frequency caused by a change in the selected state of the voltage-controlled oscillator in a short time, thereby detecting a voltage-controlled oscillator that should not be selected. It is possible to prevent erroneous selection.
  • step S101 when detecting the "H" level input in step S101, the level detection signal history counter 441 shifts to step S102 to determine whether or not the previous "H" level input force has passed a predetermined time. Since the predetermined time has elapsed before this time, the process proceeds to step S103, and it is determined whether or not the “H” level is output from the same voltage comparator as before.
  • step S105 since the same voltage comparator outputs the signal, the process proceeds to step S105, and the signal generation circuit 442 is instructed to have the same number of steps as "4" as in the previous time.
  • the up / down counter 426 counts up by four steps, and the selected state of the voltage-controlled oscillator changes from the characteristic B to the characteristic C. Then, even if the PLL control based on the characteristic B is performed, the frequency of the internal signal ⁇ ⁇ ⁇ ⁇ is still lower than the frequency of the reference signal fREF, so that the voltage of the control signal S4 exceeds the threshold voltage Vref2 again. With this operation, the selection of the voltage controlled oscillator changes from the characteristic C to the characteristic D.
  • step S101 when detecting the "H" level input in step S101, the level detection signal history counter 441 shifts to step S102 to determine whether or not the previous "H" level input force has passed a predetermined time. Since the predetermined time has elapsed before this time, the process proceeds to step S103, and it is determined whether or not the “H” level is output from the same voltage comparator as before.
  • the counter set signal generation circuit 442 receiving this instruction generates a signal for causing the up / down counter 426 to count down by two steps when the signal S15 goes to the "H" level.
  • the characteristic D transitions to the characteristic E, and finally locks to the point b.
  • the frequency division ratio of the frequency divider 5 is switched so that the desired oscillation frequency fosc is set to the point a within the frequency range of the characteristic A when the current characteristic E is locked at the point b. Then, as shown by the dotted line in Fig. 3, the characteristic E ⁇ characteristic F ⁇ characteristic G ⁇ characteristic H transitions and finally locks to point a of characteristic A.
  • a voltage-controlled oscillator is selected in a wideband PLL circuit using a number of voltage-controlled oscillators having mutually different frequency variable ranges.
  • the frequency variable range has a relatively large change width (for example, every four steps). Since the steps are changed, the time required for setting the frequency variable range can be reduced.
  • the frequency of the frequency variable range exceeds the target frequency (when the step of the frequency variable range is changed so as to exceed the target frequency)
  • a relatively small change width for example, By changing the step of the frequency variable range in half the step of the previous change width, the frequency variable range approaches the target frequency. Accordingly, the frequency in the frequency variable range can be converged to the target frequency in a short time.
  • the frequency variable range is changed in N steps (N is an integer of 2 or more).
  • N is an integer of 2 or more.
  • the frequency variable range is changed by the same number of steps as before until the frequency variable range is changed over the target frequency, and the frequency variable range is changed over the target frequency. If the number of stages has been changed, the number of stages will be half of the previous number.
  • the fractional part shall be rounded down, rounded up or rounded off Good, just change the frequency variable range Therefore, by repeating the operation, the frequency in the frequency variable range can be converged to the target frequency in a short time.
  • FIG. 4 is a block diagram of a quadruple circuit using a PLL circuit according to the second embodiment of the present invention.
  • the same components as those in FIG. 1 described above are denoted by the same reference numerals, and detailed description is omitted.
  • the frequency of the current frequency variable range is changed to the target frequency. If the frequency is lower than the current frequency variable range, assuming that the number of steps in the frequency variable range that is higher than the current frequency variable range is N1, N1 is divided by an integer M greater than or equal to 2 and the frequency variable range is raised by (N1ZM) steps Thus, the selection state by the selection circuit 6 is changed.
  • decimal point of (N1 ZM) shall be rounded down, rounded up or rounded off, and any of the (N1Z M) stage or (N1ZM) rounded down, rounded up or rounded down If the value cannot be increased by the step of the value, the selection state by the selection circuit 6 is changed so that the level is increased only by the step closest to that step.
  • the number of steps in the frequency variable range whose steps are lower than the current frequency variable range is N1, and N1 Is divided by an integer M of 2 or more, and the selection state by the selection circuit 6 is changed so that the frequency variable range becomes lower by (NlZM) steps.
  • N1ZM decimal part of (N1ZM) shall be rounded down, rounded up or rounded off
  • the decimal point of (N1ZM) or (N1ZM) shall be rounded down, rounded up or rounded off. If the value cannot be lowered only by the level, the selection state by the selection circuit 6 is changed so that the level is lowered only by the level closest to that level.
  • the frequency of the current frequency variable range is If the frequency is lower than the target frequency, assuming that the number of steps changed last time is N2, N2 is divided by an integer M that is 2 or more, and the selection state is changed so that the frequency variable range becomes higher by (N2ZM) steps. However, if N2ZM is not an integer, the fractional part shall be rounded down, rounded up or rounded off and rounded down to the (N2ZM) stage or (N2ZM). If it is not possible to raise the level of any of the five values, change the selection state so that the level closest to that level is raised.
  • N2 is divided by an integer M of 2 or more, and the frequency variable range becomes (N2ZM) Change the selection state so that it is lower by a step.
  • N2ZM is not an integer
  • the decimal point shall be rounded down, rounded up or rounded off
  • the decimal point of (N2ZM) stage or (N2ZM) shall be rounded down, rounded up and rounded down. If the value cannot be lowered by the value of the input force, it is the closest to the (N2ZM) level! Change the selection state so that it becomes lower only by the stage.
  • the PLL circuit according to the present embodiment is used in the first embodiment, and instead of the level detection signal history counter 441, a counter circuit is used.
  • a history holding circuit 443 is provided.
  • the counter history holding circuit 443 stores the counter history of the up / down counter 426, and controls the counter set signal generation circuit 442 based on the history information.
  • FIG. 5 is a flowchart showing the operation of the counter history holding circuit 443 used in the present embodiment.
  • the counter history holding circuit 443 is provided with the voltage currently selected by the up / down counter 426.
  • the control oscillator and the previously selected voltage controlled oscillator are stored.
  • One of the output signals S15 and S16 input to the counter history holding circuit 443 is "H".
  • step S202 it is determined whether or not a predetermined time has passed since the “H” level of the output signals S15 and S16 was previously input.
  • the number N2 indicating how many steps the frequency variable range has changed due to the previous change of the voltage controlled oscillator is set to an integer of 2 or more.
  • step S203 Divide it by M (step S203), output the quotient (round up, round down, or round off to the nearest decimal) to the counter set signal generation circuit 442 (step S204), and end the processing.
  • step S202 If the predetermined time has elapsed (N in step S202), the flow shifts to step S205, and it is determined whether or not the output signal S15 of the output signals S15 and S16 has reached the "H" level. Is determined.
  • the oscillation frequency is lower than that of the currently selected VCO! ⁇ Divide the number of voltage controlled oscillators (N1) by an integer M greater than or equal to 2 (step S206), and output the quotient (round up, round down or round down to 4 decimal places) to the counter set signal generation circuit 442 (step (S207), the process ends.
  • step S205 If it is determined that the output signal S16 is at the "H" level among the output signals S15 and S16 (N in step S205), the oscillation is performed more than the currently selected voltage-controlled oscillator.
  • the frequency is high, the number of voltage controlled oscillators (N1) is divided by an integer M of 2 or more (step S208), and the quotient (rounded up, rounded down, or rounded down to the decimal point) is sent to the counter set signal generation circuit 442.
  • Output step S209) and end the process.
  • the counter set signal generation circuit 442 receiving the calculation result from the counter history holding circuit 443 determines whether the received calculation result and which of the output signals S15 and S16 has become the "H" level. The count value of the up / down counter 426 is changed accordingly.
  • FIG. 6 is a characteristic diagram showing an oscillation frequency characteristic of the voltage-controlled oscillator group 4 of the present embodiment with respect to the voltage of the control signal S4.
  • a to D are part of the control voltage-oscillation frequency characteristics of the voltage controlled oscillator group.
  • Frequencies fl to ⁇ 5 are in the relationship of fl ⁇ f2 ⁇ f3 ⁇ ... ⁇ fl2 ⁇ fl3 ⁇ fl4 ⁇ fl5 .
  • the oscillation frequency is within the frequency range of the desired oscillation frequency, that is, four times the frequency of the input reference signal fREF, of the fosc force characteristic A.
  • the output signals S15 of the voltage comparators 418 and 419 The counter 426 does not perform the count operation while S16 does not become the high potential (H).
  • the state of the selection circuit 6 does not change in the initial state.
  • the counter history holding circuit 443 proceeds to step S201. This is detected at step S202, and it is determined at step S202 whether or not a force has passed a predetermined time since the previous "H" level signal was input.
  • the predetermined time is set to be about the time when the PLL control is performed by one voltage-controlled oscillator and the control signal S4 changes between the threshold voltages Vrefl and Vre! 2.
  • step S208 Due to the change in the division ratio when the PLL circuit is in the locked state, when the "H" level signal is input, a predetermined time has elapsed since the previous "H” level signal was input. Therefore, the process proceeds to step S208 via step S205, and divides the number of voltage-controlled oscillators (N1) having an oscillation frequency higher than the currently selected voltage-controlled oscillator by M (here, for example, M is 2). .
  • the quotient is “6”.
  • the counter set signal generation circuit 442 receiving this “6” and the “H” level of the output signal S16 instructs the counter 426 to perform a 6-step up-count. This causes the selected state of the voltage controlled oscillator to transition to characteristic B. [0155] Then, the output signal S14 becomes high potential (H) due to the "H" level of the output signal S16, and the control signal S4 temporarily returns to a voltage in the range between the threshold voltage Vrefl and the threshold voltage Vref2. Therefore, the output signal S16 returns to the low potential (L) after the switching of the voltage controlled oscillator.
  • the frequency divider 5 is reset for a certain period of time when the selection state of the voltage controlled oscillator changes by the two-input AND circuit 7 to which the output signal S14 and the reference signal are input.
  • the output phase of the VCO is synchronized, and the phase comparator 1 detects and feedbacks a large change in the frequency caused by the change of the selected state of the VCO in a short time. VCO 1 to VCO 15) can be prevented from being selected incorrectly.
  • the counter history holding circuit 443 detects that the output signal S16 of the voltage comparator 419 has become high potential (H) in step S201, and inputs the previous “H” level signal in step S202. Then, it is determined whether or not a predetermined time has elapsed.
  • step S202 since the “H” level signal is input again within a short time after the previous “H” level input (Y in step S202), the process proceeds to step S203, and the number of the previously changed steps ( Steps: Divide N2) by M (for example, 2).
  • the number of steps N2 changed last time that is, the number of steps N2 when changing the selection state from the voltage controlled oscillator of characteristic A to the voltage controlled oscillator of characteristic B is “6”. Therefore, the quotient divided by "2" is "3".
  • the counter history holding circuit 443 detects that the output signal S16 of the voltage comparator 419 has become high potential (H) in step S201, and in step S202, outputs the previous "H" level signal. Is input and the force is determined as to whether or not a predetermined time has elapsed.
  • Step S203 since the "H" level signal is input again within a short time after the previous "H” level input (Y in step S202), the process proceeds to step S203, and the number of previously changed steps is changed. (Steps: N2) divided by M (for example, 2).
  • the number of steps N2 changed last time that is, the number of steps N2 when changing the selection state to the voltage-controlled oscillator of the characteristic B and the voltage-controlled oscillator of the characteristic C is " 3 ", the quotient divided by" 2 "becomes" 1 "by truncating the decimal part, for example.
  • the counter set signal generation circuit 442 receiving this "1" and the "H” level of the output signal S16 instructs the up / down counter 426 to count up by one step.
  • the selected state of the voltage controlled oscillator changes to the characteristic D.
  • the same PLL control as described above is performed, and finally locked at point b.
  • the frequency in the current frequency variable range is changed.
  • N1 is divided by an integer M of 2 or more, and the frequency variable range becomes (N1ZM)
  • the selection state by the selection circuit 6 is changed so as to be higher by a step. If the frequency of the current frequency variable range is higher than the target frequency, the frequency lower than the current frequency variable range Assuming that the number of steps in the variable range is N1, N1 is divided by an integer M equal to or greater than 2 and the selection state by the selection circuit 6 is changed so that the frequency variable range becomes lower by (N1ZM) steps.
  • the first implementation described above can be performed by setting If the target frequency can be approached faster than in the case of the form, an effect can be obtained.
  • the frequency of the current frequency variable range is If the frequency is lower than the target frequency, assuming that the previously changed number of steps is N2, N2 is divided by an integer M that is 2 or more, and the selection state is changed so that the frequency variable range becomes higher by (N2ZM) steps. If the frequency of the frequency variable range of is higher than the target frequency, and the number of steps changed previously is N2, N2 is divided by an integer M of 2 or more, and the frequency variable range becomes lower by (N2ZM) steps. Since the selection state is changed as described above, the step of the frequency variable range that crosses the target frequency is not changed, so that the change by the selection state by the selection circuit 6 can be prevented from being lost.
  • FIG. 7 is a block diagram of a quadruple circuit using a PLL circuit according to the third embodiment of the present invention.
  • the same components as those in FIG. 1 described above are denoted by the same reference numerals, and detailed description is omitted.
  • the oscillator 400 is replaced with the voltage-controlled oscillator group 4 (having the voltage-controlled oscillators VC01 to VC15 having mutually different frequency variable ranges) in the PLL circuit according to the first embodiment.
  • the voltage-controlled oscillator group 4 having the voltage-controlled oscillators VC01 to VC15 having mutually different frequency variable ranges
  • This oscillator 400 includes a resonance circuit group 434 having resonance circuits (for example, LC resonance circuits 1 to 15) having resonance frequencies different from each other.
  • Each of the LC resonance circuits 1 to 15 is composed of an inductor and a capacitor.
  • the PLL circuit according to the third embodiment selects a selected one of the LC resonance circuits 1 to 15 of the resonance circuit group 434 (one of the LC resonance circuits 1 to 15). By switching at 436, it functions similarly to the PLL circuit according to the first embodiment.
  • the selection circuit 6 selects one resonance circuit from the LC resonance circuits 1 to 15 so that the frequency variable range of the oscillator 400 can be changed to any one of a plurality of different frequency variable ranges. Force can be set to one frequency variable range, and a signal of a desired oscillation frequency can be output from the oscillator 400.
  • the selection state of the LC resonance circuits 1 to 15 by the selection circuit 6 is changed.
  • the frequency of the current variable range of the oscillator 400 is lower than the target frequency by V, if the frequency of the variable range matches the target frequency or exceeds the target frequency, The change of the selected resonance circuit is repeated so that the frequency variable range of the oscillator 400 becomes higher by a plurality of steps.
  • the frequency variable range can be increased by only one step, change the selected resonance circuit so that it is increased by one step.
  • the resonance circuit is selected so that the frequency variable range of the oscillator 400 is smaller than before the frequency exceeds the target frequency and the variation width becomes lower with the change width. To change.
  • FIG. 8 is a block diagram of a quadruple circuit using a PLL circuit according to a fourth embodiment of the present invention.
  • the same components as those in FIG. 4 described above are denoted by the same reference numerals, and detailed description is omitted.
  • An oscillator 400 is provided in place of 4 (having voltage-controlled oscillators VC01 to VC15 having mutually different frequency variable ranges).
  • the oscillator 400 includes a resonance circuit group 434 having resonance circuits (for example, LC resonance circuits 1 to 15) having resonance frequencies different from each other.
  • Each of the LC resonance circuits 1 to 15 is composed of an inductor and a capacitor.
  • the PLL circuit according to the fourth embodiment selects a selected one of the LC resonance circuits 1 to 15 of the resonance circuit group 434 (one of the LC resonance circuits 1 to 15) by a selection switch. By switching at 436, it functions similarly to the PLL circuit according to the second embodiment.
  • the selection circuit 6 selects one of the LC resonance circuits 1 to 15 so that the frequency variable range of the oscillator 400 can be changed to any one of a plurality of different frequency variable ranges. Force can be set to one frequency variable range so that the oscillator 400 can output a signal of a desired oscillation frequency.
  • FIG. 9 is a block diagram of a quadruple circuit using a PLL circuit according to the fifth embodiment of the present invention.
  • the same components as those in FIG. 1 described above are denoted by the same reference numerals, and detailed description is omitted.
  • a ring oscillator (oscillator) 435 is provided in place of 4 (having voltage controlled oscillators VC01 to VC15 having different frequency variable ranges).
  • the ring oscillator 435 is configured by connecting (connecting) a plurality of inverters (delay circuits) with variable delay times in series with each other.
  • the PLL circuit according to the fifth embodiment functions similarly to the PLL circuit according to the first embodiment by switching the number of connected inverters in the ring oscillator 435 by the selection switch 436.
  • the selection circuit 6 can change the frequency in a wide range by selecting the number of connected inverters in the ring oscillator 435.
  • the selection circuit 6 selects the number of connected inverters in the ring oscillator 435, so that the frequency variable range of the ring oscillator 435 can be any one of a plurality of different frequency variable ranges. By setting the range, a signal of a desired oscillation frequency can be output from the ring oscillator 435.
  • the selection state of the number of connected inverters by the selection circuit 6 is changed.
  • the frequency of the current variable frequency range of the ring oscillator 435 is lower than the target frequency
  • the frequency of the variable frequency range is equal to or higher than the target frequency.
  • the number of links to be selected is repeatedly changed so that the frequency variable range of the ring oscillator 435 becomes higher by several steps. However, if the frequency variable range can only be increased by one step, the number of connections is changed so that it is increased by one step.
  • the selection is made so that the frequency variable range of the ring oscillator 435 decreases with a smaller change width than before the frequency exceeds the target frequency. Change the number of concatenations.
  • the frequency force of the current frequency variable range of the ring oscillator 435 is higher than the target frequency, and in that case, until the frequency of the frequency variable range matches the target frequency or falls below the target frequency. Then, the change of the number of links to be selected is repeated so that the frequency variable range of the ring oscillator 435 becomes lower by a plurality of steps. However, if the frequency variable range cannot be lowered by only one step, the number of links to be selected is changed so that it is lowered by one step.
  • the number of couplings to be selected is set so that the frequency variable range of the ring oscillator 435 becomes higher with a smaller change width than before the lower frequency. To change.
  • FIG. 10 is a block diagram of a quadruple circuit using a PLL circuit according to the sixth embodiment of the present invention.
  • the same components as those in FIG. 4 described above are denoted by the same reference numerals, and detailed description is omitted.
  • a ring oscillator ( Oscillator) 435 instead of the voltage controlled oscillator group 4 (having voltage controlled oscillators VC01 to VC15 having mutually different frequency variable ranges) in the PLL circuit according to the second embodiment, a ring oscillator ( Oscillator) 435.
  • the ring oscillator 435 is configured by connecting (connecting) a plurality of inverters (delay circuits) with variable delay times in series with each other.
  • the PLL circuit according to the sixth embodiment includes the number of connected inverters in ring oscillator 435. Is switched by the selection switch 436, thereby functioning similarly to the PLL circuit according to the second embodiment.
  • the selection circuit 6 can change the frequency in a wide range by selecting the number of connected inverters in the ring oscillator 435.
  • the selection circuit 6 selects the number of connected inverters in the ring oscillator 435, thereby changing the frequency variable range of the ring oscillator 435 to one of a plurality of different frequency variable ranges. By setting the range, a signal of a desired oscillation frequency can be output from the ring oscillator 435.
  • a voltage controlled oscillator having such characteristics that the oscillation frequency becomes higher as the potential of the voltage of the control signal S4 becomes higher is used. It is also possible to use a voltage controlled oscillator having characteristics such that the oscillation frequency decreases as the potential of the voltage of the control signal S4 increases. In this case, if the threshold voltages Vrefl and Vref2 are used as they are, if the voltage of the control signal S4 falls below the threshold voltage Vrefl, the PLL lock characteristic switches to a higher frequency characteristic than the current characteristic. , The characteristics will be switched.
  • phase comparator 1 is used. Instead of this, a frequency phase comparator may be used.
  • the oscillation frequency of the voltage controlled oscillator is controlled by the output signal of the loop filter 3, but may be controlled by a phase difference signal instead.
  • the counter is incremented or decremented by 4 steps first! However, you can use other steps such as 2 steps or 8 steps!
  • a wireless device may be configured by adding various components such as an antenna to the PLL circuit described in each of the above embodiments. it can.
  • a wireless communication terminal device for example, a mobile communication device such as a mobile phone
  • Terminal device for example, a mobile communication device such as a mobile phone
  • FIG. 1 is a block diagram of a quadruple circuit that is a PLL circuit according to a first embodiment of the present invention.
  • FIG. 2 is a flowchart illustrating an operation of a level detection signal history counter in the circuit of FIG. 1.
  • FIG. 3 is a control characteristic diagram of a group of voltage-controlled oscillators in the circuit of FIG. 1, particularly an explanatory diagram of a switching operation.
  • FIG. 4 is a block diagram of a quadruple circuit that is a PLL circuit according to a second embodiment of the present invention.
  • FIG. 5 is a flowchart for explaining the operation of a counter history holding circuit in the circuit of FIG.
  • FIG. 6 is a control characteristic diagram of a group of voltage-controlled oscillators in the circuit of FIG. 4, particularly an explanatory diagram of a switching operation.
  • FIG. 7 is a block diagram of a quadruple circuit that is a PLL circuit according to a third embodiment of the present invention.
  • FIG. 8 is a block diagram of a quadruple circuit that is a PLL circuit according to a fourth embodiment of the present invention.
  • FIG. 9 is a block diagram of a quadruple circuit that is a PLL circuit according to a fifth embodiment of the present invention.
  • FIG. 10 is a block diagram of a quadruple circuit that also has a PLL circuit power according to a sixth embodiment of the present invention.
  • FIG. 11 is a block diagram of a conventional quadruple multiplication circuit which also has a PLL circuit power.
  • FIG. 12 is a circuit diagram of a selection circuit in the circuit of FIG.
  • FIG. 13 is a control characteristic diagram of a group of voltage-controlled oscillators in the circuit of FIG.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　周波数可変範囲を、相互に異なる複数の周波数可変範囲のうちの何れか１つに設定可能なＰＬＬ回路において、目標の周波数に応じた周波数可変範囲への設定動作を短時間で実行できるようにする。周波数可変範囲の周波数が目標周波数と一致するか又は該目標周波数を超えるまでは、比較的大きな変化幅で周波数可変範囲の段階を変更する。よって、周波数可変範囲の設定に要する時間を短縮できる。変更により目標周波数を超えた場合（目標の周波数をまたぐような周波数可変範囲の段階の変更がなされた場合）には、比較的小さな変化幅で周波数可変範囲の段階を変更し、周波数可変範囲を目標の周波数に近づける。その動作を繰り返すことにより、短時間で周波数可変範囲の周波数を目標の周波数に収束させることができる。

Description

明 細 書
Pしし回
技術分野
[0001] 本発明は、 PLL (Phase Locked Loop)回路に関するものである。
背景技術
[0002] 近年、移動通信システムの多様化に伴い、一台の移動通信端末装置で様々な方 式の送受信を実行可能であること、すなわち、移動通信端末装置がマルチモード通 信端末装置であることが要求されてきて 、る。
[0003] しかし、通常は、各通信方式毎に相互に異なる周波数帯を用いるため、このような マルチモード通信端末装置には複数の周波数帯での送受信機能、いわゆるマルチ バンド無線機能が要求される。
[0004] マルチバンド無線機能を備える移動通信端末装置に使用される周波数シンセサイ ザは、マルチバンドィ匕に対応した様々の周波数帯のローカル信号を生成できること が必要である。
[0005] 例えば、 900MHz帯を用いる GSM(Global System Mobile Communication)、
1800MHz帯を用いる DCS(Digita :ellular System), 1900MHz帯を用いる PCS (Personal Communication Services) ^ 2GHz帯を用 ヽ U"MTS(UniversalMobile Telecommunication System)などの方式が世界の広い範囲で利用されており、これら の全ての周波数帯で使用可能な 4バンド無線機の開発が望まれている。
[0006] このような 4バンド無線機に対応した周波数シンセサイザを実現する場合、 GSM送 信用、 GSM受信用、 DCS送信用、 DCS受信用、 PCS送信用、 PCS受信用 ZUM TS送信用及び UMTS受信用の計 7つの単位シンセサイザを備える必要がある。
[0007] PCSの受信周波数と UMTSの送信周波数は帯域がほぼ一致しているために、 PC S受信用及び UMTS送信用には一つのシンセサイザを兼用することが可能であるが 、これは特殊な場合であり、基本的には必要な複数の周波数帯域にそれぞれ対応し た個数の単位シンセサイザを備えることになる。
[0008] 従って、バンド数が多くなると、それに比例して単位シンセサイザの個数が増し、ハ 一ドウエアが膨大なものとなってしまう。
[0009] このような問題を解決する方法として、発振器の変調感度を高め、発振器そのもの の可変範囲を拡大する方法が考えられるが、この場合、チップの外部及び内部の雑 音などにより局部発振器の周波数が変動する問題がある。
[0010] また、二つの単位シンセサイザに分周器と乗算のためのミキサとからなる演算回路 を組み合わせた小規模の回路構成によって、単位シンセサイザの個数よりも多い複 数の周波数帯域の信号を生成する技術がある。
[0011] し力しながら、この技術では、複合する通信方式の全てに対応出来るわけでなぐ 結果的にシンセサイザの数が多くなつてしまう欠点がある。
[0012] そこで、相互に異なる制御電圧一発振周波数特性を有する電圧制御発振器を複 数個用いて、所望の発振周波数に応じて自動的に電圧制御発振器を選択する方法 が提案されている (例えば、特許文献 1参照)。
[0013] この方法では、複数個の電圧制御発振器がそれぞれ異なる周波数範囲を受け持 つので、各々の電圧制御発振器の周波数可変範囲は狭いがトータルでは広い周波 数範囲となる。更に、この方式では、各々の電圧制御発振器の周波数可変範囲が狭 いため、各々の電圧制御発振器の変調感度は小さくて済み、シンセサイザを安定に 動作させることが可能となる。
[0014] 図 11は、特許文献 1にて提案された、 PLL回路力もなる 4遁倍回路である。なお、 4 遁倍とは、周波数を 4倍に変換するという意味である。
[0015] この 4遁倍回路では、複数個の電圧制御発振器の何れかを自動的に選択し、クロッ クを発生する。
[0016] 図 11に示す 4遁倍回路は、周波数位相比較器 1と、チャージポンプ 2と、ループフィ ルタ 3と、相互に異なる制御電圧一発振周波数特性を有する (周波数可変範囲が相 互に異なる) 4個の電圧制御発振器からなる電圧制御発振器群 4と、分周器 5と、 Nチ ャネル MOSトランジスタ NM5と、抵抗 Rと、選択回路 6と、を備えて構成されている。
[0017] 選択回路 6の出力信号 S14が高電位（H)のとき、 Nチャネル MOSトランジスタ NM 5がオンして、抵抗 Rとこのトランジスタ NM5からなる直列接続回路により、ループフィ ルタ 3からの制御信号 S4の電流が引き抜かれる。これにより、制御信号 S4のラインの 電位が後述する閾値電圧 Vreflと Vref2との間の範囲内の電圧に設定される。
[0018] この回路は、詳細には以下に説明するように動作する。
[0019] 周波数位相比較器 1は、基準信号 CK1と内部信号 CK2を比較した結果に基づい て、出力信号 Sl、 S2を発生する。出力信号 S1は基準信号 CK1の内部信号 CK2に 対する位相の進み量を示す信号であり、出力信号 S2は内部信号 CK2の基準信号 C K1に対する位相の進み量を示す信号である。
[0020] これら出力信号 Sl、 S2はチャージポンプ 2に入力される。このチャージポンプ 2の 出力信号 S3は、ループフィルタ 3に入力し、そこで高周波成分が除去された後、電 圧制御発振器群 4の制御信号 S4として、該電圧制御発振器群 4に入力される。
[0021] 選択信号 S10〜S13は、電圧制御発振器群 4内の 4個の電圧制御発振器 (VCO :
Voltage Controlled Oscillator)から 1個の電圧制御発振器を選択するための信 号であり、選択回路 6により発生される。
[0022] 電圧制御発振器群 4の出力信号 CK3は分周器 5で 4分周され、内部信号 CK2とな る。
[0023] この PLL回路では、基準信号 CK1と内部信号 CK2の周波数と位相が一致するよう に動作したときにロックして、電圧制御発振器群 4から得られる出力信号 CK3の周波 数が基準信号 CK1の 4倍となる。
[0024] 図 12に選択回路 6のブロック図を示す。
[0025] 選択回路 6の出力信号 S10〜S13が変化した場合、出力信号 S14がー定時間高 電位 (H)となり、制御信号 S4の電位を閾値電圧 Vreflと Vref2 (Vrel2 > Vrefl)との間 の範囲内の電圧に設定する。
[0026] 図 12に示すように、選択回路 6は、閾値電圧 Vreflをもつ電圧比較器 418と、閾値 電圧 Vref2をもつ電圧比較器 419と、を備えている。
[0027] これら電圧比較器 418, 419には制御信号 S4が入力され、電圧比較器 418は出 力信号 S15を、電圧比較器 419は出力信号 S16を、それぞれ出力する。
[0028] 電圧比較器 418は、入力する制御信号 S4の電圧が閾値電圧 Vreflよりも低いとき には出力信号 S 15を低電位 (L)に設定する一方で、高いときには高電位 (H)に設定 する。 [0029] 同様に、電圧比較器 419は、入力する制御信号 S4の電圧が閾値電圧 Vre!2よりも 低いときには出力信号 S16を低電位 (L)に設定する一方で、高いときには高電位 (H )に設定する。
[0030] 更に、選択回路 6は、 NORゲート 420及び ANDゲート 421を備えている。
[0031] このうち NORゲート 420は、該 NORゲート 420に入力される出力信号 S15、 S16 に基づき、出力信号 S17を出力する。すなわち、 NORゲート 420は、該 NORゲート 420に入力される出力信号 S15、 S16の双方が低電位 (L)のときには、高電位 (H) の出力信号 S 17を出力する一方で、その他のとき低電位 (L)の出力信号 S 17を出力 する。
[0032] また、 ANDゲート 421は、該 ANDゲート 421に入力される出力信号 S15、 S16に 基づき、出力信号 S 18を出力する。すなわち、 ANDゲート 421は、該 ANDゲート 42 1に入力される出力信号 S15、 S16の双方が高電位 (H)のときには、高電位 (H)の 出力信号 S18を出力する一方で、その他のとき低電位 (L)の出力信号 S18を出力す る。
[0033] 更に、選択回路 6は、出力信号 S17が入力され、カウント値 S19を出力する 2ビット アップカウンタ 422と、出力信号 S18が入力され、カウント値 S20を出力する 2ビットァ ップカウンタ 423と、 2ビットアップカウンタ 422から出力されるカウント値 S19力も 2ビ ットアップカウンタ 423から出力されるカウント値 S20を減算し、その減算結果である 減算結果値 S21を出力する減算器 424と、減算器 424から出力される減算結果値 S 21力入力され、出力信号 S10、 Sl l、 S12、 S13及び S14を出力するデコーダ 425 と、を備えている。デコーダ 425は、減算器 424から出力される減算結果値 S 21に応 じて、出力信号 S10〜S13のうちの何れか 1つのみを高電位 (H)に設定する。
[0034] このように動作する選択回路 6により、互いに異なる周波数可変範囲を持つ 4個の 電圧制御発振器のなかから、基準信号 CK1の周波数の 4倍の周波数に応じた所望 の 1個が自動的に選択されることになる。
[0035] さらに、選択回路 6による選択状態が変化したとき、出力信号 S14が一時的に高電 位 (H)になって、強制的に制御信号 S4の電位が図 13に示す閾値電圧 Vreflよりも 高く Vref2によりも低い値に設定されるため、 NORゲート 420、 ANDゲート 421の出 力が一旦低電位 (L)に復帰するので、互いに異なる周波数可変範囲を持つ電圧制 御発振器群 4のうち、誤った電圧制御発振器が選択されてしまうことを防止できる。
[0036] 図 13は従来の電圧制御発振器群 4の制信信号 S4の電圧に対する発振周波数特 性を示す特性図である。周波数 fl〜f8は、 fl <f2 <f3 <f4 <f5 <f6 <f7 <f8 の関係にある。
[0037] まず、所望の発振周波数、つまり入力する基準信号 CK1の周波数の 4倍の周波数 foscが、 fl <fosc<f2の場合について述べる。
[0038] 図 13に示した特性 Dのみでロックする場合、すなわち、制御信号 S4の電圧が閾値 電圧 Vreflと閾値電圧 Vref2の間の範囲から外れない場合は、 NORゲート 420、 AN Dゲート 421の出力信号 S17、 S18が高電位 (H)になることはなく、 2ビットアップカウ ンタ 422、 423がカウント動作することはなぐ選択回路 6の出力信号 S10〜S13の状 態が初期状態から変化しな 、。
[0039] また、図 13の上記した特性 D力も特性 Cへ遷移し、さらに特性 Bへ遷移して、最終 的にロックされる場合には次のような動作となる。すなわち、特性 Dにおいて制御電 圧 S4が閾値電圧 Vre!2を越え、 NORゲート 420の出力信号 S17が高電位 (H)となり 、 2ビットアップカウンタ 422から出力されるカウント値 S19と、減算器 424から出力さ れる減算結果値 S21が 1だけアップするので、デコーダ 425では出力信号 S13のみ が高電位 (H)の状態から出力信号 S12のみが高電位 (H)の状態に切り替わり、特性 Cに遷移する。
[0040] この切り替わりのときに、出力信号 S 14が一時的に高電位 (H)となって、制御信号 S4が閾値電圧 Vreflと閾値電圧 Vref2の間の範囲の電圧に一時的に復帰するので、 NORゲート 420の出力信号 S 17が高電位 (H)から低電位 (L)に変化する。
[0041] このようにして特性 Cによる PLL制御が行なわれても、依然として基準信号の 4倍の 周波数よりも内部信号の周波数が低いので、制御電圧 S4が再び閾値電圧 Vref2を 越え、選択回路が上述した動作を繰り返し、特性 Bに遷移する。
[0042] この時点で、電圧制御発振器は基準信号とほぼ同じ周波数を出力している状態で あるが、分周器 5の位相が短時間で変化しないために、周波数位相比較器 1は依然 として内部信号の周波数を高く設定するように動作し、結果的に、制御電圧 S4が再 び閾値電圧 Vref2を越え、選択回路 6が上述した動作を繰り返し、特性 Aに遷移する 。今度は、電圧制御発振器の周波数が基準信号よりも高いために、分周器 5の位相 が基準信号より進んでしまうので、制御電圧 S4が閾値電圧 Vreflを下回り、選択回路 6により特性 Bに再び遷移する。
[0043] この後、 2つの周波数が等しくなり、最終的に特性 Bでロックする。
特許文献 1：特開平 9— 214335号公報
発明の開示
発明が解決しょうとする課題
[0044] 上記のように互いに異なる周波数可変範囲を持つ複数個の電圧制御発振器を用 いて、目標の発振周波数に応じて電圧制御発振器を選択する方法を用いると、広帯 域な PLL回路を実現できるが、好適な電圧制御発振器が選択されても、分周器の位 相が短時間では変化しないために、位相比較器の出力が周波数変化に十分に追随 せず、結果的に最適な電圧制御発振器が選択されるまでに非常に長い時間が必要 となってしまうという問題がある。
[0045] すなわち、位相は周波数の積分であるために、最適な電圧制御発振器が選択され て、基準信号と同一の周波数を有する内部信号が位相比較器に入力されたとしても
、位相比較器の出力がロック状態になるためには多大な時間が力かるために、すぐ にロック状態にならない。
[0046] また、制御可能な周波数範囲を拡大するために、非常に多くの電圧制御発振器を 用意する場合には、所望の特性を有する電圧制御発振器を選択するまでに、上記の 問題に加え、電圧制御発振器の数だけの時間がさらに追加されるという問題がある。
[0047] 本発明は、上記のような問題点を解決するためになされたもので、相互に異なる複 数の周波数可変範囲のうちの何れか 1つの周波数可変範囲に設定可能な PLL回路 にお 、て、目標の周波数と対応する周波数可変範囲への設定動作を短時間で行う ことが可能な PLL回路を提供することを目的とする。
課題を解決するための手段
[0048] 上記課題を解決するため、本発明の PLL回路は、基準信号と内部信号との位相を 比較してその位相差に応じた位相差信号を出力する位相比較器と、互いに異なる周 波数可変範囲を持ち、前記位相差信号に基づ!ヽてそれぞれ発振周波数が制御され る複数の発振器と、前記複数の発振器のうち、所望の発振周波数の信号を出力可能 な何れか 1つの発振器を、前記位相差信号に基づいて選択する選択器と、前記選択 器により選択された発振器の出力を分周することにより前記内部信号を生成する分 周器と、を備える PLL回路において、前記選択器は、現在選択している発振器の周 波数可変範囲の周波数が、目標の周波数よりも低い場合には、発振器の周波数可 変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは 、選択する発振器の周波数可変範囲が複数段階ずつ高くなるように (但し、周波数 可変範囲を 1段階しか高くできない場合には 1段階だけ高くなるように）、選択する発 振器の変更を繰り返し、該選択後の発振器の周波数可変範囲の周波数が目標の周 波数を上回った場合には、上回る以前よりも小さい変化幅で発振器の周波数可変範 囲が低くなるように、選択する発振器を変更し、現在選択している発振器の周波数可 変範囲の周波数が、目標の周波数よりも高い場合には、発振器の周波数可変範囲 の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは、選択 する発振器の周波数可変範囲が複数段階ずつ低くなるように (但し、周波数可変範 囲を 1段階しか低くできない場合には 1段階だけ低くなるように）、選択する発振器の 変更を繰り返し、該選択後の発振器の周波数可変範囲の周波数が目標の周波数を 下回った場合には、下回る以前よりも小さい変化幅で発振器の周波数可変範囲が高 くなるように、選択する発振器を変更することを特徴として ヽる。
また、本発明の PLL回路は、基準信号と内部信号との位相を比較してその位相差 に応じた位相差信号を出力する位相比較器と、互いに異なる共振周波数を持つ複 数の共振回路を備え、前記位相差信号に基づ！ヽて発振周波数が制御される発振器 と、前記位相差信号に基づいて、前記複数の共振回路のなかから何れか 1つの共振 回路を選択することにより、前記発振器の周波数可変範囲を互いに異なる複数の周 波数可変範囲のうちの何れ力 1つの周波数可変範囲に設定し、該発振器力 所望 の発振周波数の信号を出力可能とさせる選択器と、前記発振器の出力を分周するこ とにより前記内部信号を生成する分周器と、を備える PLL回路において、前記選択 器は、前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも低い 場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周 波数を上回るまでは、前記発振器の周波数可変範囲が複数段階ずつ高くなるように
(但し、周波数可変範囲を 1段階しか高くできない場合には 1段階だけ高くなるように
)、選択する共振回路の変更を繰り返し、該選択後の前記発振器の周波数可変範囲 の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で前 記発振器の周波数可変範囲が低くなるように、選択する共振回路を変更し、前記発 振器の現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現 在の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数 を下回るまでは、前記発振器の周波数可変範囲が複数段階ずつ低くなるように (但し
、周波数可変範囲を 1段階しか低くできない場合には 1段階だけ低くなるように)、選 択する共振回路の変更を繰り返し、該選択後の前記発振器の周波数可変範囲の周 波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で前記発 振器の周波数可変範囲が高くなるように、選択する共振回路を変更することを特徴と している。
また、本発明の PLL回路は、基準信号と内部信号との位相を比較してその位相差 に応じた位相差信号を出力する位相比較器と、前記位相差信号に基づ！ヽてそれぞ れ遅延時間が制御される複数の遅延回路を相互に連結して構成された発振器と、前 記位相差信号に基づいて前記発振器の前記遅延回路の連結数を選択することによ り、該発振器の周波数可変範囲を互いに異なる複数の周波数可変範囲のうちの何 れカ 1つの周波数可変範囲に設定し、該発振器力 所望の発振周波数の信号を出 力可能とさせる選択器と、前記発振器の出力を分周することにより前記内部信号を生 成する分周器と、を備える PLL回路において、前記選択器は、前記発振器の現在の 周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲 の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは、前記 発振器の周波数可変範囲が複数段階ずつ高くなるように (但し、周波数可変範囲を 1段階しか高くできない場合には 1段階だけ高くなるように）、選択する連結数の変更 を繰り返し、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を 上回った場合には、上回る以前よりも小さい変化幅で前記発振器の周波数可変範囲 が低くなるように、選択する連結数を変更し、前記発振器の現在の周波数可変範囲 の周波数が、目標の周波数よりも高い場合には、周波数可変範囲の周波数が目標 の周波数と一致するか又は該目標の周波数を下回るまでは、前記発振器の周波数 可変範囲が複数段階ずつ低くなるように (但し、周波数可変範囲を 1段階しか低くで きない場合には 1段階だけ低くなるように）、選択する連結数の変更を繰り返し、該選 択後の前記発振器の周波数可変範囲の周波数が目標の周波数を下回った場合に は、下回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が高くなるように 、選択する連結数を変更することを特徴としている。
[0051] 本発明の PLL回路においては、前記選択器が、選択状態の変更を前回行ってか ら所定時間経過した後で選択状態を変更するに際し、現在の周波数可変範囲の周 波数が、目標の周波数よりも低い場合には、周波数可変範囲が N段階 (Nは 2以上の 整数)高くなるように (但し、 N段階高くできない場合には、 N段階に最も近い段階だ け高くなるように)選択状態を変更し、現在の周波数可変範囲の周波数が、目標の周 波数よりも高い場合には、周波数可変範囲が N段階 (Nは 2以上の整数)低くなるよう に (但し、 N段階低くできない場合には、 N段階に最も近い段階だけ低くなるように） 選択状態を変更することが好まし 、。
[0052] この場合、前記選択器が、選択状態の変更を前回行って力 所定時間経過する前 に選択状態を変更するに際し、現在の周波数可変範囲の周波数が、目標の周波数 よりも低い場合には、周波数可変範囲が前回と同じ段階数だけ高くなるように (但し、 前回と同じ段階数高くできない場合には、前回と同じ段階数と最も近い段階だけ高く なるように)選択状態を変更し、前回の変更によって目標の周波数を上回った場合に は、周波数可変範囲が前回の半分の段階数 (但し、前回変更した段階数の半分が 整数とならない場合には、小数点以下は、切り捨て、切り上げ及び 4捨 5入の何れか とする)だけ低くなるように選択状態を変更し、現在の周波数可変範囲の周波数が、 目標の周波数よりも高い場合には、周波数可変範囲が前回と同じ段階数だけ低くな るように (但し、前回と同じ段階数低くできない場合には、前回と同じ段階数と最も近 V、段階だけ低くなるように)選択状態を変更し、前回の変更によって目標の周波数を 下回った場合には、周波数可変範囲が前回の半分の段階数 (但し、前回変更した段 階数の半分が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び 4捨 5入の何れかとする)だけ高くなるように選択状態を変更することが好ま 、。
[0053] 本発明の PLL回路においては、前記選択器が、選択状態の変更を前回行ってか ら所定時間経過した後で選択状態を変更するに際し、現在の周波数可変範囲の周 波数が、目標の周波数よりも低い場合には、現在の周波数可変範囲よりも段階が高 い周波数可変範囲の段階数を N1とすると、 N1を 2以上の整数 Mで除し、周波数可 変範囲が (N1ZM)段階高くなるように (但し、（N1ZM)とならない場合には、小数 点以下は、切り捨て、切り上げ及び 4捨 5入の何れかとし、且つ、（N1ZM)段階高く できな 、場合には、（N1ZM)段階に最も近!、段階だけ高くなるように)選択状態を 変更し、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現 在の周波数可変範囲よりも段階が低い周波数可変範囲の段階数を N1とすると、 N1 を 2以上の整数 Mで除し、周波数可変範囲が (N1ZM)段階低くなるように (但し、 ( N1/M)とならない場合には、小数点以下は、切り捨て、切り上げ及び 4捨 5入の何 れかとし、且つ、（N1ZM)段階低くできない場合には、（N1ZM)段階に最も近い 段階だけ低くなるように)選択状態を変更することも好ま U、。
[0054] この場合、前記選択器が、選択状態の変更を前回行ってから所定時間経過する前 に選択状態を変更するに際し、現在の周波数可変範囲の周波数が、目標の周波数 よりも低い場合には、前回変更した段階数を N2とすると、 N2を 2以上の整数 Mで除 し、周波数可変範囲が (N2ZM)段階高くなるように (但し、 N2ZMとならない場合 には、小数点以下は、切り捨て、切り上げ及び 4捨 5入の何れかとし、且つ、（N2ZM )段階高くできな!/、場合には、（N2ZM)段階に最も近!、段階だけ高くなるように)選 択状態を変更し、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合 には、前回変更した段階数を N2とすると、 N2を 2以上の整数 Mで除し、周波数可変 範囲が（N2ZM)段階低くなるように (但し、 N2ZMとならない場合には、小数点以 下は、切り捨て、切り上げ及び 4捨 5入の何れかとし、且つ、（N2ZM)段階低くでき な 、場合には、（N2ZM)段階に最も近!、段階だけ低くなるように)選択状態を変更 することが好ましい。
[0055] 本発明の PLL回路においては、前記選択器による選択状態の変更を行った場合 に、前記分周器がリセットされることが好ましい。
[0056] 本発明の PLL回路においては、前記選択器による選択状態の変更を行った後の 一定時間の間は、該選択状態の変更を行わない状態に強制的に保持されることが 好ましい。
[0057] また、本発明の無線装置は、本発明の PLL回路を備えることを特徴としている。
[0058] また、本発明の無線通信端末装置は、本発明の無線装置を備えることを特徴として いる。
[0059] 本発明の無線通信端末装置は、携帯電話機或いはその他の移動通信端末装置で あることを好まし 、例として 、る。
[0060] また、本発明の PLL回路の周波数可変範囲の設定方法は、基準信号と内部信号 との位相を比較してその位相差に応じた位相差信号を出力する位相比較器と、互 ヽ に異なる周波数可変範囲を持ち、前記位相差信号に基づいてそれぞれ発振周波数 が制御される複数の発振器と、前記複数の発振器のうち、所望の発振周波数の信号 を出力可能な何れ力 1つの発振器を、前記位相差信号に基づ 、て選択する選択器 と、前記選択器により選択された発振器の出力を分周することにより前記内部信号を 生成する分周器と、を備える PLL回路の前記選択器による前記発振器の選択状態 を変化させることにより、周波数可変範囲を設定する方法において、現在選択してい る発振器の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、発振 器の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数 を上回るまでは、選択する発振器の周波数可変範囲が複数段階ずつ高くなるように（ 但し、周波数可変範囲を 1段階しか高くできない場合には 1段階だけ高くなるように） 、選択する発振器の変更を繰り返す過程を行い、該選択後の発振器の周波数可変 範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅 で発振器の周波数可変範囲が低くなるように、選択する発振器を変更する過程を行 い、現在選択している発振器の周波数可変範囲の周波数が、目標の周波数よりも高 い場合には、発振器の周波数可変範囲の周波数が目標の周波数と一致するか又は 該目標の周波数を下回るまでは、選択する発振器の周波数可変範囲が複数段階ず つ低くなるように (但し、周波数可変範囲を 1段階し力低くできない場合には 1段階だ け低くなるように）、選択する発振器の変更を繰り返す過程を行い、該選択後の発振 器の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よ りも小さ!、変化幅で発振器の周波数可変範囲が高くなるように、選択する発振器を変 更する過程を行うことを特徴として 、る。
また、本発明の PLL回路の周波数可変範囲の設定方法は、基準信号と内部信号 との位相を比較してその位相差に応じた位相差信号を出力する位相比較器と、互 ヽ に異なる共振周波数を持つ複数の共振回路を備え、前記位相差信号に基づ!ヽて発 振周波数が制御される発振器と、前記位相差信号に基づいて、前記複数の共振回 路のな力から何れか 1つの共振回路を選択することにより、前記発振器の周波数可 変範囲を互いに異なる複数の周波数可変範囲のうちの何れ力 1つの周波数可変範 囲に設定し、該発振器から所望の発振周波数の信号を出力可能とさせる選択器と、 前記発振器の出力を分周することにより前記内部信号を生成する分周器と、を備え る PLL回路の前記選択器による前記共振回路の選択状態を変化させることにより、 周波数可変範囲を設定する方法にお!、て、前記発振器の現在の周波数可変範囲 の周波数が、目標の周波数よりも低い場合には、周波数可変範囲の周波数が目標 の周波数と一致するか又は該目標の周波数を上回るまでは、前記発振器の周波数 可変範囲が複数段階ずつ高くなるように (但し、周波数可変範囲を 1段階しか高くで きない場合には 1段階だけ高くなるように）、選択する共振回路の変更を繰り返す過 程を行い、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を 上回った場合には、上回る以前よりも小さい変化幅で前記発振器の周波数可変範囲 が低くなるように、選択する共振回路を変更する過程を行い、前記発振器の現在の 周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現在の周波数可 変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは 、前記発振器の周波数可変範囲が複数段階ずつ低くなるように (但し、周波数可変 範囲を 1段階しか低くできない場合には 1段階だけ低くなるように）、選択する共振回 路の変更を繰り返す過程を行い、該選択後の前記発振器の周波数可変範囲の周波 数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で前記発振 器の周波数可変範囲が高くなるように、選択する共振回路を変更する過程を行うこと を特徴としている。
[0062] また、本発明の PLL回路の周波数可変範囲の設定方法は、基準信号と内部信号 との位相を比較してその位相差に応じた位相差信号を出力する位相比較器と、前記 位相差信号に基づいてそれぞれ遅延時間が制御される複数の遅延回路を相互に連 結して構成された発振器と、前記位相差信号に基づ!ヽて前記発振器の前記遅延回 路の連結数を選択することにより、該発振器の周波数可変範囲を互いに異なる複数 の周波数可変範囲のうちの何れか 1つの周波数可変範囲に設定し、該発振器から 所望の発振周波数の信号を出力可能とさせる選択器と、前記発振器の出力を分周 することにより前記内部信号を生成する分周器と、を備える PLL回路の前記選択器 による前記遅延回路の連結数の選択状態を変化させることにより、周波数可変範囲 を設定する方法において、前記発振器の現在の周波数可変範囲の周波数が、目標 の周波数よりも低い場合には、周波数可変範囲の周波数が目標の周波数と一致す るか又は該目標の周波数を上回るまでは、前記発振器の周波数可変範囲が複数段 階ずつ高くなるように (但し、周波数可変範囲を 1段階しか高くできない場合には 1段 階だけ高くなるように）、選択する連結数の変更を繰り返す過程を行い、該選択後の 前記発振器の周波数可変範囲の周波数が目標の周波数を上回った場合には、上 回る以前よりも小さ 、変化幅で前記発振器の周波数可変範囲が低くなるように、選択 する連結数を変更する過程を行!、、前記発振器の現在の周波数可変範囲の周波数 力 目標の周波数よりも高い場合には、周波数可変範囲の周波数が目標の周波数と 一致するか又は該目標の周波数を下回るまでは、前記発振器の周波数可変範囲が 複数段階ずつ低くなるように (但し、周波数可変範囲を 1段階しか低くできな 、場合 には 1段階だけ低くなるように）、選択する連結数の変更を繰り返す過程を行い、該 選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を下回った場合 には、下回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が高くなるよう に、選択する連結数を変更する過程を行うことを特徴として 、る。
[0063] 本発明の PLL回路の周波数可変範囲の設定方法においては、前記選択器が、選 択状態の変更を前回行って力 所定時間経過した後で選択状態を変更するに際し、 現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可 変範囲が N段階 (Nは 2以上の整数)高くなるように (但し、 N段階高くできな 、場合に は、 N段階に最も近い段階だけ高くなるように)選択状態を変更し、現在の周波数可 変範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲が N段階（ Nは 2以上の整数)低くなるように (但し、 N段階低くできない場合には、 N段階に最も 近 、段階だけ低くなるように)選択状態を変更することが好まし 、。
[0064] この場合、前記選択器が、選択状態の変更を前回行ってから所定時間経過する前 に選択状態を変更するに際し、現在の周波数可変範囲の周波数が、目標の周波数 よりも低い場合には、周波数可変範囲が前回と同じ段階数だけ高くなるように (但し、 前回と同じ段階数高くできない場合には、前回と同じ段階数と最も近い段階だけ高く なるように)選択状態を変更し、前回の変更によって目標の周波数を上回った場合に は、周波数可変範囲が前回の半分の段階数 (但し、前回変更した段階数の半分が 整数とならない場合には、小数点以下は、切り捨て、切り上げ及び 4捨 5入の何れか とする)だけ低くなるように選択状態を変更し、現在の周波数可変範囲の周波数が、 目標の周波数よりも高い場合には、周波数可変範囲が前回と同じ段階数だけ低くな るように (但し、前回と同じ段階数低くできない場合には、前回と同じ段階数と最も近 V、段階だけ低くなるように)選択状態を変更し、前回の変更によって目標の周波数を 下回った場合には、周波数可変範囲が前回の半分の段階数 (但し、前回変更した段 階数の半分が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び 4捨 5入の何れかとする)だけ高くなるように選択状態を変更することが好ま 、。
[0065] 或いは、本発明の PLL回路の周波数可変範囲の設定方法においては、前記選択 器が、選択状態の変更を前回行って力 所定時間経過した後で選択状態を変更す るに際し、現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、 現在の周波数可変範囲よりも段階が高い周波数可変範囲の段階数を N1とすると、 N1を 2以上の整数 Mで除し、周波数可変範囲が (N1ZM)段階高くなるように (但し 、（N1ZM)が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び 4捨 5入の何れかとし、且つ、（N1ZM)段階高くできない場合には、（N1ZM)段階に 最も近 、段階だけ高くなるように)選択状態を変更し、現在の周波数可変範囲の周波 数が、目標の周波数よりも高い場合には、現在の周波数可変範囲よりも段階が低い 周波数可変範囲の段階数を Nlとすると、 N1を 2以上の整数 Mで除し、周波数可変 範囲が (N1ZM)段階低くなるように (但し、（N1ZM)が整数とならない場合には、 小数点以下は、切り捨て、切り上げ及び 4捨 5入の何れかとし、且つ、（N1ZM)段階 低くできない場合には、（N1ZM)段階に最も近い段階だけ低くなるように)選択状 態を変更することも好まし 、。
[0066] この場合、前記選択器が、選択状態の変更を前回行ってから所定時間経過する前 に選択状態を変更するに際し、現在の周波数可変範囲の周波数が、目標の周波数 よりも低い場合には、前回変更した段階数を N2とすると、 N2を 2以上の整数 Mで除 し、周波数可変範囲が (N2ZM)段階高くなるように (但し、 N2ZMが整数とならな い場合には、小数点以下は、切り捨て、切り上げ及び 4捨 5入の何れかとし、且つ、（ N2/M)段階高くできな!/、場合には、（N2ZM)段階に最も近!、段階だけ高くなるよ うに)選択状態を変更し、現在の周波数可変範囲の周波数が、目標の周波数よりも 高い場合には、前回変更した段階数を N2とすると、 N2を 2以上の整数 Mで除し、周 波数可変範囲が（N2ZM)段階低くなるように (但し、 N2ZMとならな 、場合には、 小数点以下は、切り捨て、切り上げ及び 4捨 5入の何れかとし、且つ、（N2ZM)段階 低くできな!/、場合には、（N2ZM)段階に最も近!、段階だけ低くなるように)選択状 態を変更することが好まし 、。
[0067] 本発明の PLL回路の周波数可変範囲の設定方法においては、前記選択器による 選択状態の変更を行った場合に、前記分周器をリセットすることが好ま U、。
[0068] 本発明の PLL回路の周波数可変範囲の設定方法においては、前記選択器による 選択状態の変更を行った後の一定時間の間は、該選択状態の変更を行わない状態 に強制的に保持することが好ま U、。
[0069] 本発明のプログラムは、本発明の PLL回路の周波数可変範囲の設定方法をコンビ ユータに実行させるためのプログラムであることを特徴としている。
発明の効果
[0070] 本発明によれば、相互に異なる複数の周波数可変範囲のうちの何れか 1つの周波 数可変範囲に設定可能な PLL回路において、周波数可変範囲の設定動作を行うに 際し、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数 を超えるまでは、比較的大きな変化幅で周波数可変範囲の段階を変更するので、周 波数可変範囲の設定に要する時間を短縮できる。また、周波数可変範囲の周波数 が目標の周波数を超えた場合 (目標の周波数をまたぐような周波数可変範囲の段階 の変更がなされた場合）には、比較的小さな変化幅で周波数可変範囲の段階を変更 することによって周波数可変範囲を目標の周波数に近づけるので、それらの動作を 繰り返すことにより、短時間で周波数可変範囲の周波数を目標の周波数に収束させ ることがでさる。
発明を実施するための最良の形態
[0071] 以下、図面を参照して、本発明に係る実施形態について説明する。
[0072] 〔第 1の実施形態〕
図 1は、本発明の第 1の実施形態に係る PLL回路を利用した 4遁倍回路のブロック 図である。
[0073] 図 1において、前述した図 11におけるものと同様の構成要素には同一の符号を付 して、重複する説明は省略する。
[0074] 図 1に示すように、本発明の第 1の実施形態に係る PLL回路を利用した 4遁倍回路 は、基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力 する位相比較器 1と、チャージポンプ 2と、ループフィルタ 3と、互いに異なる周波数可 変範囲を持ち、位相差信号に基づ!、てそれぞれ発振周波数が制御される複数の電 圧制御発振器 (複数の発振器：例えば、 VCO 1〜 VCO 15の 15個の電圧制御発振 器)からなる電圧制御発振器群 4と、複数の電圧制御発振器のうち、所望の発振周波 数の信号を出力可能な何れか 1つの電圧制御発振器 (VC01〜VC015の何れか 1 つ）を位相差信号に基づ!、て選択する選択回路 (選択器) 6と、選択回路 6により選択 された電圧制御発振器 (VC01〜VC015の何れか 1つ）の出力を分周することによ り内部信号を生成する分周器 5と、 2入力 AND回路 7と、 2入力 OR回路 8と、を備え ている。
[0075] そして、選択回路 6による電圧制御発振器の選択状態を変化させるに際しては、現 在選択して!/、る電圧制御発振器の周波数可変範囲の周波数が、目標の周波数より も低い場合には、電圧制御発振器の周波数可変範囲の周波数が目標の周波数と一 致するか又は該目標の周波数を上回るまでは、選択する電圧制御発振器の周波数 可変範囲が複数段階ずつ高くなるように、選択する電圧制御発振器の変更を繰り返 す。但し、周波数可変範囲を 1段階しか高くできない場合には、 1段階だけ高くなるよ うに、選択する電圧制御発振器を変更する。また、選択後の電圧制御発振器の周波 数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい 変化幅で電圧制御発振器の周波数可変範囲が低くなるように、選択する電圧制御 発振器を変更する。
[0076] 他方、現在選択している電圧制御発振器の周波数可変範囲の周波数が、目標の 周波数よりも高い場合には、電圧制御発振器の周波数可変範囲の周波数が目標の 周波数と一致するか又は該目標の周波数を下回るまでは、選択する電圧制御発振 器の周波数可変範囲が複数段階ずつ低くなるように、選択する電圧制御発振器の 変更を繰り返す。但し、周波数可変範囲を 1段階しか低くできない場合には、 1段階 だけ低くなるように、選択する電圧制御発振器を変更する。また、選択後の電圧制御 発振器の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以 前よりも小さい変化幅で電圧制御発振器の周波数可変範囲が高くなるように、選択 する電圧制御発振器を変更する。
[0077] よって、それらの動作を繰り返すことにより、短時間で周波数可変範囲の周波数を 目標の周波数に収束させることができる。
[0078] より具体的には、選択回路 6が、選択状態の変更を前回行って力 所定時間経過し た後で選択状態を変更するに際しては、現在の周波数可変範囲の周波数が、目標 の周波数よりも低 、場合には、周波数可変範囲が N段階 (Nは 2以上の整数：例えば 、後述するように 4段階 (ステップ)）高くなるように (但し、 N段階高くできない場合には 、 N段階に最も近い段階だけ高くなるように)選択状態を変更し、現在の周波数可変 範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲が N段階 (N は 2以上の整数)低くなるように (但し、 N段階低くできない場合には、 N段階に最も近 V、段階だけ低くなるように)選択状態を変更する。
[0079] また、選択回路 6が、選択状態の変更を前回行って力 所定時間経過する前に選 択状態を変更するに際しては、現在の周波数可変範囲の周波数が、目標の周波数 よりも低い場合には、周波数可変範囲が前回と同じ段階数だけ高くなるように (但し、 前回と同じ段階数高くできない場合には、前回と同じ段階数と最も近い段階だけ高く なるように)選択状態を変更し、前回の変更によって目標の周波数を上回った場合に は、周波数可変範囲が前回の半分の段階数 (但し、前回変更した段階数の半分が 整数とならない場合には、小数点以下は、切り捨て、切り上げ及び 4捨 5入の何れか とする)だけ低くなるように選択状態を変更し、現在の周波数可変範囲の周波数が、 目標の周波数よりも高い場合には、周波数可変範囲が前回と同じ段階数だけ低くな るように (但し、前回と同じ段階数低くできない場合には、前回と同じ段階数と最も近 V、段階だけ低くなるように)選択状態を変更し、前回の変更によって目標の周波数を 下回った場合には、周波数可変範囲が前回の半分の段階数 (但し、前回変更した段 階数の半分が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び 4捨 5入の何れかとする)だけ高くなるように選択状態を変更する。
[0080] 本実施形態に係る PLL回路を利用した 4遁倍回路においては、選択回路 6の 2入 力 OR回路 8から出力される出力信号 S14は、ループフィルタ 3に入力される。
[0081] そして、選択回路 6による選択の変更が行われた後の一定時間の間は、ループフィ ルタ 3から出力される制御信号 S4が閾値電圧 Vreflと Vref2との間の値をとるように 制御される。これにより、選択回路 6よる選択状態の変更を行った後の一定時間の間 は、該選択状態の変更を行わない状態に強制的に保持される。
[0082] また、出力信号 S 14は基準信号 fREFと共に 2入力 AND回路 7に入力される。
[0083] 更に、 2入力 AND回路 7の出力は分周器 5のリセット端子 Rに入力される。
[0084] このように 2入力 AND回路 7から分周器 5に入力される信号によって、出力信号 fO UTに基づく分周器 5からの出力である内部信号 fINの位相と基準信号 fREFの位相 とが互いに同期される。
[0085] 選択回路 6は、閾値電圧 Vreflをもつ電圧比較器 418と、閾値電圧 Vref2 ( > Vrefl) をもつ電圧比較器 419と、を備えている。
[0086] これら電圧比較器 418, 419には制御信号 S4が入力され、電圧比較器 418は出 力信号 S15を、電圧比較器 419は出力信号 S16を、それぞれ出力する。
[0087] 電圧比較器 418は、入力する制御信号 S4の電圧が閾値電圧 Vreflよりも低いとき には、出力信号 S15を一定時間の間だけ低電位 (L)に設定する一方で、高いときに は、出力信号 S15を一定時間の間だけ高電位 (H)に設定する。
[0088] また、電圧比較器 419は、入力する制御信号 S4の電圧が閾値電圧 Vre!2よりも高 いときには、出力信号 S16を一定時間の間だけ高電位 (H)に設定する一方で、低い ときには、出力信号 S16を一定時間の間だけ低電位 (L)に設定する。
[0089] 電圧比較器 418、 419の出力信号 S15及び S16は、カウンタセット信号発生回路 4 42と、レベル検知信号履歴カウンタ 441に入力される。
[0090] カウンタセット信号発生回路 442は、電圧比較器 418、 419からのアップ又はダウン
[0091] より具体的には、カウンタセット信号発生回路 442は、レベル検知信号履歴カウンタ 441の指示に従い、所定ステップずつ（例えば、 4ステップずつ、 2ステップずつ又は 1ステップずつ）カウントアップ又はカウントダウンさせるために、アップダウンカウンタ 426の 3番目（最下位ビットを 1番目として）のビットのみ、または 2番目のビット、また は最下位ビットのみを" 1"動かす働きをする。
[0092] そして、アップダウンカウンタ 426の出力に応じて選択スィッチ 436が切り替わり、各 々の出力に応じた電圧制御発振器 (VCO 1〜VCO 15の何れか 1つ）が選択される。
[0093] 図 2は、本実施形態において用いられるレベル検知信号履歴カウンタ 441の動作 を示すフローチャートである。
[0094] 先ず、レベル検知信号履歴カウンタ 441に入力される出力信号 S15、 S16のうちの 何れかが「H」となると (ステップ S101)、その旨を検知する。
[0095] 続いて、出力信号 S15、 S16の「H」レベルが前回入力された後、所定の時間（例え ば、 60マイクロ秒）が経過しているか否かを判定する（ステップ S 102)。すなわち、選 択回路 6による電圧制御発振器 ( VCO 1〜 VCO 15の何れか 1つ）の選択状態の変 更が前回行われて力 所定時間が経過している力否かを判定する。
[0096] 所定の時間が経過していない場合には（ステップ S102の Y)、ステップ S103に移 行し、現在「H」を出力して!/ヽる電圧比較器が前回「H」を出力した電圧比較器と同じ であるか否かを判定する。
[0097] 同じである場合には (ステップ S 103の Y)、ステップ S105に移行し、前回と同じステ ップ数を信号発生回路 442に指示する。
[0098] ステップ S103において、前回と異なる電圧比較器から「H」レベルが出力されてい と判定した場合には (ステップ S103の N)、ステップ S104に移り、前回のステップ数 の 1Z2のステップ数を信号発生回路 442に指示する。
[0099] ステップ S102において、前回「H」レベルが入力された後、所定の時間が経過して いると判定した場合には (ステップ S102の N)、ステップ S106に移り、ステップ数「4」 を信号発生回路 442に指示する。
[0100] レベル検知信号履歴カウンタ 441よりステップ数の指示を受け取ったカウンタセット 信号発生回路 442は、受け取った指示と、出力信号 S15、 16のうちのいずれが「H」 レベルとなったのかに応じて、アップダウンカウンタ 426のカウント値を変更する。
[0101] アップダウンカウンタ 426はその新たなカウント値に従って選択スィッチ 436を操作 し、電圧制御発振器 (VC01〜VC015の何れ力 1つ）を選択する。
[0102] そして、選択された電圧制御発振器について PLL制御が行われる。
[0103] なお、ステップ S106において、 4ステップ (N段階）目のカウント値に相当する電圧 制御発振器が存在していない場合には、カウンタ 426は、 3ステップ、 2ステップ又は
1ステップの電圧制御発振器の内から選択可能な最大のステップ数の電圧制御発振 器を選択するものとする。
[0104] つまり、周波数可変範囲を N段階高くできない場合には、 N段階に最も近い段階だ け周波数可変範囲が高くなるように電圧制御発振器を選択する。
[0105] 選択回路 6による選択状態が変化したとき、出力信号 S14が一時的に高電位 (H) になって、強制的にループフィルタから出力される制御信号 S4の電位が図 3に示す 閾値電圧 Vreflより高く Vre!2により低い値に設定されるため、電圧比較器 418、 419 の出力がー且低電位 (L)に復帰する。
[0106] さらに出力信号 S14と基準信号 fREFが入力される 2入力 AND回路 7により、分周 器 5が電圧制御発振器の選択状態の変化時点の一定期間リセットされることにより、 基準信号と分周器 5の出力位相が同期される。
[0107] これにより、電圧制御発振器の選択状態の変化に起因する周波数の大きな変化を 位相比較器 1が短時間で検出することが可能になり、相互に異なる周波数可変範囲 を持つ電圧制御発振器 (VC01〜VC015の何れか 1つ）のうち、誤った電圧制御発 振器が選択されてしまうことを防止できる。
[0108] 以上のように、相互に異なる周波数可変範囲を持つ多数個の電圧制御発振器を備 える半導体集積回路において、従来では電圧制御発振器の切り替えを 2つのアップ カウンタの減算処理により 1ステップごとに制御していた力 本実施形態では、選択後 の電圧制御発振器 (VC01〜VC015の何れか 1つ）の周波数可変範囲が所望の（ 目標の）周波数を超えるまでは、周波数可変範囲を複数ステップ (例えば、 4ステップ )ずつ変化させるので、所望の周波数の電圧制御発振器を選択できるまでに要する 時間を大幅に短縮することができる。
[0109] 図 3は、本実施形態の電圧制御発振器群 4の制御信号 S4の電圧に対する発振周 波数特性を示す特性図である。 A〜Hは各々、電圧制御発振器群 4の制御電圧— 発振周波数特性の一部であり、周波数 fl〜fl5は、 fl <f2 <f3 < · · · <fl2 <f 13 <fl4 <fl5の関係にある。
[0110] まず、所望の発振周波数、つまり入力する基準信号 fREFの周波数の 4倍の周波 数 foscが、 Aの制御電圧一発振周波数特性の範囲 (周波数可変範囲）内にある場合 について述べる。
[0111] 図 3に示した特性 Aのみでロックする場合、すなわち、制御信号 S4の電圧が閾値電 圧 Vreflと閾値電圧 Vref2の間の範囲力も外れない場合は、電圧比較器 418、 419の 出力信号 S15、 S16が高電位 (H)になることはなく、アップダウンカウンタ 426がカウ ント動作することはなぐ選択回路 6による選択状態は初期状態力 変化しない。
[0112] また、分周器 5の分周比が変更されて、図 3の上記した特性 Aの a点力も発して、特 性 Dへ遷移して、最終的に特性 Eの b点でロックされる場合には、次のような動作とな る。
[0113] すなわち、特性 Aにおいて制御電圧 S4が閾値電圧 Vre!2を越え、電圧比較器 419 の出力信号 S16がー定時間低電位 (H)になり、レベル検知信号履歴カウンタ 441は 、ステップ S101にて「H」レベル入力を検出すると、ステップ S102に移り、前回の「H 」レベル入力カゝら所定の時間が経過したカゝ否かが判定される。
[0114] 目標の周波数 (fosc)に変更となって初めて「H」レベルが入力された場合 (今回はこ のケースに相当する）は、前回の「H」レベル入力力 所定時間経過しているので、ス テツプ S106に移り、ステップ数「4」をカウンタセット信号発生回路 442に指示する。
[0115] この指示を受けたカウンタセット信号発生回路 442は、アップダウンカウンタ 426の 最下位より 3ビット目を" 1"インクリメントする信号を発生する。
[0116] 従って、アップダウンカウンタ 426は 4ステップのアップカウント動作を行う。
[0117] このアップダウンカウンタ 426の出力に応じて電圧制御発振器の選択状態が特性 A力も特性 Bへ遷移すると同時に、出力信号 S14が一時的に高電位 (H)となって、 制御信号 S4が閾値電圧 Vreflと閾値電圧 Vref2の間の範囲の電圧に一時的に復帰 するので、 S16の出力は電圧制御発振器の切り替え後に低電位 (L)に復帰する。
[0118] さらに、出力信号 S14と基準信号 fREFが入力される 2入力 AND回路 7により、分 周器 5が電圧制御発振器の選択状態の変化時点の一定期間リセットされるので、基 準信号と分周器 5の出力位相が同期され、電圧制御発振器の選択状態の変化に起 因する周波数の大きな変化を位相比較器 1が短時間で検出帰還して、本来選択され るべきでない電圧制御発振器を選択してしまう誤動作を防止することができる。
[0119] このようにして特性 Bによる PLL制御が行なわれても、依然として基準信号 fREFの 周波数に対して内部信号 ΠΝの周波数が低いので、制御信号 S4の電圧が再び閾値 電圧 Vref2を越え、電圧比較器 419の出力信号 S16がー定時間低電位 (H)になる。
[0120] そこで、レベル検知信号履歴カウンタ 441は、ステップ S101にて「H」レベル入力を 検出すると、ステップ S102〖こ移り、前回の「H」レベル入力力 所定の時間が経過し た力否かを判定し、今回は所定時間経過前であるので、ステップ S103に移り「H」レ ベルが前回と同じ電圧比較器カゝら出力されているカゝ否かを判定する。
[0121] このケースでは同じ電圧比較器から出力されているので、ステップ S105に移り、前 回と同じステップ数の「4」を信号発生回路 442に指示する。
[0122] 従って、アップダウンカウンタ 426は、 4ステップアップカウントし、電圧制御発振器 の選択状態は特性 B力も特性 Cに遷移する。そして、特性 Bによる PLL制御が行なわ れても、依然として基準信号 fREFの周波数に対して内部信号 ΠΝの周波数が低 、 ので、制御信号 S4の電圧が再び閾値電圧 Vref2を越え、そのため、上記と同様の動 作により、電圧制御発振器の選択が特性 Cから特性 Dに遷移する。 [0123] 特性 Dの周波数範囲は目標の周波数 (fosc)を越えて 、るので、特性 Dの PLL制御 により、今度は閾値電圧 Vreflを越え、電圧比較器 418の出力信号 S15がー定時間 高電位 (H)になる。
[0124] そこで、レベル検知信号履歴カウンタ 441は、ステップ S101にて「H」レベル入力を 検出すると、ステップ S102〖こ移り、前回の「H」レベル入力力 所定の時間が経過し た力否かを判定し、今回は所定時間経過前であるので、ステップ S103に移り「H」レ ベルが前回と同じ電圧比較器カゝら出力されているカゝ否かを判定する。
[0125] 今回は前回とは異なる電圧比較器から「H」レベルが出力されているので (ステップ S103の N)、ステップ S104に移り、前回の半分のステップ数の 2を信号発生回路 44 2に指示する。
[0126] この指示を受けたカウンタセット信号発生回路 442は、信号 S15が「H」レベルとな つたことによりアップダウンカウンタ 426に 2ステップダウンカウントさせる信号を発生 する。カウンタ 426が 2ステップのダウンカウント動作したことにより、特性 Dから特性 E に遷移し最終的に b点にロックする。
[0127] 逆に、例えば、現在特性 Eの b点でロックして 、る状態で所望の発振周波数 foscを 特性 Aの周波数範囲内の a点にするべく分周器 5の分周比が切り替えられると、図 3 にて点線で示すように、特性 E→特性 F→特性 G→特性 Hと遷移し、最終的に特性 A の a点にロックする。
[0128] 以上のような第 1の実施形態によれば、相互に異なる周波数可変範囲を持つ有す る多数個の電圧制御発振器を用いて広帯域の PLL回路において、電圧制御発振器 を選択することによる周波数可変範囲の設定動作を行うに際し、周波数可変範囲の 周波数が目標の周波数と一致するか又は該目標の周波数を超えるまでは、比較的 大きな変化幅 (例えば、 4ステップずつ）で周波数可変範囲の段階を変更するので、 周波数可変範囲の設定に要する時間を短縮できる。
[0129] また、周波数可変範囲の周波数が目標の周波数を超えた場合 (目標の周波数をま たぐような周波数可変範囲の段階の変更がなされた場合）には、比較的小さな変化 幅 (例えば、前回の変化幅の半分のステップ)で周波数可変範囲の段階を変更する ことにより、周波数可変範囲を目標の周波数に近づけるので、その動作を繰り返すこ とにより、短時間で周波数可変範囲の周波数を目標の周波数に収束させることがで きる。
[0130] より具体的には、選択状態の変更を前回行って力 所定時間経過した後で選択状 態を変更する場合には、周波数可変範囲を N段階 (Nは 2以上の整数)変更 (但し、 N段階高くできな 、場合には、 N段階に最も近 、段階だけ高くなるように選択状態を 変更)し、選択状態の変更を前回行って力 所定時間経過する前に選択状態を変更 する場合には、目標の周波数をまたぐような周波数可変範囲の段階の変更がなされ るまでは、前回と同じ段階数だけ周波数可変範囲を変更し、目標の周波数をまたぐよ うな周波数可変範囲の段階の変更がなされた場合には、前回の半分の段階数 (但し 、前回変更した段階数の半分が整数とならない場合には、小数点以下は、切り捨て、 切り上げ及び 4捨 5入の何れかとすれば良 、）だけ周波数可変範囲を変更するので、 その動作を繰り返すことにより、短時間で周波数可変範囲の周波数を目標の周波数 に収束させることができる。
[0131] 〔第 2の実施形態〕
図 4は本発明の第 2の実施形態に係る PLL回路を利用した 4遁倍回路のブロック図 である。前述した図 1におけるものと同一のものには同一の符号を付して、詳しい説 明は省略する。
[0132] 第 2の実施形態では、選択回路 6が、選択状態の変更を前回行って力 所定時間 経過した後で選択状態を変更するに際しては、現在の周波数可変範囲の周波数が 、目標の周波数よりも低い場合には、現在の周波数可変範囲よりも段階が高い周波 数可変範囲の段階数を N1とすると、 N1を 2以上の整数 Mで除し、周波数可変範囲 が (N1ZM)段階高くなるように、選択回路 6による選択状態を変更する。但し、 (N1 ZM)の小数点以下は、切り捨て、切り上げ及び 4捨 5入の何れかとし、且つ、（N1Z M)段階或いは (N1ZM)の小数点以下を切り捨て、切り上げ及び 4捨 5入の何れか とした値の段階だけ高くできない場合には、その段階に最も近い段階だけ高くなるよ うに選択回路 6による選択状態を変更する。
[0133] また、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現 在の周波数可変範囲よりも段階が低い周波数可変範囲の段階数を N1とすると、 N1 を 2以上の整数 Mで除し、周波数可変範囲が (NlZM)段階低くなるように選択回路 6による選択状態を変更する。但し、（N1ZM)の小数点以下は、切り捨て、切り上げ 及び 4捨 5入の何れかとし、且つ、（N1ZM)段階或いは（N1ZM)の小数点以下を 切り捨て、切り上げ及び 4捨 5入の何れ力とした値の段階だけ低くできない場合には、 その段階に最も近い段階だけ低くなるように選択回路 6による選択状態を変更する。
[0134] 更に、第 2の実施形態では、選択回路 6が、選択状態の変更を前回行ってから所定 時間経過する前に選択状態を変更するに際しては、現在の周波数可変範囲の周波 数が、目標の周波数よりも低い場合には、前回変更した段階数を N2とすると、 N2を 2以上の整数 Mで除し、周波数可変範囲が (N2ZM)段階高くなるように選択状態を 変更する。但し、 N2ZMが整数とならない場合には、小数点以下は、切り捨て、切り 上げ及び 4捨 5入の何れかとし、且つ、（N2ZM)段階或いは（N2ZM)の小数点以 下を切り捨て、切り上げ及び 4捨 5入の何れかとした値の段階だけ高くできない場合 には、その段階に最も近い段階だけ高くなるように選択状態を変更する。
[0135] また、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、前 回変更した段階数を N2とすると、 N2を 2以上の整数 Mで除し、周波数可変範囲が（ N2ZM)段階低くなるように選択状態を変更する。但し、 N2ZMが整数とならない 場合には、小数点以下は、切り捨て、切り上げ及び 4捨 5入の何れかとし、且つ、（N2 ZM)段階或いは (N2ZM)の小数点以下を切り捨て、切り上げ及び 4捨 5入の何れ 力とした値の段階だけ低くできな 、場合には、（N2ZM)段階に最も近！、段階だけ低 くなるように選択状態を変更する。
[0136] そのような動作を可能とするために、本実施形態に係る PLL回路は、第 1の実施形 態にお 、て用いられて 、たレベル検知信号履歴カウンタ 441に代えて、カウンタ履 歴保持回路 443を備えて 、る。
[0137] このカウンタ履歴保持回路 443は、アップダウンカウンタ 426のカウンタ履歴を記憶 し、その履歴情報に基づいてカウンタセット信号発生回路 442を制御する。
[0138] 図 5は、本実施形態において用いられるカウンタ履歴保持回路 443の動作を示す フローチャートである。
[0139] カウンタ履歴保持回路 443は、アップダウンカウンタ 426が現在選択している電圧 制御発振器と前回選択した電圧制御発振器とを記憶している。
[0140] カウンタ履歴保持回路 443に入力される出力信号 S15、 S16のうちの何れかが「H
」となると (ステップ S201)、その旨を検知する。
[0141] 続いて、出力信号 S15、 S16の「H」レベルが前回入力された後、所定の時間が経 過して 、るか否かを判定する（ステップ S202)。
[0142] 所定の時間が経過して 、な 、場合には (ステップ S202の Y)、電圧制御発振器の 前回の変更により周波数可変範囲が何段階変化したかを示す数 N2を 2以上の整数
Mで除し (ステップ S203)、その商 (小数点以下は切り上げ、切り捨て又は 4捨 5入） をカウンタセット信号発生回路 442に出力し (ステップ S204)、処理を終了する。
[0143] 所定の時間が経過している場合には（ステップ S202の N)、ステップ S205に移行 し、出力信号 S15、 16のうち「H」レベルとなったのは出力信号 S15であるか否かを 判定する。
[0144] 出力信号 S 15が「H」レベルとなった場合には (ステップ S205の Y)、現在選択して Vヽる電圧制御発振器よりも発振周波数の低！ヽ電圧制御発振器の個数 (N1)を 2以上 の整数 Mで除し (ステップ S206)、その商 (小数点以下は切り上げ、切り捨て又は 4 捨 5入)をカウンタセット信号発生回路 442に出力し (ステップ S207)、処理を終了す る。
[0145] 出力信号 S15、 16のうち「H」レベルとなったのは出力信号 S16であると判定した場 合には (ステップ S 205の N)、現在選択している電圧制御発振器よりも発振周波数の 高 、電圧制御発振器の個数 (N1)を 2以上の整数 Mで除し (ステップ S208)、その 商 (小数点以下は切り上げ、切り捨て又は 4捨 5入)をカウンタセット信号発生回路 44 2に出力し (ステップ S209)、処理を終了する。
[0146] カウンタ履歴保持回路 443よりその演算結果を受け取ったカウンタセット信号発生 回路 442は、受け取った演算結果と、出力信号 S15、 16のうちのいずれが「H」レべ ルとなったのかに応じて、アップダウンカウンタ 426のカウント値を変更する。
[0147] アップダウンカウンタ 426は、その新たなカウント値に従って選択スィッチ 436を操 作し、電圧制御発振器を選択する。そして、選択された電圧制御発振器について PL L制御が行われる。 [0148] 図 6は本実施形態の電圧制御発振器群 4の制信信号 S4の電圧に対する発振周波 数特性を示す特性図である。 A〜Dは、電圧制御発振器群の制御電圧一発振周波 数特性の一部であり、周波数 fl〜Π5は、 fl <f2 <f3 < · · · <fl2 <fl3 <fl4 <fl5の関係にある。
[0149] まず、所望の発振周波数、つまり入力する基準信号 fREFの周波数の 4倍の周波 数 fosc力 特性 Aの周波数範囲内にある場合について述べる。図 4に示した特性 Aの みでロックする場合、すなわち、制御信号 S4の電圧が閾値電圧 Vreflと閾値電圧 V ref2の間の範囲から外れない場合は、電圧比較器 418、 419の出力信号 S15、 S16 が高電位 (H)になることはなぐカウンタ 426がカウント動作することはなぐ選択回路 6の状態は初期状態力 変化しな 、。
[0150] 次に、分周器 5の分周比が変更され、目標の周波数 (fosc = fREF X分周比）が変 わり、図 6の上記した特性 Aの a点でのロック状態力 特性 B、 Cへ遷移し、さらに特性 Dへ遷移して、最終的に b点にロックされる場合の動作について説明する。
[0151] 特性 Aにおいて制御信号 S4が示す電圧が閾値電圧 Vref2を越え、電圧比較器 41 9の出力信号 S16がー定時間高電位 (H)になると、カウンタ履歴保持回路 443は、ス テツプ S201にてこれを検知して、ステップ S202にて前回「H」レベル信号が入力さ れて力 所定の時間が経過している力否かを判定する。
[0152] ここで、所定の時間は、一つの電圧制御発振器で PLL制御が行われて制御信号 S 4が閾値電圧 Vrefl—Vre!2間を推移する時間程度に設定されて ヽる。
[0153] PLL回路がロック状態にあつたときに分周比が変わったことにより、「H」レベル信号 が入力された場合は前回「H」レベル信号が入力されて力も所定の時間が経過して いるので、ステップ S205を経てステップ S208へ移り、現在選択されている電圧制御 発振器よりも発振周波数の高い電圧制御発振器の個数 (N1)を M (ここでは、例えば Mを 2とする）で割る。
[0154] 図 6に示す例では、特性 Aの電圧制御発振器よりも発振周波数の高 ヽ電圧制御発 振器の数 N1は 12であるので、その商は「6」となる。この「6」と出力信号 S16の「H」レ ベルを受け取ったカウンタセット信号発生回路 442は、カウンタ 426に 6ステップのァ ップカウントを指示する。これにより電圧制御発振器の選択状態が特性 Bに遷移する [0155] そして、出力信号 S16の「H」レベルにより出力信号 S14が高電位 (H)となって、制 御信号 S4が閾値電圧 Vreflと閾値電圧 Vref2の間の範囲の電圧に一時的に復帰す るので、出力信号 S16が電圧制御発振器の切り替え後に低電位 (L)に復帰する。
[0156] さらに、出力信号 S14と基準信号が入力される 2入力 AND回路 7により、分周器 5 が電圧制御発振器の選択状態の変化時点の一定期間リセットされるので、基準信号 と分周器 5の出力位相が同期され、電圧制御発振器の選択状態の変化に起因する 周波数の大きな変化を位相比較器 1が短時間で検出帰還して、相互に異なる周波 数可変範囲を持つ電圧制御発振器 (VCO 1〜VCO 15の何れか 1つ）のうち、誤った 電圧制御発振器が選択されてしまうことが防止される。
[0157] このようにして特性 Bによる PLL制御が行なわれても、依然として基準信号 fREFに 対して内部信号 fINの周波数が低 、ので、制御信号 S4が示す電圧が再び閾値電圧 Vref2を越える。すると、カウンタ履歴保持回路 443は、ステップ S 201にて電圧比較 器 419の出力信号 S16が高電位 (H)になったことを検知して、ステップ S202にて前 回「H」レベル信号が入力されて力も所定の時間が経過しているか否かを判定する。 このケースでは、前回の「H」レベル入力後の短時間の内に再び「H」レベル信号が 入力されているので (ステップ S202の Y)、ステップ S203へ移り、前回変更したステ ップ数 (段階数： N2)を M (例えば、 2)で割る。
[0158] 図 6に示す例では、前回変更したステップ数 N2、すなわち、特性 Aの電圧制御発 振器から特性 Bの電圧制御発振器へと選択状態を変更する際のステップ数 N2は「6 」であるので、「2」で割った商は「3」となる。この「3」と出力信号 S 16の「H」レベルを 受け取ったカウンタセット信号発生回路 442は、カウンタ 426に 3ステップのアップ力 ゥントを指示する。
[0159] これにより電圧制御発振器の選択状態が特性 Cに遷移する。そして、前回の特性 A 力 特性 Bに遷移した場合と同様の PLL制御が行われる。
[0160] このようにして特性 Cによる PLL制御が行なわれても、依然として基準信号 fREFに 対して内部信号 fINの周波数が低 、ので、制御電圧 S4が再び閾値電圧 Vref2を越 える。 [0161] すると、カウンタ履歴保持回路 443は、ステップ S201にて電圧比較器 419の出力 信号 S 16が高電位 (H)になったことを検知して、ステップ S202にて前回「H」レベル 信号が入力されて力 所定の時間が経過している力否かを判定する。
[0162] このケースでは、前回の「H」レベル入力後短時間の内に再び「H」レベル信号が入 力されているので (ステップ S202の Y)、ステップ S203へ移り、前回変更したステップ 数 (段階数: N2)を M (例えば、 2)で割る。
[0163] 図 6に示す例では、前回変更したステップ数 N2、すなわち、特性 Bの電圧制御発 振器カゝら特性 Cの電圧制御発振器へと選択状態を変更する際のステップ数 N2は「3 」であるので、「2」で割った商は、小数点以下を例えば切り捨てると「1」となる。
[0164] この「1」と出力信号 S16の「H」レベルを受け取ったカウンタセット信号発生回路 44 2は、アップダウンカウンタ 426に 1ステップのアップカウントを指示する。
[0165] これにより、電圧制御発振器の選択状態が特性 Dに遷移する。そして、上記と同様 の PLL制御が行われ、最終的に b点にロックされる。
[0166] 逆に、例えば、現在特性 Dの b点にロックしている状態で所望の発振周波数 foscを 特性 Aの周波数範囲内にするべく分周器 5の分周比を切り替えると、図 6に点線で示 すように、特性 D→特性 E→特性 F→特性 Aに切り替わり、最終的に a点にロックする
[0167] 以上のような第 2の実施形態によれば、上記の第 1の実施形態と同様の効果が得ら れる他に、以下の効果が得られる。
[0168] すなわち、第 2の実施形態によれば、選択回路 6が、選択状態の変更を前回行って 力も所定時間経過した後で選択状態を変更するに際しては、現在の周波数可変範 囲の周波数が、目標の周波数よりも低い場合には、現在の周波数可変範囲よりも段 階が高い周波数可変範囲の段階数を N1とすると、 N1を 2以上の整数 Mで除し、周 波数可変範囲が (N1ZM)段階高くなるように、選択回路 6による選択状態を変更し 、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現在の周 波数可変範囲よりも段階が低い周波数可変範囲の段階数を N1とすると、 N1を 2以 上の整数 Mで除し、周波数可変範囲が (N1ZM)段階低くなるように選択回路 6によ る選択状態を変更するので、 Mの値を適宜に設定することにより、上記の第 1の実施 形態の場合よりも速く目標の周波数に近づけることができると 、う効果が得られる。
[0169] 更に、第 2の実施形態では、選択回路 6が、選択状態の変更を前回行ってから所定 時間経過する前に選択状態を変更するに際しては、現在の周波数可変範囲の周波 数が、目標の周波数よりも低い場合には、前回変更した段階数を N2とすると、 N2を 2以上の整数 Mで除し、周波数可変範囲が (N2ZM)段階高くなるように選択状態を 変更し、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、前 回変更した段階数を N2とすると、 N2を 2以上の整数 Mで除し、周波数可変範囲が（ N2ZM)段階低くなるように選択状態を変更するので、目標の周波数をまたぐような 周波数可変範囲の段階の変更は行われないので、選択回路 6による選択状態による 変更にロスが生じないようにできる。
[0170] 〔第 3の実施形態〕
図 7は本発明の第 3の実施形態に係る PLL回路を利用した 4遁倍回路のブロック図 である。前述した図 1におけるものと同一のものには同一の符号を付して、詳しい説 明は省略する。
[0171] 第 3の実施形態では、第 1の実施形態に係る PLL回路における電圧制御発振器群 4 (相互に異なる周波数可変範囲を持つ電圧制御発振器 VC01〜15を有する）に代 えて、発振器 400を備えている。
[0172] この発振器 400は、相互に異なる共振周波数をもつ共振回路 (例えば、 LC共振回 路 1〜15)を有する共振回路群 434を備えている。 LC共振回路 1〜15は、それぞれ インダクタ及びコンデンサで構成されて 、る。
[0173] 第 3の実施形態に係る PLL回路は、共振回路群 434の LC共振回路 1〜15のうち、 選択されている共振回路 (LC共振回路 1〜15の何れか 1つ）を選択スィッチ 436で 切り替えることにより、第 1の実施形態に係る PLL回路と同様に機能する。
[0174] すなわち、選択回路 6が、 LC共振回路 1〜15の中から何れ力 1つの共振回路を選 択することにより、発振器 400の周波数可変範囲を互いに異なる複数の周波数可変 範囲のうちの何れ力 1つの周波数可変範囲に設定し、該発振器 400から所望の発振 周波数の信号を出力可能とさせることができる。
[0175] 本実施形態の場合、選択回路 6による LC共振回路 1〜 15の選択状態を変化させ るに際し、発振器 400の現在の周波数可変範囲の周波数が、目標の周波数よりも低 V、場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の 周波数を上回るまでは、発振器 400の周波数可変範囲が複数段階ずつ高くなるよう に、選択する共振回路の変更を繰り返す。但し、周波数可変範囲を 1段階しか高くで きない場合には 1段階だけ高くなるように、選択する共振回路を変更する。また、選択 後の発振器 400の周波数可変範囲の周波数が目標の周波数を上回った場合には、 上回る以前よりも小さ 、変化幅で発振器 400の周波数可変範囲が低くなるように、選 択する共振回路を変更する。
[0176] また、発振器 400の現在の周波数可変範囲の周波数力 目標の周波数よりも高い 場合には、現在の周波数可変範囲の周波数が目標の周波数と一致するか又は該目 標の周波数を下回るまでは、発振器 400の周波数可変範囲が複数段階ずつ低くな るように、選択する共振回路の変更を繰り返す。但し、周波数可変範囲を 1段階しか 低くできない場合には 1段階だけ低くなるように、選択する共振回路を変更する。また 、選択後の発振器 400の周波数可変範囲の周波数が目標の周波数を下回った場合 には、下回る以前よりも小さい変化幅で発振器 400の周波数可変範囲が高くなるよう に、選択する共振回路を変更する。
[0177] 以上のような第 3の実施形態によれば、上記の第 1の実施形態と同様の効果を得る ことができる。
[0178] 〔第 4の実施形態〕
図 8は本発明の第 4の実施形態に係る PLL回路を利用した 4遁倍回路のブロック図 である。前述した図 4におけるものと同一のものには同一の符号を付して、詳しい説 明は省略する。
[0179] 第 4の実施形態では、第 2の実施形態に係る PLL回路における電圧制御発振器群
4 (相互に異なる周波数可変範囲を持つ電圧制御発振器 VC01〜15を有する）に代 えて、発振器 400を備えている。
[0180] この発振器 400は、相互に異なる共振周波数をもつ共振回路 (例えば、 LC共振回 路 1〜15)を有する共振回路群 434を備えている。 LC共振回路 1〜15は、それぞれ インダクタ及びコンデンサで構成されて 、る。 [0181] 第 4の実施形態に係る PLL回路は、共振回路群 434の LC共振回路 1〜15のうち、 選択されている共振回路 (LC共振回路 1〜15の何れか 1つ）を選択スィッチ 436で 切り替えることにより、第 2の実施形態に係る PLL回路と同様に機能する。
[0182] すなわち、選択回路 6が、 LC共振回路 1〜15のなかから何れか 1つの共振回路を 選択することにより、発振器 400の周波数可変範囲を互いに異なる複数の周波数可 変範囲のうちの何れ力 1つの周波数可変範囲に設定し、該発振器 400から所望の発 振周波数の信号を出力可能とさせることができる。
[0183] 以上のような第 4の実施形態によれば、第 2の実施形態と同様の効果を得ることが できる。
[0184] 〔第 5の実施形態〕
図 9は本発明の第 5の実施形態に係る PLL回路を利用した 4遁倍回路のブロック図 である。前述した図 1におけるものと同一のものには同一の符号を付して、詳しい説 明は省略する。
[0185] 第 5の実施形態では、第 1の実施形態に係る PLL回路における電圧制御発振器群
4 (相互に異なる周波数可変範囲を持つ電圧制御発振器 VC01〜15を有する）に代 えて、リング発振器 (発振器) 435を備えている。
[0186] このリング発振器 435は、遅延時間が可変できる複数のインバータ (遅延回路）を相 互に直列に接続 (連結）して構成されて 、る。
[0187] 第 5の実施形態に係る PLL回路は、リング発振器 435におけるインバータの連結数 を選択スィッチ 436により切り替えることによって、第 1の実施形態に係る PLL回路と 同様に機能する。
[0188] すなわち、選択回路 6が、リング発振器 435におけるインバータの連結数を選択す ることにより、周波数を広い範囲で変化させることが出来る。
[0189] つまり、選択回路 6が、リング発振器 435におけるインバータの連結数を選択するこ とにより、該リング発振器 435の周波数可変範囲を互いに異なる複数の周波数可変 範囲のうちの何れ力 1つの周波数可変範囲に設定し、該リング発振器 435から所望 の発振周波数の信号を出力可能とさせることができる。
[0190] 本実施形態の場合、選択回路 6によるインバータの連結数の選択状態を変化させ るに際し、リング発振器 435の現在の周波数可変範囲の周波数が、目標の周波数よ りも低い場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該 目標の周波数を上回るまでは、リング発振器 435の周波数可変範囲が複数段階ず つ高くなるように、選択する連結数の変更を繰り返す。但し、周波数可変範囲を 1段 階しか高くできない場合には 1段階だけ高くなるように、連結数を変更する。また、選 択後のリング発振器 435の周波数可変範囲の周波数が目標の周波数を上回った場 合には、上回る以前よりも小さい変化幅でリング発振器 435の周波数可変範囲が低 くなるように、選択する連結数を変更する。
[0191] また、リング発振器 435の現在の周波数可変範囲の周波数力 目標の周波数よりも 高 、場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標 の周波数を下回るまでは、リング発振器 435の周波数可変範囲が複数段階ずつ低く なるように、選択する連結数の変更を繰り返す。但し、周波数可変範囲を 1段階しか 低くできない場合には 1段階だけ低くなるように、選択する連結数を変更する。また、 選択後のリング発振器 435の周波数可変範囲の周波数が目標の周波数を下回った 場合には、下回る以前よりも小さい変化幅でリング発振器 435の周波数可変範囲が 高くなるように、選択する連結数を変更する。
[0192] 以上のような第 5の実施形態によれば、第 1の実施形態と同様の効果を得ることが できる。
[0193] 〔第 6の実施形態〕
図 10は本発明の第 6の実施形態に係る PLL回路を利用した 4遁倍回路のブロック 図である。前述した図 4におけるものと同一のものには同一の符号を付して、詳しい 説明は省略する。
[0194] 第 6の実施形態では、第 2の実施形態に係る PLL回路における電圧制御発振器群 4 (相互に異なる周波数可変範囲を持つ電圧制御発振器 VC01〜15を有する）に代 えて、リング発振器 (発振器) 435を備えている。
[0195] このリング発振器 435は、遅延時間が可変できる複数のインバータ (遅延回路）を相 互に直列に接続 (連結）して構成されて 、る。
[0196] 第 6の実施形態に係る PLL回路は、リング発振器 435におけるインバータの連結数 を選択スィッチ 436により切り替えることによって、第 2の実施形態に係る PLL回路と 同様に機能する。
[0197] すなわち、選択回路 6が、リング発振器 435におけるインバータの連結数を選択す ることにより、周波数を広い範囲で変化させることが出来る。
[0198] つまり、選択回路 6が、リング発振器 435におけるインバータの連結数を選択するこ とにより、該リング発振器 435の周波数可変範囲を互いに異なる複数の周波数可変 範囲のうちの何れ力 1つの周波数可変範囲に設定し、該リング発振器 435から所望 の発振周波数の信号を出力可能とさせることができる。
[0199] 以上のような第 6の実施形態によれば、第 2の実施形態と同様の効果を得ることが できる。
[0200] なお、上記の各実施形態では、図 3に示したように、制御信号 S4の電圧の電位が 高くなると発振周波数が高くなるような特性の電圧制御発振器を使用したが、反対の 動作特性、つまり制御信号 S4の電圧の電位が高くなると発振周波数が低くなるような 特性の電圧制御発振器を使用することもできる。この場合、閾値電圧 Vrefl、 Vref2を そのまま使用すると、制御信号 S4の電圧が閾値電圧 Vrefl未満になると PLLロックす る特性が現在の特性より周波数の高い特性に切り替わり、閾値電圧 Vref2以上になる と周波数の低 、特性に切り替わるようになる。
[0201] また、上記の各実施形態においては位相比較器 1が用いられていた力 これに代 えて周波数位相比較器を用いるようにしてもょ ヽ。
[0202] また、上記の各実施形態においてはループフィルタ 3の出力信号により電圧制御発 振器の発振周波数を制御していたが、これに代え、位相差信号によって制御するよう にしてもよい。
[0203] また、第 1の実施形態では、最初に 4ステップだけカウンタをアップないしダウンさせ て！、たが、 2ステップあるいは 8ステップなど他のステップ数にしてもよ!、。
[0204] また、上記の各実施形態では、 PLL回路について説明したが、上記の各実施形態 で説明した PLL回路にアンテナなどの各種の構成要素を付加することにより無線装 置を構成することができる。また、この無線装置に操作部や表示部などの各種の構成 要素を追加することにより無線通信端末装置 (例えば、携帯電話機などの移動通信 端末装置)を構成することができる。
図面の簡単な説明
[0205] [図 1]本発明の第 1の実施形態に係る PLL回路力 なる 4遁倍回路のブロック図であ る。
[図 2]図 1の回路におけるレベル検知信号履歴カウンタの動作を説明するためのフロ 一チャートである。
[図 3]図 1の回路における電圧制御発振器群の制御特性図であり、特に、切替え動 作の説明図である。
[図 4]本発明の第 2の実施形態に係る PLL回路力 なる 4遁倍回路のブロック図であ る。
[図 5]図 4の回路におけるカウンタ履歴保持回路の動作を説明するためのフローチヤ ートである。
[図 6]図 4の回路における電圧制御発振器群の制御特性図であり、特に、切替え動 作の説明図である。
[図 7]本発明の第 3の実施形態に係る PLL回路力 なる 4遁倍回路のブロック図であ る。
[図 8]本発明の第 4の実施形態に係る PLL回路力 なる 4遁倍回路のブロック図であ る。
[図 9]本発明の第 5の実施形態に係る PLL回路力 なる 4遁倍回路のブロック図であ る。
[図 10]本発明の第 6の実施形態に係る PLL回路力もなる 4遁倍回路のブロック図であ る。
[図 11]従来の PLL回路力もなる 4遁倍回路のブロック図である。
[図 12]図 11の回路における選択回路の回路図である。
[図 13]図 11の回路における電圧制御発振器群の制御特性図である。
符号の説明
[0206] 1 位相比較器
2 チャージポンプ ノレープフイノレタ
電圧制御発振器群
分周器
選択回路
2入力 AND回路
2入力 OR回路
8 電圧比較器
9 電圧比較器
NORゲート
1 ANDゲート
2ビットアップカウンタ 2ビットアップカウンタ 減算器
デコーダ
アップダウンカウンタ 共振回路群
リング才シレータ
選択スィッチ
レベル検知信号履歴カウンタ カウンタセット信号発生回路 カウンタ履歴保持回路

Claims

請求の範囲
[1] 基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力す る位相比較器と、
互いに異なる周波数可変範囲を持ち、前記位相差信号に基づいてそれぞれ発振 周波数が制御される複数の発振器と、
前記複数の発振器のうち、所望の発振周波数の信号を出力可能な何れか 1つの発 振器を、前記位相差信号に基づいて選択する選択器と、
前記選択器により選択された発振器の出力を分周することにより前記内部信号を 生成する分周器と、
を備える PLL回路において、
前記選択器は、
現在選択して!/、る発振器の周波数可変範囲の周波数が、目標の周波数よりも低 、 場合には、発振器の周波数可変範囲の周波数が目標の周波数と一致するか又は該 目標の周波数を上回るまでは、選択する発振器の周波数可変範囲が複数段階ずつ 高くなるように (但し、周波数可変範囲を 1段階しか高くできない場合には 1段階だけ 高くなるように)、選択する発振器の変更を繰り返し、該選択後の発振器の周波数可 変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化 幅で発振器の周波数可変範囲が低くなるように、選択する発振器を変更し、
現在選択して!/、る発振器の周波数可変範囲の周波数が、目標の周波数よりも高 、 場合には、発振器の周波数可変範囲の周波数が目標の周波数と一致するか又は該 目標の周波数を下回るまでは、選択する発振器の周波数可変範囲が複数段階ずつ 低くなるように (但し、周波数可変範囲を 1段階しか低くできない場合には 1段階だけ 低くなるように）、選択する発振器の変更を繰り返し、該選択後の発振器の周波数可 変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化 幅で発振器の周波数可変範囲が高くなるように、選択する発振器を変更することを特 徴とする PLL回路。
[2] 基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力す る位相比較器と、 互いに異なる共振周波数を持つ複数の共振回路を備え、前記位相差信号に基づ Vヽて発振周波数が制御される発振器と、
前記位相差信号に基づいて、前記複数の共振回路のなかから何れか 1つの共振 回路を選択することにより、前記発振器の周波数可変範囲を互いに異なる複数の周 波数可変範囲のうちの何れ力 1つの周波数可変範囲に設定し、該発振器力 所望 の発振周波数の信号を出力可能とさせる選択器と、
前記発振器の出力を分周することにより前記内部信号を生成する分周器と、 を備える PLL回路において、
前記選択器は、
前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも低 、場合 には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数 を上回るまでは、前記発振器の周波数可変範囲が複数段階ずつ高くなるように (但し 、周波数可変範囲を 1段階しか高くできない場合には 1段階だけ高くなるように)、選 択する共振回路の変更を繰り返し、該選択後の前記発振器の周波数可変範囲の周 波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で前記発 振器の周波数可変範囲が低くなるように、選択する共振回路を変更し、
前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも高 、場合 には、現在の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の 周波数を下回るまでは、前記発振器の周波数可変範囲が複数段階ずつ低くなるよう に (但し、周波数可変範囲を 1段階しか低くできない場合には 1段階だけ低くなるよう に）、選択する共振回路の変更を繰り返し、該選択後の前記発振器の周波数可変範 囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で 前記発振器の周波数可変範囲が高くなるように、選択する共振回路を変更すること を特徴とする PLL回路。
基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力す る位相比較器と、
前記位相差信号に基づいてそれぞれ遅延時間が制御される複数の遅延回路を相 互に連結して構成された発振器と、 前記位相差信号に基づいて前記発振器の前記遅延回路の連結数を選択すること により、該発振器の周波数可変範囲を互いに異なる複数の周波数可変範囲のうちの 何れ力 1つの周波数可変範囲に設定し、該発振器力 所望の発振周波数の信号を 出力可能とさせる選択器と、
前記発振器の出力を分周することにより前記内部信号を生成する分周器と、 を備える PLL回路において、
前記選択器は、
前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも低 、場合 には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数 を上回るまでは、前記発振器の周波数可変範囲が複数段階ずつ高くなるように (但し 、周波数可変範囲を 1段階しか高くできない場合には 1段階だけ高くなるように)、選 択する連結数の変更を繰り返し、該選択後の前記発振器の周波数可変範囲の周波 数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で前記発振 器の周波数可変範囲が低くなるように、選択する連結数を変更し、
前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも高 、場合 には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数 を下回るまでは、前記発振器の周波数可変範囲が複数段階ずつ低くなるように (但し 、周波数可変範囲を 1段階しか低くできない場合には 1段階だけ低くなるように)、選 択する連結数の変更を繰り返し、該選択後の前記発振器の周波数可変範囲の周波 数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で前記発振 器の周波数可変範囲が高くなるように、選択する連結数を変更することを特徴とする PU^回路。
前記選択器が、選択状態の変更を前回行って力 所定時間経過した後で選択状 態を変更するに際し、
現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可 変範囲が N段階 (Nは 2以上の整数)高くなるように (但し、 N段階高くできな 、場合に は、 N段階に最も近 、段階だけ高くなるように)選択状態を変更し、
現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可 変範囲が N段階 (Nは 2以上の整数)低くなるように (但し、 N段階低くできな 、場合に は、 N段階に最も近 、段階だけ低くなるように)選択状態を変更することを特徴とする 請求項 1乃至 3の何れか一項に記載の PLL回路。
[5] 前記選択器が、選択状態の変更を前回行ってから所定時間経過する前に選択状 態を変更するに際し、
現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可 変範囲が前回と同じ段階数だけ高くなるように (但し、前回と同じ段階数高くできない 場合には、前回と同じ段階数と最も近い段階だけ高くなるように)選択状態を変更し、 前回の変更によって目標の周波数を上回った場合には、周波数可変範囲が前回の 半分の段階数 (但し、前回変更した段階数の半分が整数とならない場合には、小数 点以下は、切り捨て、切り上げ及び 4捨 5入の何れかとする）だけ低くなるように選択 状態を変更し、
現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可 変範囲が前回と同じ段階数だけ低くなるように (但し、前回と同じ段階数低くできない 場合には、前回と同じ段階数と最も近い段階だけ低くなるように)選択状態を変更し、 前回の変更によって目標の周波数を下回った場合には、周波数可変範囲が前回の 半分の段階数 (但し、前回変更した段階数の半分が整数とならない場合には、小数 点以下は、切り捨て、切り上げ及び 4捨 5入の何れかとする）だけ高くなるように選択 状態を変更することを特徴とする請求項 4に記載の PLL回路。
[6] 前記選択器が、選択状態の変更を前回行って力 所定時間経過した後で選択状 態を変更するに際し、
現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、現在の周 波数可変範囲よりも段階が高い周波数可変範囲の段階数を N1とすると、 N1を 2以 上の整数 Mで除し、周波数可変範囲が (N1ZM)段階高くなるように (但し、（N1Z M)が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び 4捨 5入の何 れかとし、且つ、（N1ZM)段階高くできない場合には、（N1ZM)段階に最も近い 段階だけ高くなるように)選択状態を変更し、
現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現在の周 波数可変範囲よりも段階が低い周波数可変範囲の段階数を Nlとすると、 Nlを 2以 上の整数 Mで除し、周波数可変範囲が (N1ZM)段階低くなるように (但し、（N1Z M)が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び 4捨 5入の何 れかとし、且つ、（N1ZM)段階低くできない場合には、（N1ZM)段階に最も近い 段階だけ低くなるように)選択状態を変更することを特徴とする請求項 1乃至 3の何れ か一項に記載の PLL回路。
[7] 前記選択器が、選択状態の変更を前回行ってから所定時間経過する前に選択状 態を変更するに際し、
現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、前回変更 した段階数を N2とすると、 N2を 2以上の整数 Mで除し、周波数可変範囲が（N2Z M)段階高くなるように (但し、 N2ZMが整数とならない場合には、小数点以下は、 切り捨て、切り上げ及び 4捨 5入の何れ力とし、且つ、（N2ZM)段階高くできない場 合には、（N2ZM)段階に最も近!、段階だけ高くなるように)選択状態を変更し、 現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、前回変更 した段階数を N2とすると、 N2を 2以上の整数 Mで除し、周波数可変範囲が（N2Z M)段階低くなるように (但し、 N2ZMとならない場合には、小数点以下は、切り捨て 、切り上げ及び 4捨 5入の何れかとし、且つ、（N2ZM)段階低くできない場合には、 (N2/M)段階に最も近!ヽ段階だけ低くなるように)選択状態を変更することを特徴と する請求項 6に記載の PLL回路。
[8] 前記選択器による選択状態の変更を行った場合に、前記分周器がリセットされるこ とを特徴とする請求項 1乃至 7の何れか一項に記載の PLL回路。
[9] 前記選択器による選択状態の変更を行った後の一定時間の間は、該選択状態の 変更を行わない状態に強制的に保持されることを特徴とする請求項 1乃至 8の何れか 一項に記載の PLL回路。
[10] 請求項 1乃至 9の何れか一項に記載の PLL回路を備えることを特徴とする無線装 置。
[11] 請求項 10の無線装置を備えることを特徴とする無線通信端末装置。
[12] 当該無線通信端末装置は、移動通信端末装置であることを特徴とする請求項 11に 記載の無線通信端末装置。
[13] 当該無線通信端末装置は、携帯電話機であることを特徴とする請求項 12に記載の 無線通信端末装置。
[14] 基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力す る位相比較器と、互いに異なる周波数可変範囲を持ち、前記位相差信号に基づい てそれぞれ発振周波数が制御される複数の発振器と、前記複数の発振器のうち、所 望の発振周波数の信号を出力可能な何れか 1つの発振器を、前記位相差信号に基 づいて選択する選択器と、前記選択器により選択された発振器の出力を分周するこ とにより前記内部信号を生成する分周器と、を備える PLL回路の前記選択器による 前記発振器の選択状態を変化させることにより、周波数可変範囲を設定する方法に おいて、
現在選択して!/、る発振器の周波数可変範囲の周波数が、目標の周波数よりも低 、 場合には、発振器の周波数可変範囲の周波数が目標の周波数と一致するか又は該 目標の周波数を上回るまでは、選択する発振器の周波数可変範囲が複数段階ずつ 高くなるように (但し、周波数可変範囲を 1段階しか高くできない場合には 1段階だけ 高くなるように）、選択する発振器の変更を繰り返す過程を行い、該選択後の発振器 の周波数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前より も小さ!、変化幅で発振器の周波数可変範囲が低くなるように、選択する発振器を変 更する過程を行い、
現在選択して!/、る発振器の周波数可変範囲の周波数が、目標の周波数よりも高 、 場合には、発振器の周波数可変範囲の周波数が目標の周波数と一致するか又は該 目標の周波数を下回るまでは、選択する発振器の周波数可変範囲が複数段階ずつ 低くなるように (但し、周波数可変範囲を 1段階しか低くできない場合には 1段階だけ 低くなるように）、選択する発振器の変更を繰り返す過程を行い、該選択後の発振器 の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前より も小さ!、変化幅で発振器の周波数可変範囲が高くなるように、選択する発振器を変 更する過程を行うことを特徴とする PLL回路の周波数可変範囲の設定方法。
[15] 基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力す る位相比較器と、互いに異なる共振周波数を持つ複数の共振回路を備え、前記位 相差信号に基づ ヽて発振周波数が制御される発振器と、前記位相差信号に基づ 、 て、前記複数の共振回路のな力から何れか 1つの共振回路を選択することにより、前 記発振器の周波数可変範囲を互いに異なる複数の周波数可変範囲のうちの何れか
1つの周波数可変範囲に設定し、該発振器から所望の発振周波数の信号を出力可 能とさせる選択器と、前記発振器の出力を分周することにより前記内部信号を生成す る分周器と、を備える PLL回路の前記選択器による前記共振回路の選択状態を変 化させることにより、周波数可変範囲を設定する方法において、
前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも低 、場合 には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数 を上回るまでは、前記発振器の周波数可変範囲が複数段階ずつ高くなるように (但し 、周波数可変範囲を 1段階しか高くできない場合には 1段階だけ高くなるように)、選 択する共振回路の変更を繰り返す過程を行!、、該選択後の前記発振器の周波数可 変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化 幅で前記発振器の周波数可変範囲が低くなるように、選択する共振回路を変更する 過程を行い、
前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも高 、場合 には、現在の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の 周波数を下回るまでは、前記発振器の周波数可変範囲が複数段階ずつ低くなるよう に (但し、周波数可変範囲を 1段階しか低くできない場合には 1段階だけ低くなるよう に）、選択する共振回路の変更を繰り返す過程を行い、該選択後の前記発振器の周 波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さ V、変化幅で前記発振器の周波数可変範囲が高くなるように、選択する共振回路を変 更する過程を行うことを特徴とする PLL回路の周波数可変範囲の設定方法。
基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力す る位相比較器と、前記位相差信号に基づ！ヽてそれぞれ遅延時間が制御される複数 の遅延回路を相互に連結して構成された発振器と、前記位相差信号に基づいて前 記発振器の前記遅延回路の連結数を選択することにより、該発振器の周波数可変 範囲を互いに異なる複数の周波数可変範囲のうちの何れ力 1つの周波数可変範囲 に設定し、該発振器から所望の発振周波数の信号を出力可能とさせる選択器と、前 記発振器の出力を分周することにより前記内部信号を生成する分周器と、を備える P LL回路の前記選択器による前記遅延回路の連結数の選択状態を変化させることに より、周波数可変範囲を設定する方法において、
前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも低 、場合 には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数 を上回るまでは、前記発振器の周波数可変範囲が複数段階ずつ高くなるように (但し 、周波数可変範囲を 1段階しか高くできない場合には 1段階だけ高くなるように)、選 択する連結数の変更を繰り返す過程を行!、、該選択後の前記発振器の周波数可変 範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅 で前記発振器の周波数可変範囲が低くなるように、選択する連結数を変更する過程 を行い、
前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも高 、場合 には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数 を下回るまでは、前記発振器の周波数可変範囲が複数段階ずつ低くなるように (但し 、周波数可変範囲を 1段階しか低くできない場合には 1段階だけ低くなるように)、選 択する連結数の変更を繰り返す過程を行!、、該選択後の前記発振器の周波数可変 範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅 で前記発振器の周波数可変範囲が高くなるように、選択する連結数を変更する過程 を行うことを特徴とする PLL回路の周波数可変範囲の設定方法。
前記選択器が、選択状態の変更を前回行って力 所定時間経過した後で選択状 態を変更するに際し、
現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可 変範囲が N段階 (Nは 2以上の整数)高くなるように (但し、 N段階高くできな 、場合に は、 N段階に最も近 、段階だけ高くなるように)選択状態を変更し、
現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可 変範囲が N段階 (Nは 2以上の整数)低くなるように (但し、 N段階低くできな 、場合に は、 N段階に最も近 、段階だけ低くなるように)選択状態を変更することを特徴とする 請求項 14乃至 16の何れか一項に記載の PLL回路の周波数可変範囲の設定方法。
[18] 前記選択器が、選択状態の変更を前回行って力 所定時間経過する前に選択状 態を変更するに際し、
現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可 変範囲が前回と同じ段階数だけ高くなるように (但し、前回と同じ段階数高くできない 場合には、前回と同じ段階数と最も近い段階だけ高くなるように)選択状態を変更し、 前回の変更によって目標の周波数を上回った場合には、周波数可変範囲が前回の 半分の段階数 (但し、前回変更した段階数の半分が整数とならない場合には、小数 点以下は、切り捨て、切り上げ及び 4捨 5入の何れかとする）だけ低くなるように選択 状態を変更し、
現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可 変範囲が前回と同じ段階数だけ低くなるように (但し、前回と同じ段階数低くできない 場合には、前回と同じ段階数と最も近い段階だけ低くなるように)選択状態を変更し、 前回の変更によって目標の周波数を下回った場合には、周波数可変範囲が前回の 半分の段階数 (但し、前回変更した段階数の半分が整数とならない場合には、小数 点以下は、切り捨て、切り上げ及び 4捨 5入の何れかとする）だけ高くなるように選択 状態を変更することを特徴とする請求項 17に記載の PLL回路の周波数可変範囲の 設定方法。
[19] 前記選択器が、選択状態の変更を前回行って力 所定時間経過した後で選択状 態を変更するに際し、
現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、現在の周 波数可変範囲よりも段階が高い周波数可変範囲の段階数を N1とすると、 N1を 2以 上の整数 Mで除し、周波数可変範囲が (N1ZM)段階高くなるように (但し、（N1Z M)が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び 4捨 5入の何 れかとし、且つ、（N1ZM)段階高くできない場合には、（N1ZM)段階に最も近い 段階だけ高くなるように)選択状態を変更し、
現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現在の周 波数可変範囲よりも段階が低い周波数可変範囲の段階数を Nlとすると、 Nlを 2以 上の整数 Mで除し、周波数可変範囲が (N1ZM)段階低くなるように (但し、（N1Z M)が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び 4捨 5入の何 れかとし、且つ、（N1ZM)段階低くできない場合には、（N1ZM)段階に最も近い 段階だけ低くなるように)選択状態を変更することを特徴とする請求項 14乃至 16の何 れか一項に記載の PLL回路の周波数可変範囲の設定方法。
[20] 前記選択器が、選択状態の変更を前回行ってから所定時間経過する前に選択状 態を変更するに際し、
現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、前回変更 した段階数を N2とすると、 N2を 2以上の整数 Mで除し、周波数可変範囲が（N2Z M)段階高くなるように (但し、 N2ZMが整数とならない場合には、小数点以下は、 切り捨て、切り上げ及び 4捨 5入の何れ力とし、且つ、（N2ZM)段階高くできない場 合には、（N2ZM)段階に最も近!、段階だけ高くなるように)選択状態を変更し、 現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、前回変更 した段階数を N2とすると、 N2を 2以上の整数 Mで除し、周波数可変範囲が（N2Z M)段階低くなるように (但し、 N2ZMとならない場合には、小数点以下は、切り捨て 、切り上げ及び 4捨 5入の何れかとし、且つ、（N2ZM)段階低くできない場合には、 (N2/M)段階に最も近!ヽ段階だけ低くなるように)選択状態を変更することを特徴と する請求項 19に記載の PLL回路の周波数可変範囲の設定方法。
[21] 前記選択器による選択状態の変更を行った場合に、前記分周器をリセットすること を特徴とする請求項 14乃至 20の何れか一項に記載の PLL回路の周波数可変範囲 の設定方法。
[22] 前記選択器による選択状態の変更を行った後の一定時間の間は、該選択状態の 変更を行わない状態に強制的に保持することを特徴とする請求項 14乃至 21の何れ か一項に記載の PLL回路の周波数可変範囲の設定方法。
[23] 請求項 14乃至 22の何れか一項に記載の PLL回路の周波数可変範囲の設定方法 をコンピュータに実行させるためのプログラム。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1865603A1 (en) * 2005-03-31 2007-12-12 Fujitsu Ltd. Clock selecting circuit and synthesizer
JP2009147916A (ja) * 2007-11-21 2009-07-02 Fujitsu Ten Ltd 映像信号処理装置
JP2016218903A (ja) * 2015-05-25 2016-12-22 富士通株式会社 位相ロックループ回路制御装置及び位相ロックループ回路の制御方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104748A (ja) * 1992-06-22 1994-04-15 Matsushita Electric Ind Co Ltd Ｐｌｌ回路
JPH09284681A (ja) * 1996-04-19 1997-10-31 Fujitsu General Ltd Ｐｌｌ回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104748A (ja) * 1992-06-22 1994-04-15 Matsushita Electric Ind Co Ltd Ｐｌｌ回路
JPH09284681A (ja) * 1996-04-19 1997-10-31 Fujitsu General Ltd Ｐｌｌ回路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1865603A1 (en) * 2005-03-31 2007-12-12 Fujitsu Ltd. Clock selecting circuit and synthesizer
EP1865603A4 (en) * 2005-03-31 2009-11-18 Fujitsu Ltd TAKTA SELECTION AND SYNTHESIZER
US7750747B2 (en) 2005-03-31 2010-07-06 Fujitsu Limited Clock selection circuit and synthesizer
JP2009147916A (ja) * 2007-11-21 2009-07-02 Fujitsu Ten Ltd 映像信号処理装置
JP2016218903A (ja) * 2015-05-25 2016-12-22 富士通株式会社 位相ロックループ回路制御装置及び位相ロックループ回路の制御方法

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