JPWO2005093956A1 - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路 Download PDF

Info

Publication number
JPWO2005093956A1
JPWO2005093956A1 JP2006511563A JP2006511563A JPWO2005093956A1 JP WO2005093956 A1 JPWO2005093956 A1 JP WO2005093956A1 JP 2006511563 A JP2006511563 A JP 2006511563A JP 2006511563 A JP2006511563 A JP 2006511563A JP WO2005093956 A1 JPWO2005093956 A1 JP WO2005093956A1
Authority
JP
Japan
Prior art keywords
frequency
variable range
oscillator
frequency variable
steps
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006511563A
Other languages
English (en)
Other versions
JP4288425B2 (ja
Inventor
正 前多
正 前多
松野　典朗
典朗 松野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of JPWO2005093956A1 publication Critical patent/JPWO2005093956A1/ja
Application granted granted Critical
Publication of JP4288425B2 publication Critical patent/JP4288425B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

周波数可変範囲を、相互に異なる複数の周波数可変範囲のうちの何れか１つに設定可能なＰＬＬ回路において、目標の周波数に応じた周波数可変範囲への設定動作を短時間で実行できるようにする。周波数可変範囲の周波数が目標周波数と一致するか又は該目標周波数を超えるまでは、比較的大きな変化幅で周波数可変範囲の段階を変更する。よって、周波数可変範囲の設定に要する時間を短縮できる。変更により目標周波数を超えた場合（目標の周波数をまたぐような周波数可変範囲の段階の変更がなされた場合）には、比較的小さな変化幅で周波数可変範囲の段階を変更し、周波数可変範囲を目標の周波数に近づける。その動作を繰り返すことにより、短時間で周波数可変範囲の周波数を目標の周波数に収束させることができる。

Description

本発明は、ＰＬＬ（Phase Locked Loop）回路に関するものである。
近年、移動通信システムの多様化に伴い、一台の移動通信端末装置で様々な方式の送受信を実行可能であること、すなわち、移動通信端末装置がマルチモード通信端末装置であることが要求されてきている。
しかし、通常は、各通信方式毎に相互に異なる周波数帯を用いるため、このようなマルチモード通信端末装置には複数の周波数帯での送受信機能、いわゆるマルチバンド無線機能が要求される。
マルチバンド無線機能を備える移動通信端末装置に使用される周波数シンセサイザは、マルチバンド化に対応した様々の周波数帯のローカル信号を生成できることが必要である。
例えば、900MHz帯を用いるＧＳＭ(Global System Mobile Communication)、1800MHz帯を用いるＤＣＳ(DigitalCellular System)、1900MHz帯を用いるＰＣＳ(Personal Communication Services)、２GHz帯を用いるＵＭＴＳ(UniversalMobile Telecommunication System)などの方式が世界の広い範囲で利用されており、これらの全ての周波数帯で使用可能な４バンド無線機の開発が望まれている。
このような４バンド無線機に対応した周波数シンセサイザを実現する場合、ＧＳＭ送信用、ＧＳＭ受信用、ＤＣＳ送信用、ＤＣＳ受信用、ＰＣＳ送信用、ＰＣＳ受信用／ＵＭＴＳ送信用及びＵＭＴＳ受信用の計７つの単位シンセサイザを備える必要がある。
ＰＣＳの受信周波数とＵＭＴＳの送信周波数は帯域がほぼ一致しているために、ＰＣＳ受信用及びＵＭＴＳ送信用には一つのシンセサイザを兼用することが可能であるが、これは特殊な場合であり、基本的には必要な複数の周波数帯域にそれぞれ対応した個数の単位シンセサイザを備えることになる。
従って、バンド数が多くなると、それに比例して単位シンセサイザの個数が増し、ハードウェアが膨大なものとなってしまう。
このような問題を解決する方法として、発振器の変調感度を高め、発振器そのものの可変範囲を拡大する方法が考えられるが、この場合、チップの外部及び内部の雑音などにより局部発振器の周波数が変動する問題がある。
また、二つの単位シンセサイザに分周器と乗算のためのミキサとからなる演算回路を組み合わせた小規模の回路構成によって、単位シンセサイザの個数よりも多い複数の周波数帯域の信号を生成する技術がある。
しかしながら、この技術では、複合する通信方式の全てに対応出来るわけでなく、結果的にシンセサイザの数が多くなってしまう欠点がある。
そこで、相互に異なる制御電圧−発振周波数特性を有する電圧制御発振器を複数個用いて、所望の発振周波数に応じて自動的に電圧制御発振器を選択する方法が提案されている(例えば、特許文献１参照)。
この方法では、複数個の電圧制御発振器がそれぞれ異なる周波数範囲を受け持つので、各々の電圧制御発振器の周波数可変範囲は狭いがトータルでは広い周波数範囲となる。更に、この方式では、各々の電圧制御発振器の周波数可変範囲が狭いため、各々の電圧制御発振器の変調感度は小さくて済み、シンセサイザを安定に動作させることが可能となる。
図１１は、特許文献1にて提案された、ＰＬＬ回路からなる４逓倍回路である。なお、４逓倍とは、周波数を４倍に変換するという意味である。
この４逓倍回路では、複数個の電圧制御発振器の何れかを自動的に選択し、クロックを発生する。
図１１に示す４逓倍回路は、周波数位相比較器１と、チャージポンプ２と、ループフィルタ３と、相互に異なる制御電圧−発振周波数特性を有する（周波数可変範囲が相互に異なる）４個の電圧制御発振器からなる電圧制御発振器群４と、分周器５と、ＮチャネルＭＯＳトランジスタＮＭ５と、抵抗Ｒと、選択回路６と、を備えて構成されている。
選択回路６の出力信号Ｓ１４が高電位（Ｈ）のとき、ＮチャネルＭＯＳトランジスタＮＭ５がオンして、抵抗ＲとこのトランジスタＮＭ５からなる直列接続回路により、ループフィルタ３からの制御信号Ｓ４の電流が引き抜かれる。これにより、制御信号Ｓ４のラインの電位が後述する閾値電圧Ｖref1とＶref2との間の範囲内の電圧に設定される。
この回路は、詳細には以下に説明するように動作する。
周波数位相比較器１は、基準信号ＣＫ１と内部信号ＣＫ２を比較した結果に基づいて、出力信号Ｓ１、Ｓ２を発生する。出力信号Ｓ１は基準信号ＣＫ１の内部信号ＣＫ２に対する位相の進み量を示す信号であり、出力信号Ｓ２は内部信号ＣＫ２の基準信号ＣＫ１に対する位相の進み量を示す信号である。
これら出力信号Ｓ１、Ｓ２はチャージポンプ２に入力される。このチャージポンプ２の出力信号Ｓ３は、ループフィルタ３に入力し、そこで高周波成分が除去された後、電圧制御発振器群４の制御信号Ｓ４として、該電圧制御発振器群４に入力される。
選択信号Ｓ１０〜Ｓ１３は、電圧制御発振器群４内の４個の電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）から１個の電圧制御発振器を選択するための信号であり、選択回路６により発生される。
電圧制御発振器群４の出力信号ＣＫ３は分周器５で４分周され、内部信号ＣＫ２となる。
このＰＬＬ回路では、基準信号ＣＫ１と内部信号ＣＫ２の周波数と位相が一致するように動作したときにロックして、電圧制御発振器群４から得られる出力信号ＣＫ３の周波数が基準信号ＣＫ１の４倍となる。
図１２に選択回路６のブロック図を示す。
選択回路６の出力信号Ｓ１０〜Ｓ１３が変化した場合、出力信号Ｓ１４が一定時間高電位（Ｈ）となり、制御信号Ｓ４の電位を閾値電圧Ｖref1とＶref2（Ｖref2＞Ｖref1）との間の範囲内の電圧に設定する。
図１２に示すように、選択回路６は、閾値電圧Ｖref1をもつ電圧比較器４１８と、閾値電圧Ｖref2をもつ電圧比較器４１９と、を備えている。
これら電圧比較器４１８，４１９には制御信号Ｓ４が入力され、電圧比較器４１８は出力信号Ｓ１５を、電圧比較器４１９は出力信号Ｓ１６を、それぞれ出力する。
電圧比較器４１８は、入力する制御信号Ｓ４の電圧が閾値電圧Ｖref1よりも低いときには出力信号Ｓ１５を低電位（Ｌ）に設定する一方で、高いときには高電位（Ｈ）に設定する。
同様に、電圧比較器４１９は、入力する制御信号Ｓ４の電圧が閾値電圧Ｖref2よりも低いときには出力信号Ｓ１６を低電位（Ｌ）に設定する一方で、高いときには高電位（Ｈ）に設定する。
更に、選択回路６は、ＮＯＲゲート４２０及びＡＮＤゲート４２１を備えている。
このうちＮＯＲゲート４２０は、該ＮＯＲゲート４２０に入力される出力信号Ｓ１５、Ｓ１６に基づき、出力信号Ｓ１７を出力する。すなわち、ＮＯＲゲート４２０は、該ＮＯＲゲート４２０に入力される出力信号Ｓ１５、Ｓ１６の双方が低電位（Ｌ）のときには、高電位（Ｈ）の出力信号Ｓ１７を出力する一方で、その他のとき低電位（Ｌ）の出力信号Ｓ１７を出力する。
また、ＡＮＤゲート４２１は、該ＡＮＤゲート４２１に入力される出力信号Ｓ１５、Ｓ１６に基づき、出力信号Ｓ１８を出力する。すなわち、ＡＮＤゲート４２１は、該ＡＮＤゲート４２１に入力される出力信号Ｓ１５、Ｓ１６の双方が高電位（Ｈ）のときには、高電位（Ｈ）の出力信号Ｓ１８を出力する一方で、その他のとき低電位（Ｌ）の出力信号Ｓ１８を出力する。
更に、選択回路６は、出力信号Ｓ１７が入力され、カウント値Ｓ１９を出力する２ビットアップカウンタ４２２と、出力信号Ｓ１８が入力され、カウント値Ｓ２０を出力する２ビットアップカウンタ４２３と、２ビットアップカウンタ４２２から出力されるカウント値Ｓ１９から２ビットアップカウンタ４２３から出力されるカウント値Ｓ２０を減算し、その減算結果である減算結果値Ｓ２１を出力する減算器４２４と、減算器４２４から出力される減算結果値Ｓ２１が入力され、出力信号Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３及びＳ１４を出力するデコーダ４２５と、を備えている。デコーダ４２５は、減算器４２４から出力される減算結果値Ｓ２１に応じて、出力信号Ｓ１０〜Ｓ１３のうちの何れか１つのみを高電位（Ｈ）に設定する。
このように動作する選択回路６により、互いに異なる周波数可変範囲を持つ４個の電圧制御発振器のなかから、基準信号ＣＫ１の周波数の４倍の周波数に応じた所望の１個が自動的に選択されることになる。
さらに、選択回路６による選択状態が変化したとき、出力信号Ｓ１４が一時的に高電位（Ｈ）になって、強制的に制御信号Ｓ４の電位が図１３に示す閾値電圧Ｖref1よりも高くＶref2によりも低い値に設定されるため、ＮＯＲゲート４２０、ＡＮＤゲート４２１の出力が一旦低電位（Ｌ）に復帰するので、互いに異なる周波数可変範囲を持つ電圧制御発振器群４のうち、誤った電圧制御発振器が選択されてしまうことを防止できる。
図１３は従来の電圧制御発振器群４の制信信号Ｓ４の電圧に対する発振周波数特性を示す特性図である。周波数ｆ1 〜ｆ8 は、ｆ1 ＜ｆ2 ＜ｆ3 ＜ｆ4 ＜ｆ5 ＜ｆ6 ＜ｆ7 ＜ｆ8 の関係にある。
まず、所望の発振周波数、つまり入力する基準信号ＣＫ１の周波数の４倍の周波数foscが、ｆ1＜fosc＜ｆ2の場合について述べる。
図１３に示した特性Ｄのみでロックする場合、すなわち、制御信号Ｓ４の電圧が閾値電圧Ｖref1と閾値電圧Ｖref2の間の範囲から外れない場合は、ＮＯＲゲート４２０、ＡＮＤゲート４２１の出力信号Ｓ１７、Ｓ１８が高電位（Ｈ）になることはなく、２ビットアップカウンタ４２２、４２３がカウント動作することはなく、選択回路６の出力信号Ｓ１０〜Ｓ１３の状態が初期状態から変化しない。
また、図１３の上記した特性Ｄから特性Ｃへ遷移し、さらに特性Ｂへ遷移して、最終的にロックされる場合には次のような動作となる。すなわち、特性Ｄにおいて制御電圧Ｓ４が閾値電圧Ｖref2を越え、ＮＯＲゲート４２０の出力信号Ｓ１７が高電位（Ｈ）となり、２ビットアップカウンタ４２２から出力されるカウント値Ｓ１９と、減算器４２４から出力される減算結果値Ｓ２１が１だけアップするので、デコーダ４２５では出力信号Ｓ１３のみが高電位（Ｈ）の状態から出力信号Ｓ１２のみが高電位（Ｈ）の状態に切り替わり、特性Ｃに遷移する。
この切り替わりのときに、出力信号Ｓ１４が一時的に高電位（Ｈ）となって、制御信号Ｓ４が閾値電圧Ｖref1と閾値電圧Ｖref2の間の範囲の電圧に一時的に復帰するので、ＮＯＲゲート４２０の出力信号Ｓ１７が高電位（Ｈ）から低電位（Ｌ）に変化する。
このようにして特性ＣによるＰＬＬ制御が行なわれても、依然として基準信号の４倍の周波数よりも内部信号の周波数が低いので、制御電圧Ｓ４が再び閾値電圧Ｖref2を越え、選択回路が上述した動作を繰り返し、特性Ｂに遷移する。
この時点で、電圧制御発振器は基準信号とほぼ同じ周波数を出力している状態であるが、分周器５の位相が短時間で変化しないために、周波数位相比較器１は依然として内部信号の周波数を高く設定するように動作し、結果的に、制御電圧Ｓ４が再び閾値電圧Ｖref2を越え、選択回路６が上述した動作を繰り返し、特性Ａに遷移する。今度は、電圧制御発振器の周波数が基準信号よりも高いために、分周器５の位相が基準信号より進んでしまうので、制御電圧Ｓ４が閾値電圧Ｖref1を下回り、選択回路６により特性Ｂに再び遷移する。
この後、２つの周波数が等しくなり、最終的に特性Ｂでロックする。
特開平９−２１４３３５号公報
上記のように互いに異なる周波数可変範囲を持つ複数個の電圧制御発振器を用いて、目標の発振周波数に応じて電圧制御発振器を選択する方法を用いると、広帯域なＰＬＬ回路を実現できるが、好適な電圧制御発振器が選択されても、分周器の位相が短時間では変化しないために、位相比較器の出力が周波数変化に十分に追随せず、結果的に最適な電圧制御発振器が選択されるまでに非常に長い時間が必要となってしまうという問題がある。
すなわち、位相は周波数の積分であるために、最適な電圧制御発振器が選択されて、基準信号と同一の周波数を有する内部信号が位相比較器に入力されたとしても、位相比較器の出力がロック状態になるためには多大な時間がかかるために、すぐにロック状態にならない。
また、制御可能な周波数範囲を拡大するために、非常に多くの電圧制御発振器を用意する場合には、所望の特性を有する電圧制御発振器を選択するまでに、上記の問題に加え、電圧制御発振器の数だけの時間がさらに追加されるという問題がある。
本発明は、上記のような問題点を解決するためになされたもので、相互に異なる複数の周波数可変範囲のうちの何れか１つの周波数可変範囲に設定可能なＰＬＬ回路において、目標の周波数と対応する周波数可変範囲への設定動作を短時間で行うことが可能なＰＬＬ回路を提供することを目的とする。
上記課題を解決するため、本発明のＰＬＬ回路は、基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力する位相比較器と、互いに異なる周波数可変範囲を持ち、前記位相差信号に基づいてそれぞれ発振周波数が制御される複数の発振器と、前記複数の発振器のうち、所望の発振周波数の信号を出力可能な何れか１つの発振器を、前記位相差信号に基づいて選択する選択器と、前記選択器により選択された発振器の出力を分周することにより前記内部信号を生成する分周器と、を備えるＰＬＬ回路において、前記選択器は、現在選択している発振器の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、発振器の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは、選択する発振器の周波数可変範囲が複数段階ずつ高くなるように（但し、周波数可変範囲を１段階しか高くできない場合には１段階だけ高くなるように）、選択する発振器の変更を繰り返し、該選択後の発振器の周波数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で発振器の周波数可変範囲が低くなるように、選択する発振器を変更し、現在選択している発振器の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、発振器の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは、選択する発振器の周波数可変範囲が複数段階ずつ低くなるように（但し、周波数可変範囲を１段階しか低くできない場合には１段階だけ低くなるように）、選択する発振器の変更を繰り返し、該選択後の発振器の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で発振器の周波数可変範囲が高くなるように、選択する発振器を変更することを特徴としている。
また、本発明のＰＬＬ回路は、基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力する位相比較器と、互いに異なる共振周波数を持つ複数の共振回路を備え、前記位相差信号に基づいて発振周波数が制御される発振器と、前記位相差信号に基づいて、前記複数の共振回路のなかから何れか１つの共振回路を選択することにより、前記発振器の周波数可変範囲を互いに異なる複数の周波数可変範囲のうちの何れか１つの周波数可変範囲に設定し、該発振器から所望の発振周波数の信号を出力可能とさせる選択器と、前記発振器の出力を分周することにより前記内部信号を生成する分周器と、を備えるＰＬＬ回路において、前記選択器は、前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは、前記発振器の周波数可変範囲が複数段階ずつ高くなるように（但し、周波数可変範囲を１段階しか高くできない場合には１段階だけ高くなるように）、選択する共振回路の変更を繰り返し、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が低くなるように、選択する共振回路を変更し、前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現在の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは、前記発振器の周波数可変範囲が複数段階ずつ低くなるように（但し、周波数可変範囲を１段階しか低くできない場合には１段階だけ低くなるように）、選択する共振回路の変更を繰り返し、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が高くなるように、選択する共振回路を変更することを特徴としている。
また、本発明のＰＬＬ回路は、基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力する位相比較器と、前記位相差信号に基づいてそれぞれ遅延時間が制御される複数の遅延回路を相互に連結して構成された発振器と、前記位相差信号に基づいて前記発振器の前記遅延回路の連結数を選択することにより、該発振器の周波数可変範囲を互いに異なる複数の周波数可変範囲のうちの何れか１つの周波数可変範囲に設定し、該発振器から所望の発振周波数の信号を出力可能とさせる選択器と、前記発振器の出力を分周することにより前記内部信号を生成する分周器と、を備えるＰＬＬ回路において、前記選択器は、前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは、前記発振器の周波数可変範囲が複数段階ずつ高くなるように（但し、周波数可変範囲を１段階しか高くできない場合には１段階だけ高くなるように）、選択する連結数の変更を繰り返し、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が低くなるように、選択する連結数を変更し、前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは、前記発振器の周波数可変範囲が複数段階ずつ低くなるように（但し、周波数可変範囲を１段階しか低くできない場合には１段階だけ低くなるように）、選択する連結数の変更を繰り返し、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が高くなるように、選択する連結数を変更することを特徴としている。
本発明のＰＬＬ回路においては、前記選択器が、選択状態の変更を前回行ってから所定時間経過した後で選択状態を変更するに際し、現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲がＮ段階（Ｎは２以上の整数）高くなるように（但し、Ｎ段階高くできない場合には、Ｎ段階に最も近い段階だけ高くなるように）選択状態を変更し、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲がＮ段階（Ｎは２以上の整数）低くなるように（但し、Ｎ段階低くできない場合には、Ｎ段階に最も近い段階だけ低くなるように）選択状態を変更することが好ましい。
この場合、前記選択器が、選択状態の変更を前回行ってから所定時間経過する前に選択状態を変更するに際し、現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲が前回と同じ段階数だけ高くなるように（但し、前回と同じ段階数高くできない場合には、前回と同じ段階数と最も近い段階だけ高くなるように）選択状態を変更し、前回の変更によって目標の周波数を上回った場合には、周波数可変範囲が前回の半分の段階数（但し、前回変更した段階数の半分が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとする）だけ低くなるように選択状態を変更し、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲が前回と同じ段階数だけ低くなるように（但し、前回と同じ段階数低くできない場合には、前回と同じ段階数と最も近い段階だけ低くなるように）選択状態を変更し、前回の変更によって目標の周波数を下回った場合には、周波数可変範囲が前回の半分の段階数（但し、前回変更した段階数の半分が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとする）だけ高くなるように選択状態を変更することが好ましい。
本発明のＰＬＬ回路においては、前記選択器が、選択状態の変更を前回行ってから所定時間経過した後で選択状態を変更するに際し、現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、現在の周波数可変範囲よりも段階が高い周波数可変範囲の段階数をＮ１とすると、Ｎ１を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ１／Ｍ）段階高くなるように（但し、（Ｎ１／Ｍ）とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ１／Ｍ）段階高くできない場合には、（Ｎ１／Ｍ）段階に最も近い段階だけ高くなるように）選択状態を変更し、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現在の周波数可変範囲よりも段階が低い周波数可変範囲の段階数をＮ１とすると、Ｎ１を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ１／Ｍ）段階低くなるように（但し、（Ｎ１／Ｍ）とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ１／Ｍ）段階低くできない場合には、（Ｎ１／Ｍ）段階に最も近い段階だけ低くなるように）選択状態を変更することも好ましい。
この場合、前記選択器が、選択状態の変更を前回行ってから所定時間経過する前に選択状態を変更するに際し、現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、前回変更した段階数をＮ２とすると、Ｎ２を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ２／Ｍ）段階高くなるように（但し、Ｎ２／Ｍとならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ２／Ｍ）段階高くできない場合には、（Ｎ２／Ｍ）段階に最も近い段階だけ高くなるように）選択状態を変更し、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、前回変更した段階数をＮ２とすると、Ｎ２を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ２／Ｍ）段階低くなるように（但し、Ｎ２／Ｍとならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ２／Ｍ）段階低くできない場合には、（Ｎ２／Ｍ）段階に最も近い段階だけ低くなるように）選択状態を変更することが好ましい。
本発明のＰＬＬ回路においては、前記選択器による選択状態の変更を行った場合に、前記分周器がリセットされることが好ましい。
本発明のＰＬＬ回路においては、前記選択器による選択状態の変更を行った後の一定時間の間は、該選択状態の変更を行わない状態に強制的に保持されることが好ましい。
また、本発明の無線装置は、本発明のＰＬＬ回路を備えることを特徴としている。
また、本発明の無線通信端末装置は、本発明の無線装置を備えることを特徴としている。
本発明の無線通信端末装置は、携帯電話機或いはその他の移動通信端末装置であることを好ましい例としている。
また、本発明のＰＬＬ回路の周波数可変範囲の設定方法は、基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力する位相比較器と、互いに異なる周波数可変範囲を持ち、前記位相差信号に基づいてそれぞれ発振周波数が制御される複数の発振器と、前記複数の発振器のうち、所望の発振周波数の信号を出力可能な何れか１つの発振器を、前記位相差信号に基づいて選択する選択器と、前記選択器により選択された発振器の出力を分周することにより前記内部信号を生成する分周器と、を備えるＰＬＬ回路の前記選択器による前記発振器の選択状態を変化させることにより、周波数可変範囲を設定する方法において、現在選択している発振器の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、発振器の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは、選択する発振器の周波数可変範囲が複数段階ずつ高くなるように（但し、周波数可変範囲を１段階しか高くできない場合には１段階だけ高くなるように）、選択する発振器の変更を繰り返す過程を行い、該選択後の発振器の周波数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で発振器の周波数可変範囲が低くなるように、選択する発振器を変更する過程を行い、現在選択している発振器の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、発振器の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは、選択する発振器の周波数可変範囲が複数段階ずつ低くなるように（但し、周波数可変範囲を１段階しか低くできない場合には１段階だけ低くなるように）、選択する発振器の変更を繰り返す過程を行い、該選択後の発振器の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で発振器の周波数可変範囲が高くなるように、選択する発振器を変更する過程を行うことを特徴としている。
また、本発明のＰＬＬ回路の周波数可変範囲の設定方法は、基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力する位相比較器と、互いに異なる共振周波数を持つ複数の共振回路を備え、前記位相差信号に基づいて発振周波数が制御される発振器と、前記位相差信号に基づいて、前記複数の共振回路のなかから何れか１つの共振回路を選択することにより、前記発振器の周波数可変範囲を互いに異なる複数の周波数可変範囲のうちの何れか１つの周波数可変範囲に設定し、該発振器から所望の発振周波数の信号を出力可能とさせる選択器と、前記発振器の出力を分周することにより前記内部信号を生成する分周器と、を備えるＰＬＬ回路の前記選択器による前記共振回路の選択状態を変化させることにより、周波数可変範囲を設定する方法において、前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは、前記発振器の周波数可変範囲が複数段階ずつ高くなるように（但し、周波数可変範囲を１段階しか高くできない場合には１段階だけ高くなるように）、選択する共振回路の変更を繰り返す過程を行い、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が低くなるように、選択する共振回路を変更する過程を行い、前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現在の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは、前記発振器の周波数可変範囲が複数段階ずつ低くなるように（但し、周波数可変範囲を１段階しか低くできない場合には１段階だけ低くなるように）、選択する共振回路の変更を繰り返す過程を行い、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が高くなるように、選択する共振回路を変更する過程を行うことを特徴としている。
また、本発明のＰＬＬ回路の周波数可変範囲の設定方法は、基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力する位相比較器と、前記位相差信号に基づいてそれぞれ遅延時間が制御される複数の遅延回路を相互に連結して構成された発振器と、前記位相差信号に基づいて前記発振器の前記遅延回路の連結数を選択することにより、該発振器の周波数可変範囲を互いに異なる複数の周波数可変範囲のうちの何れか１つの周波数可変範囲に設定し、該発振器から所望の発振周波数の信号を出力可能とさせる選択器と、前記発振器の出力を分周することにより前記内部信号を生成する分周器と、を備えるＰＬＬ回路の前記選択器による前記遅延回路の連結数の選択状態を変化させることにより、周波数可変範囲を設定する方法において、前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは、前記発振器の周波数可変範囲が複数段階ずつ高くなるように（但し、周波数可変範囲を１段階しか高くできない場合には１段階だけ高くなるように）、選択する連結数の変更を繰り返す過程を行い、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が低くなるように、選択する連結数を変更する過程を行い、前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは、前記発振器の周波数可変範囲が複数段階ずつ低くなるように（但し、周波数可変範囲を１段階しか低くできない場合には１段階だけ低くなるように）、選択する連結数の変更を繰り返す過程を行い、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が高くなるように、選択する連結数を変更する過程を行うことを特徴としている。
本発明のＰＬＬ回路の周波数可変範囲の設定方法においては、前記選択器が、選択状態の変更を前回行ってから所定時間経過した後で選択状態を変更するに際し、現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲がＮ段階（Ｎは２以上の整数）高くなるように（但し、Ｎ段階高くできない場合には、Ｎ段階に最も近い段階だけ高くなるように）選択状態を変更し、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲がＮ段階（Ｎは２以上の整数）低くなるように（但し、Ｎ段階低くできない場合には、Ｎ段階に最も近い段階だけ低くなるように）選択状態を変更することが好ましい。
この場合、前記選択器が、選択状態の変更を前回行ってから所定時間経過する前に選択状態を変更するに際し、現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲が前回と同じ段階数だけ高くなるように（但し、前回と同じ段階数高くできない場合には、前回と同じ段階数と最も近い段階だけ高くなるように）選択状態を変更し、前回の変更によって目標の周波数を上回った場合には、周波数可変範囲が前回の半分の段階数（但し、前回変更した段階数の半分が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとする）だけ低くなるように選択状態を変更し、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲が前回と同じ段階数だけ低くなるように（但し、前回と同じ段階数低くできない場合には、前回と同じ段階数と最も近い段階だけ低くなるように）選択状態を変更し、前回の変更によって目標の周波数を下回った場合には、周波数可変範囲が前回の半分の段階数（但し、前回変更した段階数の半分が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとする）だけ高くなるように選択状態を変更することが好ましい。
或いは、本発明のＰＬＬ回路の周波数可変範囲の設定方法においては、前記選択器が、選択状態の変更を前回行ってから所定時間経過した後で選択状態を変更するに際し、現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、現在の周波数可変範囲よりも段階が高い周波数可変範囲の段階数をＮ１とすると、Ｎ１を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ１／Ｍ）段階高くなるように（但し、（Ｎ１／Ｍ）が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ１／Ｍ）段階高くできない場合には、（Ｎ１／Ｍ）段階に最も近い段階だけ高くなるように）選択状態を変更し、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現在の周波数可変範囲よりも段階が低い周波数可変範囲の段階数をＮ１とすると、Ｎ１を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ１／Ｍ）段階低くなるように（但し、（Ｎ１／Ｍ）が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ１／Ｍ）段階低くできない場合には、（Ｎ１／Ｍ）段階に最も近い段階だけ低くなるように）選択状態を変更することも好ましい。
この場合、前記選択器が、選択状態の変更を前回行ってから所定時間経過する前に選択状態を変更するに際し、現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、前回変更した段階数をＮ２とすると、Ｎ２を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ２／Ｍ）段階高くなるように（但し、Ｎ２／Ｍが整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ２／Ｍ）段階高くできない場合には、（Ｎ２／Ｍ）段階に最も近い段階だけ高くなるように）選択状態を変更し、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、前回変更した段階数をＮ２とすると、Ｎ２を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ２／Ｍ）段階低くなるように（但し、Ｎ２／Ｍとならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ２／Ｍ）段階低くできない場合には、（Ｎ２／Ｍ）段階に最も近い段階だけ低くなるように）選択状態を変更することが好ましい。
本発明のＰＬＬ回路の周波数可変範囲の設定方法においては、前記選択器による選択状態の変更を行った場合に、前記分周器をリセットすることが好ましい。
本発明のＰＬＬ回路の周波数可変範囲の設定方法においては、前記選択器による選択状態の変更を行った後の一定時間の間は、該選択状態の変更を行わない状態に強制的に保持することが好ましい。
本発明のプログラムは、本発明のＰＬＬ回路の周波数可変範囲の設定方法をコンピュータに実行させるためのプログラムであることを特徴としている。
本発明によれば、相互に異なる複数の周波数可変範囲のうちの何れか１つの周波数可変範囲に設定可能なＰＬＬ回路において、周波数可変範囲の設定動作を行うに際し、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を超えるまでは、比較的大きな変化幅で周波数可変範囲の段階を変更するので、周波数可変範囲の設定に要する時間を短縮できる。また、周波数可変範囲の周波数が目標の周波数を超えた場合（目標の周波数をまたぐような周波数可変範囲の段階の変更がなされた場合）には、比較的小さな変化幅で周波数可変範囲の段階を変更することによって周波数可変範囲を目標の周波数に近づけるので、それらの動作を繰り返すことにより、短時間で周波数可変範囲の周波数を目標の周波数に収束させることができる。
以下、図面を参照して、本発明に係る実施形態について説明する。
〔第１の実施形態〕
図１は、本発明の第１の実施形態に係るＰＬＬ回路を利用した４逓倍回路のブロック図である。
図１において、前述した図１１におけるものと同様の構成要素には同一の符号を付して、重複する説明は省略する。
図１に示すように、本発明の第１の実施形態に係るＰＬＬ回路を利用した４逓倍回路は、基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力する位相比較器１と、チャージポンプ２と、ループフィルタ３と、互いに異なる周波数可変範囲を持ち、位相差信号に基づいてそれぞれ発振周波数が制御される複数の電圧制御発振器（複数の発振器：例えば、ＶＣＯ１〜ＶＣＯ１５の１５個の電圧制御発振器）からなる電圧制御発振器群４と、複数の電圧制御発振器のうち、所望の発振周波数の信号を出力可能な何れか１つの電圧制御発振器（ＶＣＯ１〜ＶＣＯ１５の何れか１つ）を位相差信号に基づいて選択する選択回路（選択器）６と、選択回路６により選択された電圧制御発振器（ＶＣＯ１〜ＶＣＯ１５の何れか１つ）の出力を分周することにより内部信号を生成する分周器５と、２入力ＡＮＤ回路７と、２入力ＯＲ回路８と、を備えている。
そして、選択回路６による電圧制御発振器の選択状態を変化させるに際しては、現在選択している電圧制御発振器の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、電圧制御発振器の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは、選択する電圧制御発振器の周波数可変範囲が複数段階ずつ高くなるように、選択する電圧制御発振器の変更を繰り返す。但し、周波数可変範囲を１段階しか高くできない場合には、１段階だけ高くなるように、選択する電圧制御発振器を変更する。また、選択後の電圧制御発振器の周波数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で電圧制御発振器の周波数可変範囲が低くなるように、選択する電圧制御発振器を変更する。
他方、現在選択している電圧制御発振器の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、電圧制御発振器の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは、選択する電圧制御発振器の周波数可変範囲が複数段階ずつ低くなるように、選択する電圧制御発振器の変更を繰り返す。但し、周波数可変範囲を１段階しか低くできない場合には、１段階だけ低くなるように、選択する電圧制御発振器を変更する。また、選択後の電圧制御発振器の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で電圧制御発振器の周波数可変範囲が高くなるように、選択する電圧制御発振器を変更する。
よって、それらの動作を繰り返すことにより、短時間で周波数可変範囲の周波数を目標の周波数に収束させることができる。
より具体的には、選択回路６が、選択状態の変更を前回行ってから所定時間経過した後で選択状態を変更するに際しては、現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲がＮ段階（Ｎは２以上の整数：例えば、後述するように４段階（ステップ））高くなるように（但し、Ｎ段階高くできない場合には、Ｎ段階に最も近い段階だけ高くなるように）選択状態を変更し、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲がＮ段階（Ｎは２以上の整数）低くなるように（但し、Ｎ段階低くできない場合には、Ｎ段階に最も近い段階だけ低くなるように）選択状態を変更する。
また、選択回路６が、選択状態の変更を前回行ってから所定時間経過する前に選択状態を変更するに際しては、現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲が前回と同じ段階数だけ高くなるように（但し、前回と同じ段階数高くできない場合には、前回と同じ段階数と最も近い段階だけ高くなるように）選択状態を変更し、前回の変更によって目標の周波数を上回った場合には、周波数可変範囲が前回の半分の段階数（但し、前回変更した段階数の半分が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとする）だけ低くなるように選択状態を変更し、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲が前回と同じ段階数だけ低くなるように（但し、前回と同じ段階数低くできない場合には、前回と同じ段階数と最も近い段階だけ低くなるように）選択状態を変更し、前回の変更によって目標の周波数を下回った場合には、周波数可変範囲が前回の半分の段階数（但し、前回変更した段階数の半分が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとする）だけ高くなるように選択状態を変更する。
本実施形態に係るＰＬＬ回路を利用した４逓倍回路においては、選択回路６の２入力ＯＲ回路８から出力される出力信号Ｓ１４は、ループフィルタ３に入力される。
そして、選択回路6による選択の変更が行われた後の一定時間の間は、ループフィルタ３から出力される制御信号Ｓ４が閾値電圧Ｖｒｅｆ１とＶｒｅｆ２との間の値をとるように制御される。これにより、選択回路６よる選択状態の変更を行った後の一定時間の間は、該選択状態の変更を行わない状態に強制的に保持される。
また、出力信号Ｓ１４は基準信号ｆＲＥＦと共に２入力ＡＮＤ回路７に入力される。
更に、２入力ＡＮＤ回路７の出力は分周器５のリセット端子Ｒに入力される。
このように２入力ＡＮＤ回路７から分周器５に入力される信号によって、出力信号ｆＯＵＴに基づく分周器５からの出力である内部信号ｆＩＮの位相と基準信号ｆＲＥＦの位相とが互いに同期される。
選択回路６は、閾値電圧Ｖref1をもつ電圧比較器４１８と、閾値電圧Ｖref2（＞Ｖref1）をもつ電圧比較器４１９と、を備えている。
これら電圧比較器４１８，４１９には制御信号Ｓ４が入力され、電圧比較器４１８は出力信号Ｓ１５を、電圧比較器４１９は出力信号Ｓ１６を、それぞれ出力する。
電圧比較器４１８は、入力する制御信号Ｓ４の電圧が閾値電圧Ｖref1よりも低いときには、出力信号Ｓ１５を一定時間の間だけ低電位（Ｌ）に設定する一方で、高いときには、出力信号Ｓ１５を一定時間の間だけ高電位（Ｈ）に設定する。
また、電圧比較器４１９は、入力する制御信号Ｓ４の電圧が閾値電圧Ｖref2よりも高いときには、出力信号Ｓ１６を一定時間の間だけ高電位（Ｈ）に設定する一方で、低いときには、出力信号Ｓ１６を一定時間の間だけ低電位（Ｌ）に設定する。
電圧比較器４１８、４１９の出力信号Ｓ１５及びＳ１６は、カウンタセット信号発生回路４４２と、レベル検知信号履歴カウンタ４４１に入力される。
カウンタセット信号発生回路４４２は、電圧比較器４１８、４１９からのアップ又はダウン信号に応じて、アップダウンカウンタ４２６をカウントアップ又はカウントダウンさせる。
より具体的には、カウンタセット信号発生回路４４２は、レベル検知信号履歴カウンタ４４１の指示に従い、所定ステップずつ（例えば、４ステップずつ、２ステップずつ又は１ステップずつ）カウントアップ又はカウントダウンさせるために、アップダウンカウンタ４２６の３番目（最下位ビットを１番目として）のビットのみ、または２番目のビット、または最下位ビットのみを“１”動かす働きをする。
そして、アップダウンカウンタ４２６の出力に応じて選択スイッチ４３６が切り替わり、各々の出力に応じた電圧制御発振器（ＶＣＯ１〜ＶＣＯ１５の何れか１つ）が選択される。
図２は、本実施形態において用いられるレベル検知信号履歴カウンタ４４１の動作を示すフローチャートである。
先ず、レベル検知信号履歴カウンタ４４１に入力される出力信号Ｓ１５、Ｓ１６のうちの何れかが「Ｈ」となると（ステップＳ１０１）、その旨を検知する。
続いて、出力信号Ｓ１５、Ｓ１６の「Ｈ」レベルが前回入力された後、所定の時間（例えば、６０マイクロ秒）が経過しているか否かを判定する（ステップＳ１０２）。すなわち、選択回路６による電圧制御発振器（ＶＣＯ１〜ＶＣＯ１５の何れか１つ）の選択状態の変更が前回行われてから所定時間が経過しているか否かを判定する。
所定の時間が経過していない場合には（ステップＳ１０２のＹ）、ステップＳ１０３に移行し、現在「Ｈ」を出力している電圧比較器が前回「Ｈ」を出力した電圧比較器と同じであるか否かを判定する。
同じである場合には（ステップＳ１０３のＹ）、ステップＳ１０５に移行し、前回と同じステップ数を信号発生回路４４２に指示する。
ステップＳ１０３において、前回と異なる電圧比較器から「Ｈ」レベルが出力されていと判定した場合には（ステップＳ１０３のＮ）、ステップＳ１０４に移り、前回のステップ数の１／２のステップ数を信号発生回路４４２に指示する。
ステップＳ１０２において、前回「Ｈ」レベルが入力された後、所定の時間が経過していると判定した場合には（ステップＳ１０２のＮ）、ステップＳ１０６に移り、ステップ数「４」を信号発生回路４４２に指示する。
レベル検知信号履歴カウンタ４４１よりステップ数の指示を受け取ったカウンタセット信号発生回路４４２は、受け取った指示と、出力信号Ｓ１５、１６のうちのいずれが「Ｈ」レベルとなったのかに応じて、アップダウンカウンタ４２６のカウント値を変更する。
アップダウンカウンタ４２６はその新たなカウント値に従って選択スイッチ４３６を操作し、電圧制御発振器（ＶＣＯ１〜ＶＣＯ１５の何れか１つ）を選択する。
そして、選択された電圧制御発振器についてＰＬＬ制御が行われる。
なお、ステップＳ１０６において、４ステップ（Ｎ段階）目のカウント値に相当する電圧制御発振器が存在していない場合には、カウンタ４２６は、３ステップ、２ステップ又は１ステップの電圧制御発振器の内から選択可能な最大のステップ数の電圧制御発振器を選択するものとする。
つまり、周波数可変範囲をＮ段階高くできない場合には、Ｎ段階に最も近い段階だけ周波数可変範囲が高くなるように電圧制御発振器を選択する。
選択回路６による選択状態が変化したとき、出力信号Ｓ１４が一時的に高電位（Ｈ）になって、強制的にループフィルタから出力される制御信号Ｓ４の電位が図３に示す閾値電圧Ｖref1より高くＶref2により低い値に設定されるため、電圧比較器４１８、４１９の出力が一旦低電位（Ｌ）に復帰する。
さらに出力信号Ｓ１４と基準信号ｆＲＥＦが入力される２入力ＡＮＤ回路７により、分周器５が電圧制御発振器の選択状態の変化時点の一定期間リセットされることにより、基準信号と分周器５の出力位相が同期される。
これにより、電圧制御発振器の選択状態の変化に起因する周波数の大きな変化を位相比較器１が短時間で検出することが可能になり、相互に異なる周波数可変範囲を持つ電圧制御発振器（ＶＣＯ１〜ＶＣＯ１５の何れか１つ）のうち、誤った電圧制御発振器が選択されてしまうことを防止できる。
以上のように、相互に異なる周波数可変範囲を持つ多数個の電圧制御発振器を備える半導体集積回路において、従来では電圧制御発振器の切り替えを２つのアップカウンタの減算処理により１ステップごとに制御していたが、本実施形態では、選択後の電圧制御発振器（ＶＣＯ１〜ＶＣＯ１５の何れか１つ）の周波数可変範囲が所望の（目標の）周波数を超えるまでは、周波数可変範囲を複数ステップ（例えば、４ステップ）ずつ変化させるので、所望の周波数の電圧制御発振器を選択できるまでに要する時間を大幅に短縮することができる。
図３は、本実施形態の電圧制御発振器群４の制御信号Ｓ４の電圧に対する発振周波数特性を示す特性図である。Ａ〜Ｈは各々、電圧制御発振器群４の制御電圧−発振周波数特性の一部であり、周波数ｆ1 〜ｆ15 は、ｆ1 ＜ｆ2 ＜ｆ3 ＜・・・ ＜ｆ12 ＜ｆ13 ＜ｆ14 ＜ｆ15 の関係にある。
まず、所望の発振周波数、つまり入力する基準信号ｆＲＥＦの周波数の４倍の周波数foscが、Ａの制御電圧−発振周波数特性の範囲（周波数可変範囲）内にある場合について述べる。
図３に示した特性Ａのみでロックする場合、すなわち、制御信号Ｓ４の電圧が閾値電圧Ｖref1と閾値電圧Ｖref2の間の範囲から外れない場合は、電圧比較器４１８、４１９の出力信号Ｓ１５、Ｓ１６が高電位（Ｈ）になることはなく、アップダウンカウンタ４２６がカウント動作することはなく、選択回路６による選択状態は初期状態から変化しない。
また、分周器５の分周比が変更されて、図３の上記した特性Ａのａ点から発して、特性Ｄへ遷移して、最終的に特性Ｅのｂ点でロックされる場合には、次のような動作となる。
すなわち、特性Ａにおいて制御電圧Ｓ４が閾値電圧Ｖref2を越え、電圧比較器４１９の出力信号Ｓ１６が一定時間低電位（Ｈ）になり、レベル検知信号履歴カウンタ４４１は、ステップＳ１０１にて「Ｈ」レベル入力を検出すると、ステップＳ１０２に移り、前回の「Ｈ」レベル入力から所定の時間が経過したか否かが判定される。
目標の周波数（fosc）に変更となって初めて「Ｈ」レベルが入力された場合（今回はこのケースに相当する）は、前回の「Ｈ」レベル入力から所定時間経過しているので、ステップＳ１０６に移り、ステップ数「４」をカウンタセット信号発生回路４４２に指示する。
この指示を受けたカウンタセット信号発生回路４４２は、アップダウンカウンタ４２６の最下位より３ビット目を“１”インクリメントする信号を発生する。
従って、アップダウンカウンタ４２６は４ステップのアップカウント動作を行う。
このアップダウンカウンタ４２６の出力に応じて電圧制御発振器の選択状態が特性Ａから特性Ｂへ遷移すると同時に、出力信号Ｓ１４が一時的に高電位（Ｈ）となって、制御信号Ｓ４が閾値電圧Ｖref1と閾値電圧Ｖref2の間の範囲の電圧に一時的に復帰するので、Ｓ１６の出力は電圧制御発振器の切り替え後に低電位（Ｌ）に復帰する。
さらに、出力信号Ｓ１４と基準信号ｆＲＥＦが入力される２入力ＡＮＤ回路７により、分周器５が電圧制御発振器の選択状態の変化時点の一定期間リセットされるので、基準信号と分周器５の出力位相が同期され、電圧制御発振器の選択状態の変化に起因する周波数の大きな変化を位相比較器１が短時間で検出帰還して、本来選択されるべきでない電圧制御発振器を選択してしまう誤動作を防止することができる。
このようにして特性ＢによるＰＬＬ制御が行なわれても、依然として基準信号ｆＲＥＦの周波数に対して内部信号ｆＩＮの周波数が低いので、制御信号Ｓ４の電圧が再び閾値電圧Ｖref2を越え、電圧比較器４１９の出力信号Ｓ１６が一定時間低電位（Ｈ）になる。
そこで、レベル検知信号履歴カウンタ４４１は、ステップＳ１０１にて「Ｈ」レベル入力を検出すると、ステップＳ１０２に移り、前回の「Ｈ」レベル入力から所定の時間が経過したか否かを判定し、今回は所定時間経過前であるので、ステップＳ１０３に移り「Ｈ」レベルが前回と同じ電圧比較器から出力されているか否かを判定する。
このケースでは同じ電圧比較器から出力されているので、ステップＳ１０５に移り、前回と同じステップ数の「４」を信号発生回路４４２に指示する。
従って、アップダウンカウンタ４２６は、４ステップアップカウントし、電圧制御発振器の選択状態は特性Ｂから特性Ｃに遷移する。そして、特性ＢによるＰＬＬ制御が行なわれても、依然として基準信号ｆＲＥＦの周波数に対して内部信号ｆＩＮの周波数が低いので、制御信号Ｓ４の電圧が再び閾値電圧Ｖref2を越え、そのため、上記と同様の動作により、電圧制御発振器の選択が特性Ｃから特性Ｄに遷移する。
特性Ｄの周波数範囲は目標の周波数（fosc）を越えているので、特性ＤのPLL制御により、今度は閾値電圧Ｖref１を越え、電圧比較器４１８の出力信号Ｓ１５が一定時間高電位（Ｈ）になる。
そこで、レベル検知信号履歴カウンタ４４１は、ステップＳ１０１にて「Ｈ」レベル入力を検出すると、ステップＳ１０２に移り、前回の「Ｈ」レベル入力から所定の時間が経過したか否かを判定し、今回は所定時間経過前であるので、ステップＳ１０３に移り「Ｈ」レベルが前回と同じ電圧比較器から出力されているか否かを判定する。
今回は前回とは異なる電圧比較器から「Ｈ」レベルが出力されているので（ステップＳ１０３のＮ）、ステップＳ１０４に移り、前回の半分のステップ数の２を信号発生回路４４２に指示する。
この指示を受けたカウンタセット信号発生回路４４２は、信号Ｓ１５が「Ｈ」レベルとなったことによりアップダウンカウンタ４２６に２ステップダウンカウントさせる信号を発生する。カウンタ４２６が２ステップのダウンカウント動作したことにより、特性Ｄから特性Ｅに遷移し最終的にｂ点にロックする。
逆に、例えば、現在特性Ｅのｂ点でロックしている状態で所望の発振周波数foscを特性Ａの周波数範囲内のａ点にするべく分周器５の分周比が切り替えられると、図３にて点線で示すように、特性Ｅ→特性Ｆ→特性Ｇ→特性Ｈと遷移し、最終的に特性Ａのａ点にロックする。
以上のような第１の実施形態によれば、相互に異なる周波数可変範囲を持つ有する多数個の電圧制御発振器を用いて広帯域のＰＬＬ回路において、電圧制御発振器を選択することによる周波数可変範囲の設定動作を行うに際し、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を超えるまでは、比較的大きな変化幅（例えば、４ステップずつ）で周波数可変範囲の段階を変更するので、周波数可変範囲の設定に要する時間を短縮できる。
また、周波数可変範囲の周波数が目標の周波数を超えた場合（目標の周波数をまたぐような周波数可変範囲の段階の変更がなされた場合）には、比較的小さな変化幅（例えば、前回の変化幅の半分のステップ）で周波数可変範囲の段階を変更することにより、周波数可変範囲を目標の周波数に近づけるので、その動作を繰り返すことにより、短時間で周波数可変範囲の周波数を目標の周波数に収束させることができる。
より具体的には、選択状態の変更を前回行ってから所定時間経過した後で選択状態を変更する場合には、周波数可変範囲をＮ段階（Ｎは２以上の整数）変更（但し、Ｎ段階高くできない場合には、Ｎ段階に最も近い段階だけ高くなるように選択状態を変更）し、選択状態の変更を前回行ってから所定時間経過する前に選択状態を変更する場合には、目標の周波数をまたぐような周波数可変範囲の段階の変更がなされるまでは、前回と同じ段階数だけ周波数可変範囲を変更し、目標の周波数をまたぐような周波数可変範囲の段階の変更がなされた場合には、前回の半分の段階数（但し、前回変更した段階数の半分が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとすれば良い）だけ周波数可変範囲を変更するので、その動作を繰り返すことにより、短時間で周波数可変範囲の周波数を目標の周波数に収束させることができる。
〔第２の実施形態〕
図４は本発明の第２の実施形態に係るＰＬＬ回路を利用した４逓倍回路のブロック図である。前述した図１におけるものと同一のものには同一の符号を付して、詳しい説明は省略する。
第２の実施形態では、選択回路６が、選択状態の変更を前回行ってから所定時間経過した後で選択状態を変更するに際しては、現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、現在の周波数可変範囲よりも段階が高い周波数可変範囲の段階数をＮ１とすると、Ｎ１を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ１／Ｍ）段階高くなるように、選択回路６による選択状態を変更する。但し、（Ｎ１／Ｍ）の小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ１／Ｍ）段階或いは（Ｎ１／Ｍ）の小数点以下を切り捨て、切り上げ及び４捨５入の何れかとした値の段階だけ高くできない場合には、その段階に最も近い段階だけ高くなるように選択回路６による選択状態を変更する。
また、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現在の周波数可変範囲よりも段階が低い周波数可変範囲の段階数をＮ１とすると、Ｎ１を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ１／Ｍ）段階低くなるように選択回路６による選択状態を変更する。但し、（Ｎ１／Ｍ）の小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ１／Ｍ）段階或いは（Ｎ１／Ｍ）の小数点以下を切り捨て、切り上げ及び４捨５入の何れかとした値の段階だけ低くできない場合には、その段階に最も近い段階だけ低くなるように選択回路６による選択状態を変更する。
更に、第２の実施形態では、選択回路６が、選択状態の変更を前回行ってから所定時間経過する前に選択状態を変更するに際しては、現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、前回変更した段階数をＮ２とすると、Ｎ２を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ２／Ｍ）段階高くなるように選択状態を変更する。但し、Ｎ２／Ｍが整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ２／Ｍ）段階或いは（Ｎ２／Ｍ）の小数点以下を切り捨て、切り上げ及び４捨５入の何れかとした値の段階だけ高くできない場合には、その段階に最も近い段階だけ高くなるように選択状態を変更する。
また、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、前回変更した段階数をＮ２とすると、Ｎ２を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ２／Ｍ）段階低くなるように選択状態を変更する。但し、Ｎ２／Ｍが整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ２／Ｍ）段階或いは（Ｎ２／Ｍ）の小数点以下を切り捨て、切り上げ及び４捨５入の何れかとした値の段階だけ低くできない場合には、（Ｎ２／Ｍ）段階に最も近い段階だけ低くなるように選択状態を変更する。
そのような動作を可能とするために、本実施形態に係るＰＬＬ回路は、第1の実施形態において用いられていたレベル検知信号履歴カウンタ４４１に代えて、カウンタ履歴保持回路４４３を備えている。
このカウンタ履歴保持回路４４３は、アップダウンカウンタ４２６のカウンタ履歴を記憶し、その履歴情報に基づいてカウンタセット信号発生回路４４２を制御する。
図５は、本実施形態において用いられるカウンタ履歴保持回路４４３の動作を示すフローチャートである。
カウンタ履歴保持回路４４３は、アップダウンカウンタ４２６が現在選択している電圧制御発振器と前回選択した電圧制御発振器とを記憶している。
カウンタ履歴保持回路４４３に入力される出力信号Ｓ１５、Ｓ１６のうちの何れかが「Ｈ」となると（ステップＳ２０１）、その旨を検知する。
続いて、出力信号Ｓ１５、Ｓ１６の「Ｈ」レベルが前回入力された後、所定の時間が経過しているか否かを判定する（ステップＳ２０２）。
所定の時間が経過していない場合には（ステップＳ２０２のＹ）、電圧制御発振器の前回の変更により周波数可変範囲が何段階変化したかを示す数Ｎ２を２以上の整数Ｍで除し（ステップＳ２０３）、その商（小数点以下は切り上げ、切り捨て又は４捨５入）をカウンタセット信号発生回路４４２に出力し（ステップＳ２０４）、処理を終了する。
所定の時間が経過している場合には（ステップＳ２０２のＮ）、ステップＳ２０５に移行し、出力信号Ｓ１５、１６のうち「Ｈ」レベルとなったのは出力信号Ｓ１５であるか否かを判定する。
出力信号Ｓ１５が「Ｈ」レベルとなった場合には（ステップＳ２０５のＹ）、現在選択している電圧制御発振器よりも発振周波数の低い電圧制御発振器の個数（Ｎ１）を２以上の整数Ｍで除し（ステップＳ２０６）、その商（小数点以下は切り上げ、切り捨て又は４捨５入）をカウンタセット信号発生回路４４２に出力し（ステップＳ２０７）、処理を終了する。
出力信号Ｓ１５、１６のうち「Ｈ」レベルとなったのは出力信号Ｓ１６であると判定した場合には（ステップＳ２０５のＮ）、現在選択している電圧制御発振器よりも発振周波数の高い電圧制御発振器の個数（Ｎ１）を２以上の整数Ｍで除し（ステップＳ２０８）、その商（小数点以下は切り上げ、切り捨て又は４捨５入）をカウンタセット信号発生回路４４２に出力し（ステップＳ２０９）、処理を終了する。
カウンタ履歴保持回路４４３よりその演算結果を受け取ったカウンタセット信号発生回路４４２は、受け取った演算結果と、出力信号Ｓ１５、１６のうちのいずれが「Ｈ」レベルとなったのかに応じて、アップダウンカウンタ４２６のカウント値を変更する。
アップダウンカウンタ４２６は、その新たなカウント値に従って選択スイッチ４３６を操作し、電圧制御発振器を選択する。そして、選択された電圧制御発振器についてＰＬＬ制御が行われる。
図６は本実施形態の電圧制御発振器群４の制信信号Ｓ４の電圧に対する発振周波数特性を示す特性図である。Ａ〜Ｄは、電圧制御発振器群の制御電圧−発振周波数特性の一部であり、周波数ｆ1 〜ｆ15 は、ｆ1 ＜ｆ2 ＜ｆ3 ＜・・・ ＜ｆ12 ＜ｆ13 ＜ｆ14 ＜ｆ15 の関係にある。
まず、所望の発振周波数、つまり入力する基準信号ｆＲＥＦの周波数の４倍の周波数foscが、特性Ａの周波数範囲内にある場合について述べる。図４に示した特性Ａのみでロックする場合、すなわち、制御信号Ｓ４の電圧が閾値電圧Ｖref1と閾値電圧Ｖref2の間の範囲から外れない場合は、電圧比較器４１８、４１９の出力信号Ｓ１５、Ｓ１６が高電位（Ｈ）になることはなく、カウンタ４２６がカウント動作することはなく、選択回路６の状態は初期状態から変化しない。
次に、分周器５の分周比が変更され、目標の周波数（fosc＝ｆＲＥＦ×分周比）が変わり、図６の上記した特性Ａのａ点でのロック状態から特性Ｂ、Ｃへ遷移し、さらに特性Ｄへ遷移して、最終的にｂ点にロックされる場合の動作について説明する。
特性Ａにおいて制御信号Ｓ４が示す電圧が閾値電圧Ｖref2を越え、電圧比較器４１９の出力信号Ｓ１６が一定時間高電位（Ｈ）になると、カウンタ履歴保持回路４４３は、ステップＳ２０１にてこれを検知して、ステップＳ２０２にて前回「Ｈ」レベル信号が入力されてから所定の時間が経過しているか否かを判定する。
ここで、所定の時間は、一つの電圧制御発振器でＰＬＬ制御が行われて制御信号Ｓ４が閾値電圧Ｖref1−Ｖref2間を推移する時間程度に設定されている。
ＰＬＬ回路がロック状態にあったときに分周比が変わったことにより、「Ｈ」レベル信号が入力された場合は前回「Ｈ」レベル信号が入力されてから所定の時間が経過しているので、ステップＳ２０５を経てステップＳ２０８へ移り、現在選択されている電圧制御発振器よりも発振周波数の高い電圧制御発振器の個数（Ｎ１）をＭ（ここでは、例えばＭを２とする）で割る。
図6に示す例では、特性Ａの電圧制御発振器よりも発振周波数の高い電圧制御発振器の数Ｎ１は１２であるので、その商は「６」となる。この「６」と出力信号Ｓ１６の「Ｈ」レベルを受け取ったカウンタセット信号発生回路４４２は、カウンタ４２６に６ステップのアップカウントを指示する。これにより電圧制御発振器の選択状態が特性Ｂに遷移する。
そして、出力信号Ｓ１６の「Ｈ」レベルにより出力信号Ｓ１４が高電位（Ｈ）となって、制御信号Ｓ４が閾値電圧Ｖref1と閾値電圧Ｖref2の間の範囲の電圧に一時的に復帰するので、出力信号Ｓ１６が電圧制御発振器の切り替え後に低電位（Ｌ）に復帰する。
さらに、出力信号Ｓ１４と基準信号が入力される２入力ＡＮＤ回路７により、分周器５が電圧制御発振器の選択状態の変化時点の一定期間リセットされるので、基準信号と分周器５の出力位相が同期され、電圧制御発振器の選択状態の変化に起因する周波数の大きな変化を位相比較器１が短時間で検出帰還して、相互に異なる周波数可変範囲を持つ電圧制御発振器（ＶＣＯ１〜ＶＣＯ１５の何れか１つ）のうち、誤った電圧制御発振器が選択されてしまうことが防止される。
このようにして特性ＢによるＰＬＬ制御が行なわれても、依然として基準信号ｆＲＥＦに対して内部信号ｆＩＮの周波数が低いので、制御信号Ｓ４が示す電圧が再び閾値電圧Ｖref2を越える。すると、カウンタ履歴保持回路４４３は、ステップＳ２０１にて電圧比較器４１９の出力信号Ｓ１６が高電位（Ｈ）になったことを検知して、ステップＳ２０２にて前回「Ｈ」レベル信号が入力されてから所定の時間が経過しているか否かを判定する。このケースでは、前回の「Ｈ」レベル入力後の短時間の内に再び「Ｈ」レベル信号が入力されているので（ステップＳ２０２のＹ）、ステップＳ２０３へ移り、前回変更したステップ数（段階数：Ｎ２）をＭ（例えば、２）で割る。
図6に示す例では、前回変更したステップ数Ｎ２、すなわち、特性Ａの電圧制御発振器から特性Ｂの電圧制御発振器へと選択状態を変更する際のステップ数Ｎ２は「６」であるので、「２」で割った商は「３」となる。この「３」と出力信号Ｓ１６の「Ｈ」レベルを受け取ったカウンタセット信号発生回路４４２は、カウンタ４２６に３ステップのアップカウントを指示する。
これにより電圧制御発振器の選択状態が特性Ｃに遷移する。そして、前回の特性Ａから特性Ｂに遷移した場合と同様のＰＬＬ制御が行われる。
このようにして特性ＣによるＰＬＬ制御が行なわれても、依然として基準信号ｆＲＥＦに対して内部信号ｆＩＮの周波数が低いので、制御電圧Ｓ４が再び閾値電圧Ｖref2を越える。
すると、カウンタ履歴保持回路４４３は、ステップＳ２０１にて電圧比較器４１９の出力信号Ｓ１６が高電位（Ｈ）になったことを検知して、ステップＳ２０２にて前回「Ｈ」レベル信号が入力されてから所定の時間が経過しているか否かを判定する。
このケースでは、前回の「Ｈ」レベル入力後短時間の内に再び「Ｈ」レベル信号が入力されているので（ステップＳ２０２のＹ）、ステップＳ２０３へ移り、前回変更したステップ数（段階数：Ｎ２）をＭ（例えば、２）で割る。
図6に示す例では、前回変更したステップ数Ｎ２、すなわち、特性Ｂの電圧制御発振器から特性Ｃの電圧制御発振器へと選択状態を変更する際のステップ数Ｎ２は「３」であるので、「２」で割った商は、小数点以下を例えば切り捨てると「１」となる。
この「１」と出力信号Ｓ１６の「Ｈ」レベルを受け取ったカウンタセット信号発生回路４４２は、アップダウンカウンタ４２６に１ステップのアップカウントを指示する。
これにより、電圧制御発振器の選択状態が特性Ｄに遷移する。そして、上記と同様のＰＬＬ制御が行われ、最終的にｂ点にロックされる。
逆に、例えば、現在特性Ｄのｂ点にロックしている状態で所望の発振周波数foscを特性Ａの周波数範囲内にするべく分周器５の分周比を切り替えると、図６に点線で示すように、特性Ｄ→特性Ｅ→特性Ｆ→特性Ａに切り替わり、最終的にａ点にロックする。
以上のような第２の実施形態によれば、上記の第１の実施形態と同様の効果が得られる他に、以下の効果が得られる。
すなわち、第２の実施形態によれば、選択回路６が、選択状態の変更を前回行ってから所定時間経過した後で選択状態を変更するに際しては、現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、現在の周波数可変範囲よりも段階が高い周波数可変範囲の段階数をＮ１とすると、Ｎ１を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ１／Ｍ）段階高くなるように、選択回路６による選択状態を変更し、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現在の周波数可変範囲よりも段階が低い周波数可変範囲の段階数をＮ１とすると、Ｎ１を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ１／Ｍ）段階低くなるように選択回路６による選択状態を変更するので、Ｍの値を適宜に設定することにより、上記の第１の実施形態の場合よりも速く目標の周波数に近づけることができるという効果が得られる。
更に、第２の実施形態では、選択回路６が、選択状態の変更を前回行ってから所定時間経過する前に選択状態を変更するに際しては、現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、前回変更した段階数をＮ２とすると、Ｎ２を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ２／Ｍ）段階高くなるように選択状態を変更し、現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、前回変更した段階数をＮ２とすると、Ｎ２を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ２／Ｍ）段階低くなるように選択状態を変更するので、目標の周波数をまたぐような周波数可変範囲の段階の変更は行われないので、選択回路６による選択状態による変更にロスが生じないようにできる。
〔第３の実施形態〕
図７は本発明の第３の実施形態に係るＰＬＬ回路を利用した４逓倍回路のブロック図である。前述した図１におけるものと同一のものには同一の符号を付して、詳しい説明は省略する。
第３の実施形態では、第１の実施形態に係るＰＬＬ回路における電圧制御発振器群４（相互に異なる周波数可変範囲を持つ電圧制御発振器ＶＣＯ１〜１５を有する）に代えて、発振器４００を備えている。
この発振器４００は、相互に異なる共振周波数をもつ共振回路（例えば、ＬＣ共振回路１〜１５）を有する共振回路群４３４を備えている。ＬＣ共振回路１〜１５は、それぞれインダクタ及びコンデンサで構成されている。
第３の実施形態に係るＰＬＬ回路は、共振回路群４３４のＬＣ共振回路１〜１５のうち、選択されている共振回路（ＬＣ共振回路１〜１５の何れか１つ）を選択スイッチ４３６で切り替えることにより、第１の実施形態に係るＰＬＬ回路と同様に機能する。
すなわち、選択回路６が、ＬＣ共振回路１〜１５の中から何れか１つの共振回路を選択することにより、発振器４００の周波数可変範囲を互いに異なる複数の周波数可変範囲のうちの何れか１つの周波数可変範囲に設定し、該発振器４００から所望の発振周波数の信号を出力可能とさせることができる。
本実施形態の場合、選択回路６によるＬＣ共振回路１〜１５の選択状態を変化させるに際し、発振器４００の現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは、発振器４００の周波数可変範囲が複数段階ずつ高くなるように、選択する共振回路の変更を繰り返す。但し、周波数可変範囲を１段階しか高くできない場合には１段階だけ高くなるように、選択する共振回路を変更する。また、選択後の発振器４００の周波数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で発振器４００の周波数可変範囲が低くなるように、選択する共振回路を変更する。
また、発振器４００の現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現在の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは、発振器４００の周波数可変範囲が複数段階ずつ低くなるように、選択する共振回路の変更を繰り返す。但し、周波数可変範囲を１段階しか低くできない場合には１段階だけ低くなるように、選択する共振回路を変更する。また、選択後の発振器４００の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で発振器４００の周波数可変範囲が高くなるように、選択する共振回路を変更する。
以上のような第３の実施形態によれば、上記の第１の実施形態と同様の効果を得ることができる。
〔第４の実施形態〕
図８は本発明の第４の実施形態に係るＰＬＬ回路を利用した４逓倍回路のブロック図である。前述した図４におけるものと同一のものには同一の符号を付して、詳しい説明は省略する。
第４の実施形態では、第２の実施形態に係るＰＬＬ回路における電圧制御発振器群４（相互に異なる周波数可変範囲を持つ電圧制御発振器ＶＣＯ１〜１５を有する）に代えて、発振器４００を備えている。
この発振器４００は、相互に異なる共振周波数をもつ共振回路（例えば、ＬＣ共振回路１〜１５）を有する共振回路群４３４を備えている。ＬＣ共振回路１〜１５は、それぞれインダクタ及びコンデンサで構成されている。
第４の実施形態に係るＰＬＬ回路は、共振回路群４３４のＬＣ共振回路１〜１５のうち、選択されている共振回路（ＬＣ共振回路１〜１５の何れか１つ）を選択スイッチ４３６で切り替えることにより、第２の実施形態に係るＰＬＬ回路と同様に機能する。
すなわち、選択回路６が、ＬＣ共振回路１〜１５のなかから何れか１つの共振回路を選択することにより、発振器４００の周波数可変範囲を互いに異なる複数の周波数可変範囲のうちの何れか１つの周波数可変範囲に設定し、該発振器４００から所望の発振周波数の信号を出力可能とさせることができる。
以上のような第４の実施形態によれば、第２の実施形態と同様の効果を得ることができる。
〔第５の実施形態〕
図９は本発明の第５の実施形態に係るＰＬＬ回路を利用した４逓倍回路のブロック図である。前述した図１におけるものと同一のものには同一の符号を付して、詳しい説明は省略する。
第５の実施形態では、第１の実施形態に係るＰＬＬ回路における電圧制御発振器群４（相互に異なる周波数可変範囲を持つ電圧制御発振器ＶＣＯ１〜１５を有する）に代えて、リング発振器（発振器）４３５を備えている。
このリング発振器４３５は、遅延時間が可変できる複数のインバータ（遅延回路）を相互に直列に接続（連結）して構成されている。
第５の実施形態に係るＰＬＬ回路は、リング発振器４３５におけるインバータの連結数を選択スイッチ４３６により切り替えることによって、第１の実施形態に係るＰＬＬ回路と同様に機能する。
すなわち、選択回路６が、リング発振器４３５におけるインバータの連結数を選択することにより、周波数を広い範囲で変化させることが出来る。
つまり、選択回路６が、リング発振器４３５におけるインバータの連結数を選択することにより、該リング発振器４３５の周波数可変範囲を互いに異なる複数の周波数可変範囲のうちの何れか１つの周波数可変範囲に設定し、該リング発振器４３５から所望の発振周波数の信号を出力可能とさせることができる。
本実施形態の場合、選択回路６によるインバータの連結数の選択状態を変化させるに際し、リング発振器４３５の現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは、リング発振器４３５の周波数可変範囲が複数段階ずつ高くなるように、選択する連結数の変更を繰り返す。但し、周波数可変範囲を１段階しか高くできない場合には１段階だけ高くなるように、連結数を変更する。また、選択後のリング発振器４３５の周波数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅でリング発振器４３５の周波数可変範囲が低くなるように、選択する連結数を変更する。
また、リング発振器４３５の現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは、リング発振器４３５の周波数可変範囲が複数段階ずつ低くなるように、選択する連結数の変更を繰り返す。但し、周波数可変範囲を１段階しか低くできない場合には１段階だけ低くなるように、選択する連結数を変更する。また、選択後のリング発振器４３５の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅でリング発振器４３５の周波数可変範囲が高くなるように、選択する連結数を変更する。
以上のような第５の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
〔第６の実施形態〕
図１０は本発明の第６の実施形態に係るＰＬＬ回路を利用した４逓倍回路のブロック図である。前述した図４におけるものと同一のものには同一の符号を付して、詳しい説明は省略する。
第６の実施形態では、第２の実施形態に係るＰＬＬ回路における電圧制御発振器群４（相互に異なる周波数可変範囲を持つ電圧制御発振器ＶＣＯ１〜１５を有する）に代えて、リング発振器（発振器）４３５を備えている。
このリング発振器４３５は、遅延時間が可変できる複数のインバータ（遅延回路）を相互に直列に接続（連結）して構成されている。
第６の実施形態に係るＰＬＬ回路は、リング発振器４３５におけるインバータの連結数を選択スイッチ４３６により切り替えることによって、第２の実施形態に係るＰＬＬ回路と同様に機能する。
すなわち、選択回路６が、リング発振器４３５におけるインバータの連結数を選択することにより、周波数を広い範囲で変化させることが出来る。
つまり、選択回路６が、リング発振器４３５におけるインバータの連結数を選択することにより、該リング発振器４３５の周波数可変範囲を互いに異なる複数の周波数可変範囲のうちの何れか１つの周波数可変範囲に設定し、該リング発振器４３５から所望の発振周波数の信号を出力可能とさせることができる。
以上のような第６の実施形態によれば、第２の実施形態と同様の効果を得ることができる。
なお、上記の各実施形態では、図３に示したように、制御信号Ｓ４の電圧の電位が高くなると発振周波数が高くなるような特性の電圧制御発振器を使用したが、反対の動作特性、つまり制御信号Ｓ４の電圧の電位が高くなると発振周波数が低くなるような特性の電圧制御発振器を使用することもできる。この場合、閾値電圧Ｖref1、Ｖref2をそのまま使用すると、制御信号Ｓ４の電圧が閾値電圧Ｖref1未満になるとＰＬＬロックする特性が現在の特性より周波数の高い特性に切り替わり、閾値電圧Ｖref2以上になると周波数の低い特性に切り替わるようになる。
また、上記の各実施形態においては位相比較器１が用いられていたが、これに代えて周波数位相比較器を用いるようにしてもよい。
また、上記の各実施形態においてはループフィルタ３の出力信号により電圧制御発振器の発振周波数を制御していたが、これに代え、位相差信号によって制御するようにしてもよい。
また、第１の実施形態では、最初に４ステップだけカウンタをアップないしダウンさせていたが、２ステップあるいは８ステップなど他のステップ数にしてもよい。
また、上記の各実施形態では、ＰＬＬ回路について説明したが、上記の各実施形態で説明したＰＬＬ回路にアンテナなどの各種の構成要素を付加することにより無線装置を構成することができる。また、この無線装置に操作部や表示部などの各種の構成要素を追加することにより無線通信端末装置（例えば、携帯電話機などの移動通信端末装置）を構成することができる。
本発明の第１の実施形態に係るＰＬＬ回路からなる４逓倍回路のブロック図である。 図１の回路におけるレベル検知信号履歴カウンタの動作を説明するためのフローチャートである。 図１の回路における電圧制御発振器群の制御特性図であり、特に、切替え動作の説明図である。 本発明の第２の実施形態に係るＰＬＬ回路からなる４逓倍回路のブロック図である。 図４の回路におけるカウンタ履歴保持回路の動作を説明するためのフローチャートである。 図４の回路における電圧制御発振器群の制御特性図であり、特に、切替え動作の説明図である。 本発明の第３の実施形態に係るＰＬＬ回路からなる４逓倍回路のブロック図である。 本発明の第４の実施形態に係るＰＬＬ回路からなる４逓倍回路のブロック図である。 本発明の第５の実施形態に係るＰＬＬ回路からなる４逓倍回路のブロック図である。 本発明の第６の実施形態に係るＰＬＬ回路からなる４逓倍回路のブロック図である。 従来のＰＬＬ回路からなる４逓倍回路のブロック図である。 図１１の回路における選択回路の回路図である。 図１１の回路における電圧制御発振器群の制御特性図である。
符号の説明
１ 位相比較器
２ チャージポンプ
３ ループフィルタ
４ 電圧制御発振器群
５ 分周器
６ 選択回路
７ ２入力ＡＮＤ回路
８ ２入力ＯＲ回路
４１８ 電圧比較器
４１９ 電圧比較器
４２０ ＮＯＲゲート
４２１ ＡＮＤゲート
４２２ ２ビットアップカウンタ
４２３ ２ビットアップカウンタ
４２４ 減算器
４２５ デコーダ
４２６ アップダウンカウンタ
４３４ 共振回路群
４３５ リングオシレータ
４３６ 選択スイッチ
４４１ レベル検知信号履歴カウンタ
４４２ カウンタセット信号発生回路
４４３ カウンタ履歴保持回路

Claims (23)

  1. 基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力する位相比較器と、
    互いに異なる周波数可変範囲を持ち、前記位相差信号に基づいてそれぞれ発振周波数が制御される複数の発振器と、
    前記複数の発振器のうち、所望の発振周波数の信号を出力可能な何れか１つの発振器を、前記位相差信号に基づいて選択する選択器と、
    前記選択器により選択された発振器の出力を分周することにより前記内部信号を生成する分周器と、
    を備えるＰＬＬ回路において、
    前記選択器は、
    現在選択している発振器の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、発振器の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは、選択する発振器の周波数可変範囲が複数段階ずつ高くなるように（但し、周波数可変範囲を１段階しか高くできない場合には１段階だけ高くなるように）、選択する発振器の変更を繰り返し、該選択後の発振器の周波数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で発振器の周波数可変範囲が低くなるように、選択する発振器を変更し、
    現在選択している発振器の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、発振器の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは、選択する発振器の周波数可変範囲が複数段階ずつ低くなるように（但し、周波数可変範囲を１段階しか低くできない場合には１段階だけ低くなるように）、選択する発振器の変更を繰り返し、該選択後の発振器の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で発振器の周波数可変範囲が高くなるように、選択する発振器を変更することを特徴とするＰＬＬ回路。
  2. 基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力する位相比較器と、
    互いに異なる共振周波数を持つ複数の共振回路を備え、前記位相差信号に基づいて発振周波数が制御される発振器と、
    前記位相差信号に基づいて、前記複数の共振回路のなかから何れか１つの共振回路を選択することにより、前記発振器の周波数可変範囲を互いに異なる複数の周波数可変範囲のうちの何れか１つの周波数可変範囲に設定し、該発振器から所望の発振周波数の信号を出力可能とさせる選択器と、
    前記発振器の出力を分周することにより前記内部信号を生成する分周器と、
    を備えるＰＬＬ回路において、
    前記選択器は、
    前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは、前記発振器の周波数可変範囲が複数段階ずつ高くなるように（但し、周波数可変範囲を１段階しか高くできない場合には１段階だけ高くなるように）、選択する共振回路の変更を繰り返し、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が低くなるように、選択する共振回路を変更し、
    前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現在の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは、前記発振器の周波数可変範囲が複数段階ずつ低くなるように（但し、周波数可変範囲を１段階しか低くできない場合には１段階だけ低くなるように）、選択する共振回路の変更を繰り返し、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が高くなるように、選択する共振回路を変更することを特徴とするＰＬＬ回路。
  3. 基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力する位相比較器と、
    前記位相差信号に基づいてそれぞれ遅延時間が制御される複数の遅延回路を相互に連結して構成された発振器と、
    前記位相差信号に基づいて前記発振器の前記遅延回路の連結数を選択することにより、該発振器の周波数可変範囲を互いに異なる複数の周波数可変範囲のうちの何れか１つの周波数可変範囲に設定し、該発振器から所望の発振周波数の信号を出力可能とさせる選択器と、
    前記発振器の出力を分周することにより前記内部信号を生成する分周器と、
    を備えるＰＬＬ回路において、
    前記選択器は、
    前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは、前記発振器の周波数可変範囲が複数段階ずつ高くなるように（但し、周波数可変範囲を１段階しか高くできない場合には１段階だけ高くなるように）、選択する連結数の変更を繰り返し、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が低くなるように、選択する連結数を変更し、
    前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは、前記発振器の周波数可変範囲が複数段階ずつ低くなるように（但し、周波数可変範囲を１段階しか低くできない場合には１段階だけ低くなるように）、選択する連結数の変更を繰り返し、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が高くなるように、選択する連結数を変更することを特徴とするＰＬＬ回路。
  4. 前記選択器が、選択状態の変更を前回行ってから所定時間経過した後で選択状態を変更するに際し、
    現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲がＮ段階（Ｎは２以上の整数）高くなるように（但し、Ｎ段階高くできない場合には、Ｎ段階に最も近い段階だけ高くなるように）選択状態を変更し、
    現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲がＮ段階（Ｎは２以上の整数）低くなるように（但し、Ｎ段階低くできない場合には、Ｎ段階に最も近い段階だけ低くなるように）選択状態を変更することを特徴とする請求項１乃至３の何れか一項に記載のＰＬＬ回路。
  5. 前記選択器が、選択状態の変更を前回行ってから所定時間経過する前に選択状態を変更するに際し、
    現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲が前回と同じ段階数だけ高くなるように（但し、前回と同じ段階数高くできない場合には、前回と同じ段階数と最も近い段階だけ高くなるように）選択状態を変更し、前回の変更によって目標の周波数を上回った場合には、周波数可変範囲が前回の半分の段階数（但し、前回変更した段階数の半分が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとする）だけ低くなるように選択状態を変更し、
    現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲が前回と同じ段階数だけ低くなるように（但し、前回と同じ段階数低くできない場合には、前回と同じ段階数と最も近い段階だけ低くなるように）選択状態を変更し、前回の変更によって目標の周波数を下回った場合には、周波数可変範囲が前回の半分の段階数（但し、前回変更した段階数の半分が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとする）だけ高くなるように選択状態を変更することを特徴とする請求項４に記載のＰＬＬ回路。
  6. 前記選択器が、選択状態の変更を前回行ってから所定時間経過した後で選択状態を変更するに際し、
    現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、現在の周波数可変範囲よりも段階が高い周波数可変範囲の段階数をＮ１とすると、Ｎ１を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ１／Ｍ）段階高くなるように（但し、（Ｎ１／Ｍ）が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ１／Ｍ）段階高くできない場合には、（Ｎ１／Ｍ）段階に最も近い段階だけ高くなるように）選択状態を変更し、
    現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現在の周波数可変範囲よりも段階が低い周波数可変範囲の段階数をＮ１とすると、Ｎ１を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ１／Ｍ）段階低くなるように（但し、（Ｎ１／Ｍ）が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ１／Ｍ）段階低くできない場合には、（Ｎ１／Ｍ）段階に最も近い段階だけ低くなるように）選択状態を変更することを特徴とする請求項１乃至３の何れか一項に記載のＰＬＬ回路。
  7. 前記選択器が、選択状態の変更を前回行ってから所定時間経過する前に選択状態を変更するに際し、
    現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、前回変更した段階数をＮ２とすると、Ｎ２を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ２／Ｍ）段階高くなるように（但し、Ｎ２／Ｍが整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ２／Ｍ）段階高くできない場合には、（Ｎ２／Ｍ）段階に最も近い段階だけ高くなるように）選択状態を変更し、
    現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、前回変更した段階数をＮ２とすると、Ｎ２を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ２／Ｍ）段階低くなるように（但し、Ｎ２／Ｍとならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ２／Ｍ）段階低くできない場合には、（Ｎ２／Ｍ）段階に最も近い段階だけ低くなるように）選択状態を変更することを特徴とする請求項６に記載のＰＬＬ回路。
  8. 前記選択器による選択状態の変更を行った場合に、前記分周器がリセットされることを特徴とする請求項1乃至７の何れか一項に記載のＰＬＬ回路。
  9. 前記選択器による選択状態の変更を行った後の一定時間の間は、該選択状態の変更を行わない状態に強制的に保持されることを特徴とする請求項1乃至８の何れか一項に記載のＰＬＬ回路。
  10. 請求項１乃至９の何れか一項に記載のＰＬＬ回路を備えることを特徴とする無線装置。
  11. 請求項１０の無線装置を備えることを特徴とする無線通信端末装置。
  12. 当該無線通信端末装置は、移動通信端末装置であることを特徴とする請求項１１に記載の無線通信端末装置。
  13. 当該無線通信端末装置は、携帯電話機であることを特徴とする請求項１２に記載の無線通信端末装置。
  14. 基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力する位相比較器と、互いに異なる周波数可変範囲を持ち、前記位相差信号に基づいてそれぞれ発振周波数が制御される複数の発振器と、前記複数の発振器のうち、所望の発振周波数の信号を出力可能な何れか１つの発振器を、前記位相差信号に基づいて選択する選択器と、前記選択器により選択された発振器の出力を分周することにより前記内部信号を生成する分周器と、を備えるＰＬＬ回路の前記選択器による前記発振器の選択状態を変化させることにより、周波数可変範囲を設定する方法において、
    現在選択している発振器の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、発振器の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは、選択する発振器の周波数可変範囲が複数段階ずつ高くなるように（但し、周波数可変範囲を１段階しか高くできない場合には１段階だけ高くなるように）、選択する発振器の変更を繰り返す過程を行い、該選択後の発振器の周波数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で発振器の周波数可変範囲が低くなるように、選択する発振器を変更する過程を行い、
    現在選択している発振器の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、発振器の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは、選択する発振器の周波数可変範囲が複数段階ずつ低くなるように（但し、周波数可変範囲を１段階しか低くできない場合には１段階だけ低くなるように）、選択する発振器の変更を繰り返す過程を行い、該選択後の発振器の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で発振器の周波数可変範囲が高くなるように、選択する発振器を変更する過程を行うことを特徴とするＰＬＬ回路の周波数可変範囲の設定方法。
  15. 基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力する位相比較器と、互いに異なる共振周波数を持つ複数の共振回路を備え、前記位相差信号に基づいて発振周波数が制御される発振器と、前記位相差信号に基づいて、前記複数の共振回路のなかから何れか１つの共振回路を選択することにより、前記発振器の周波数可変範囲を互いに異なる複数の周波数可変範囲のうちの何れか１つの周波数可変範囲に設定し、該発振器から所望の発振周波数の信号を出力可能とさせる選択器と、前記発振器の出力を分周することにより前記内部信号を生成する分周器と、を備えるＰＬＬ回路の前記選択器による前記共振回路の選択状態を変化させることにより、周波数可変範囲を設定する方法において、
    前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは、前記発振器の周波数可変範囲が複数段階ずつ高くなるように（但し、周波数可変範囲を１段階しか高くできない場合には１段階だけ高くなるように）、選択する共振回路の変更を繰り返す過程を行い、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が低くなるように、選択する共振回路を変更する過程を行い、
    前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現在の周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは、前記発振器の周波数可変範囲が複数段階ずつ低くなるように（但し、周波数可変範囲を１段階しか低くできない場合には１段階だけ低くなるように）、選択する共振回路の変更を繰り返す過程を行い、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が高くなるように、選択する共振回路を変更する過程を行うことを特徴とするＰＬＬ回路の周波数可変範囲の設定方法。
  16. 基準信号と内部信号との位相を比較してその位相差に応じた位相差信号を出力する位相比較器と、前記位相差信号に基づいてそれぞれ遅延時間が制御される複数の遅延回路を相互に連結して構成された発振器と、前記位相差信号に基づいて前記発振器の前記遅延回路の連結数を選択することにより、該発振器の周波数可変範囲を互いに異なる複数の周波数可変範囲のうちの何れか１つの周波数可変範囲に設定し、該発振器から所望の発振周波数の信号を出力可能とさせる選択器と、前記発振器の出力を分周することにより前記内部信号を生成する分周器と、を備えるＰＬＬ回路の前記選択器による前記遅延回路の連結数の選択状態を変化させることにより、周波数可変範囲を設定する方法において、
    前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を上回るまでは、前記発振器の周波数可変範囲が複数段階ずつ高くなるように（但し、周波数可変範囲を１段階しか高くできない場合には１段階だけ高くなるように）、選択する連結数の変更を繰り返す過程を行い、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を上回った場合には、上回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が低くなるように、選択する連結数を変更する過程を行い、
    前記発振器の現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲の周波数が目標の周波数と一致するか又は該目標の周波数を下回るまでは、前記発振器の周波数可変範囲が複数段階ずつ低くなるように（但し、周波数可変範囲を１段階しか低くできない場合には１段階だけ低くなるように）、選択する連結数の変更を繰り返す過程を行い、該選択後の前記発振器の周波数可変範囲の周波数が目標の周波数を下回った場合には、下回る以前よりも小さい変化幅で前記発振器の周波数可変範囲が高くなるように、選択する連結数を変更する過程を行うことを特徴とするＰＬＬ回路の周波数可変範囲の設定方法。
  17. 前記選択器が、選択状態の変更を前回行ってから所定時間経過した後で選択状態を変更するに際し、
    現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲がＮ段階（Ｎは２以上の整数）高くなるように（但し、Ｎ段階高くできない場合には、Ｎ段階に最も近い段階だけ高くなるように）選択状態を変更し、
    現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲がＮ段階（Ｎは２以上の整数）低くなるように（但し、Ｎ段階低くできない場合には、Ｎ段階に最も近い段階だけ低くなるように）選択状態を変更することを特徴とする請求項１４乃至１６の何れか一項に記載のＰＬＬ回路の周波数可変範囲の設定方法。
  18. 前記選択器が、選択状態の変更を前回行ってから所定時間経過する前に選択状態を変更するに際し、
    現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、周波数可変範囲が前回と同じ段階数だけ高くなるように（但し、前回と同じ段階数高くできない場合には、前回と同じ段階数と最も近い段階だけ高くなるように）選択状態を変更し、前回の変更によって目標の周波数を上回った場合には、周波数可変範囲が前回の半分の段階数（但し、前回変更した段階数の半分が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとする）だけ低くなるように選択状態を変更し、
    現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、周波数可変範囲が前回と同じ段階数だけ低くなるように（但し、前回と同じ段階数低くできない場合には、前回と同じ段階数と最も近い段階だけ低くなるように）選択状態を変更し、前回の変更によって目標の周波数を下回った場合には、周波数可変範囲が前回の半分の段階数（但し、前回変更した段階数の半分が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとする）だけ高くなるように選択状態を変更することを特徴とする請求項１７に記載のＰＬＬ回路の周波数可変範囲の設定方法。
  19. 前記選択器が、選択状態の変更を前回行ってから所定時間経過した後で選択状態を変更するに際し、
    現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、現在の周波数可変範囲よりも段階が高い周波数可変範囲の段階数をＮ１とすると、Ｎ１を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ１／Ｍ）段階高くなるように（但し、（Ｎ１／Ｍ）が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ１／Ｍ）段階高くできない場合には、（Ｎ１／Ｍ）段階に最も近い段階だけ高くなるように）選択状態を変更し、
    現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、現在の周波数可変範囲よりも段階が低い周波数可変範囲の段階数をＮ１とすると、Ｎ１を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ１／Ｍ）段階低くなるように（但し、（Ｎ１／Ｍ）が整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ１／Ｍ）段階低くできない場合には、（Ｎ１／Ｍ）段階に最も近い段階だけ低くなるように）選択状態を変更することを特徴とする請求項１４乃至１６の何れか一項に記載のＰＬＬ回路の周波数可変範囲の設定方法。
  20. 前記選択器が、選択状態の変更を前回行ってから所定時間経過する前に選択状態を変更するに際し、
    現在の周波数可変範囲の周波数が、目標の周波数よりも低い場合には、前回変更した段階数をＮ２とすると、Ｎ２を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ２／Ｍ）段階高くなるように（但し、Ｎ２／Ｍが整数とならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ２／Ｍ）段階高くできない場合には、（Ｎ２／Ｍ）段階に最も近い段階だけ高くなるように）選択状態を変更し、
    現在の周波数可変範囲の周波数が、目標の周波数よりも高い場合には、前回変更した段階数をＮ２とすると、Ｎ２を２以上の整数Ｍで除し、周波数可変範囲が（Ｎ２／Ｍ）段階低くなるように（但し、Ｎ２／Ｍとならない場合には、小数点以下は、切り捨て、切り上げ及び４捨５入の何れかとし、且つ、（Ｎ２／Ｍ）段階低くできない場合には、（Ｎ２／Ｍ）段階に最も近い段階だけ低くなるように）選択状態を変更することを特徴とする請求項１９に記載のＰＬＬ回路の周波数可変範囲の設定方法。
  21. 前記選択器による選択状態の変更を行った場合に、前記分周器をリセットすることを特徴とする請求項1４乃至２０の何れか一項に記載のＰＬＬ回路の周波数可変範囲の設定方法。
  22. 前記選択器による選択状態の変更を行った後の一定時間の間は、該選択状態の変更を行わない状態に強制的に保持することを特徴とする請求項1４乃至２１の何れか一項に記載のＰＬＬ回路の周波数可変範囲の設定方法。
  23. 請求項１４乃至２２の何れか一項に記載のＰＬＬ回路の周波数可変範囲の設定方法をコンピュータに実行させるためのプログラム。
JP2006511563A 2004-03-29 2005-03-28 Ｐｌｌ回路 Expired - Fee Related JP4288425B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004094308 2004-03-29
JP2004094308 2004-03-29
PCT/JP2005/005746 WO2005093956A1 (ja) 2004-03-29 2005-03-28 Ｐｌｌ回路

Publications (2)

Publication Number Publication Date
JPWO2005093956A1 true JPWO2005093956A1 (ja) 2008-02-14
JP4288425B2 JP4288425B2 (ja) 2009-07-01

Family

ID=35056530

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006511563A Expired - Fee Related JP4288425B2 (ja) 2004-03-29 2005-03-28 Ｐｌｌ回路

Country Status (2)

Country Link
JP (1) JP4288425B2 (ja)
WO (1) WO2005093956A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4260208B2 (ja) * 2005-03-31 2009-04-30 富士通株式会社 クロック選択回路およびシンセサイザ
JP5506180B2 (ja) * 2007-11-21 2014-05-28 富士通テン株式会社 映像信号処理装置
JP6492969B2 (ja) * 2015-05-25 2019-04-03 富士通株式会社 位相ロックループ回路制御装置及び位相ロックループ回路の制御方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3014566B2 (ja) * 1992-06-22 2000-02-28 松下電器産業株式会社 Ｐｌｌ回路
JP3473004B2 (ja) * 1996-04-19 2003-12-02 株式会社富士通ゼネラル Ｐｌｌ回路

Also Published As

Publication number Publication date
WO2005093956A1 (ja) 2005-10-06
JP4288425B2 (ja) 2009-07-01

Similar Documents

Publication Publication Date Title
US7180375B2 (en) PLL circuit
US6563387B2 (en) Method and apparatus for synthesizing high-frequency signals for wireless communications
US7741886B2 (en) Frequency divider
US7760844B2 (en) Multi-modulus divider with extended and continuous division range
US8750448B2 (en) Frequency calibration apparatus of frequency synthesizer and frequency calibration method thereof
US20050017887A1 (en) Signal processing device, signal processing method, delta-sigma modulation type fractional division pll frequency synthesizer, radio communication device, delta-sigma modulation type d/a converter
US7834705B2 (en) Frequency synthesizer having multi-band voltage controlled oscillator
JP5206682B2 (ja) 位相比較器およびフェーズロックドループ
US20090079506A1 (en) Phase-locked loop and method with frequency calibration
US20090201094A1 (en) Phase comparison circuit and pll synthesizer using the same
US7129789B2 (en) Fast locking method and apparatus for frequency synthesis
JP2002185320A (ja) 周波数シンセサイザおよび低雑音周波数合成方法
JP4288425B2 (ja) Ｐｌｌ回路
JPH11225072A (ja) スプリアス抑制装置、スプリアス抑制方法およびフラクショナルｎシンセサイザ
JP2010118803A (ja) Ｐｌｌ回路
KR20100039003A (ko) 위상 계산 기반의 고속 주파수 비교를 이용한 브이씨오 보정 장치 및 방법
KR100819217B1 (ko) 주파수 변환기, 위상 동기 루프 및 무선 전기 신호 수신 장치
US20080079500A1 (en) Method And System For A Local Oscillator (LO) Generator Architecture For Multi-Band Wireless Systems
CN116938234B (zh) 实现快速锁相的锁相环、分频器和通信设备
JP2007124478A (ja) Ｐｌｌ回路
JPH06164387A (ja) 位相同期式周波数シンセサイザ
Zhang et al. A 4.6–5.6 GHz constant KVCO low phase noise LC-VCO and an optimized automatic frequency calibrator applied in PLL frequency synthesizer
JPH09214335A (ja) 半導体集積回路
US7395289B2 (en) Frequency synthesizing and back-end processing circuit and method thereof
JP2000286704A (ja) 周波数シンセサイザ装置とそれを用いた移動無線機

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080213

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20080825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090303

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090316

R150 Certificate of patent or registration of utility model

Ref document number: 4288425

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120410

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120410

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130410

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130410

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140410

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees