JP4260208B2 - クロック選択回路およびシンセサイザ - Google Patents
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- 230000004044 response Effects 0.000 claims description 6
- 230000008054 signal transmission Effects 0.000 description 30
- 238000000034 method Methods 0.000 description 26
- 238000010586 diagram Methods 0.000 description 18
- 230000008569 process Effects 0.000 description 18
- 230000000694 effects Effects 0.000 description 7
- 230000008859 change Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/141—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted the phase-locked loop controlling several oscillators in turn
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
- H03L7/102—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop the additional signal being directly applied to the controlled loop oscillator
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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Description
図15は、従来のクロック選択回路の回路図である。図に示すようにクロック選択回路105は、カウンタ111,112、差分計算部113、比較部114、計数誤差マージン部115、フェーズ情報加算部116、フェーズ情報部117、タイマカウンタ118、タイミングTB(TB:テーブル)119、フェーズ変更部120、リセット信号出力部121、クロック選択信号送出部122、シフトTB123、選択終了判定部124、および最適クロック情報出力部125を有している。なお、図には、図13で示した分周器104、VCO群103、および基準クロックREFが示してある。
ステップS111において、クロック選択回路105のタイマカウンタ118は、カウントを開始する。カウント値がタイミングTB119のフェーズ1に対応する値になると、比較指示信号を比較部114に出力する。なお、現在、クロック選択回路105のフェーズは0であり、VCO8を選択している。
次に、図13のVCO群103の特性について説明する。VCO群103は、雑音特性の優位性から、LC共振器型のVCOを用いている。VCO群103は、複数のコンデンサをコードで切替えられることにより、複数のVCO(複数のクロック源)を実現している。しかし、周波数と容量との間の関係が非線形であるために、VCOの間隔は、図14に示したように等間隔にはなっていない。
図1は、クロック選択回路の概要を示した図である。クロック選択回路1は、基準クロックカウンタ1a、クロックカウンタ1b、指示信号出力部1c、比較部1d、および選択部1eを有している。クロック選択回路1は、複数の異なる周波数のクロックの中から、分周後の周波数が基準クロックREFの周波数と同じになるように選択する。
図2は、クロック選択回路を適用したシンセサイザのブロック構成図である。図に示すようにシンセサイザ10は、位相比較器11、LPF12、VCO群13、分周器14、およびクロック選択回路15を有している。
図3は、クロック選択回路の回路図である。図に示すようにクロック選択回路15は、カウンタ21,22、差分計算部23、比較部24、計数誤差マージン部25、カウント終了判定部26、終了状態判定部27、フェーズ情報加算部28、最終フェーズ書き込み部29、フェーズ情報部30、タイマカウンタ31、タイミングTB32、フェーズ変更部33、リセット信号出力部34、クロック選択信号送出部35、シフトTB36、選択終了判定部37、クロック情報記憶部38、クロック情報比較部39、および最適クロック情報出力部40を有している。なお、図には、図2で示した分周器14、VCO群13、および基準クロックREFが示してある。
クロック情報比較部39は、選択終了判定部37により、VCOの選択が終了したと判断されると、最終的に最適なVCOとして選択されたVCOの判定時間に用いられたカウント値C1〜Cnと、クロック情報記憶部38に記憶されている1つ前に選択されていたVCOの判定時間に用いられたカウント値C1〜Cnとを比較する。そして、カウント値C1〜Cnの大きい方のVCOを選択すべきVCOとして判断する。なお、クロック情報比較部39は、1つ前に選択されていたVCOが最適と判断した場合、そのVCOを選択するようにクロック選択信号送出部35に通知する。
図9に示す表51は、選択されたVCOと目標とするVCOの周波数の差と、カウント値の例を示している。なお、表51中のM=2は、計数誤差マージン部25の値が2であることを示し、選択されたVCOと目標とするVCOのカウント値の差が2以内であれば、選択されたVCOと目標とするVCOの周波数は、同じであると判断される(以下、同じであると判断するカウント値の差をマージンと呼ぶ)。また、選択されたVCOと目標とするVCOは非同期であるので、クロックの立上り、立下りによって、選択されたVCOと目標とするVCOのカウント値は、マージン2に対し±1ずれる場合がある。表51中のM=1、M=3は、カウント値がマージン2に対し±1ずれたときの選択されたVCOと目標とするVCOの周波数の差を示している。
ステップS1において、クロック選択回路15のタイマカウンタ31は、カウントを開始する。カウント値がタイミングTB32に示すカウント値C1〜Cnになると、比較指示信号を比較部24に出力する。なお、現在、クロック選択回路15のフェーズは0であり、VCO8を選択している。
1a 基準クロックカウンタ
1b クロックカウンタ
1c 指示信号出力部
1d 比較部
1e 選択部
2 分周器
REF 基準クロック
Claims (10)
- 複数の異なる周波数のクロックの中から、分周後の周波数が基準クロックの周波数と同じになるように選択するクロック選択回路において、
前記基準クロックをカウントする基準クロックカウンタと、
選択され分周された前記クロックをカウントするクロックカウンタと、
周波数の最も近い2つの前記クロックをカウントした場合にカウント差が生じる時間内において複数の比較指示信号を出力する指示信号出力部と、
前記比較指示信号に応じて、前記基準クロックカウンタと前記クロックカウンタのカウント値を比較する比較部と、
前記比較部の比較結果に応じて、2分岐探索により前記クロックを選択する選択部と、
を有することを特徴とするクロック選択回路。 - 前記選択部は、前記基準クロックカウンタと前記クロックカウンタの前記カウント値が異なる場合、前記2分岐探索により前記クロックを選択することを特徴とする請求項1記載のクロック選択回路。
- 前記選択部は、前記基準クロックカウンタと前記クロックカウンタの前記カウント値が同じである場合、前記2分岐探索による前記クロックの選択を終了することを特徴とする請求項1記載のクロック選択回路。
- 1つ前に選択されていた前記クロックの前記カウント値が前記基準クロックカウンタの前記カウント値との間で予め定義された値以上の差が生じるまでの一致時間を記憶するクロック情報記憶部と、
前記2分岐探索終了後、前記一致時間と、現在選択されている前記クロックの前記カウント値が前記基準クロックカウンタの前記カウント値との間で予め定義された値以上の差が生じるまでの現一致時間とを比較する一致時間比較部と、
をさらに有し、
前記選択部は、前記一致時間比較部の比較結果に応じて、1つ前に選択されていた前記クロックおよび現在選択されている前記クロックの一方を選択することを特徴とする請求項1記載のクロック選択回路。 - 前記選択部は、前記一致時間および前記現一致時間の長い方の前記クロックを選択することを特徴とする請求の範囲第4項記載のクロック選択回路。
- 前記比較指示信号を出力するタイミングは、前記クロックと前記基準クロックとが非同期であるために前記カウント値の差に誤差が生じても、前記比較部により適正に判断されるよう決められていることを特徴とする請求項1記載のクロック選択回路。
- 前記比較部は、前記カウント値の差が所定範囲内である場合、前記カウント値が同じであると判断することを特徴とする請求の範囲第1項記載のクロック選択回路。
- 前記分周の分周比は、外部から指示によって変更されることを特徴とする請求の範囲第1項記載のクロック選択回路。
- 複数の異なる周波数のクロックの中から、分周された基準クロックの周波数と同じになるように選択するクロック選択回路において、
分周された前記基準クロックをカウントする基準クロックカウンタと、
前記クロックをカウントするクロックカウンタと、
周波数の最も近い2つの前記クロックをカウントした場合にカウント差が生じる時間内において複数の比較指示信号を出力する指示信号出力部と、
前記比較指示信号に応じて、前記基準クロックカウンタと前記クロックカウンタのカウント値を比較する比較部と、
前記比較部の比較結果に応じて、2分岐探索により前記クロックを選択する選択部と、
を有することを特徴とするクロック選択回路。 - 複数の電圧制御発振器から出力されるクロックの中から、分周後の周波数が基準クロックの周波数と同じになるように選択するシンセサイザにおいて、
前記基準クロックをカウントする基準クロックカウンタと、
選択され分周された前記クロックをカウントするクロックカウンタと、
周波数の最も近い2つの前記クロックをカウントした場合にカウント差が生じる時間内において複数の比較指示信号を出力する指示信号出力部と、
前記比較指示信号に応じて、前記基準クロックカウンタと前記クロックカウンタのカウント値を比較する比較部と、
前記比較部の比較結果に応じて、2分岐探索により前記クロックを選択する選択部と、
分周された前記クロックと前記基準クロックの位相差に応じて、選択された前記クロックを出力する前記電圧制御発振器の電圧を制御する電圧制御部と、
を有することを特徴とするシンセサイザ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2005/006355 WO2006114807A1 (ja) | 2005-03-31 | 2005-03-31 | クロック選択回路およびシンセサイザ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2006114807A1 JPWO2006114807A1 (ja) | 2008-12-11 |
JP4260208B2 true JP4260208B2 (ja) | 2009-04-30 |
Family
ID=37214447
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007514332A Expired - Fee Related JP4260208B2 (ja) | 2005-03-31 | 2005-03-31 | クロック選択回路およびシンセサイザ |
Country Status (6)
Country | Link |
---|---|
US (1) | US7750747B2 (ja) |
EP (1) | EP1865603B1 (ja) |
JP (1) | JP4260208B2 (ja) |
KR (1) | KR100936201B1 (ja) |
CN (1) | CN101156317B (ja) |
WO (1) | WO2006114807A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5506180B2 (ja) * | 2007-11-21 | 2014-05-28 | 富士通テン株式会社 | 映像信号処理装置 |
KR101180144B1 (ko) * | 2009-02-24 | 2012-09-05 | 광운대학교 산학협력단 | 위상고정루프 기반 주파수 합성기를 위한 자동주파수보정 장치 및 방법 |
FR2978258B1 (fr) * | 2011-07-21 | 2013-08-30 | Inside Secure | Procede et circuit d'ajustement d'une frequence d'horloge |
US10003345B2 (en) * | 2014-12-11 | 2018-06-19 | Research & Business Foundation Sungkyunkwan University | Clock and data recovery circuit using digital frequency detection |
CN105634480B (zh) * | 2015-12-21 | 2020-09-22 | 航天恒星科技有限公司 | 宽带电荷泵锁相环及动态阈值自动频率调谐方法 |
CN105790757B (zh) * | 2016-04-18 | 2019-04-02 | 杭州中科微电子有限公司 | 自动频率校正电路及频率校正方法 |
TWI700893B (zh) * | 2019-07-01 | 2020-08-01 | 奕力科技股份有限公司 | 時間校正電路以及其時間校正方法 |
CN113160874B (zh) * | 2021-04-23 | 2023-12-12 | 恒烁半导体(合肥)股份有限公司 | 一种分段式循环计数输出选择电路及其应用 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06164373A (ja) * | 1992-11-24 | 1994-06-10 | Mitsubishi Electric Corp | 位相同期回路装置 |
JP3291569B2 (ja) * | 1993-08-30 | 2002-06-10 | 三菱電機株式会社 | マイクロコンピュータ |
JP3473004B2 (ja) * | 1996-04-19 | 2003-12-02 | 株式会社富士通ゼネラル | Pll回路 |
JP3488180B2 (ja) * | 2000-05-30 | 2004-01-19 | 松下電器産業株式会社 | 周波数シンセサイザ |
EP1193877A1 (fr) * | 2000-09-29 | 2002-04-03 | Koninklijke Philips Electronics N.V. | Synthétiseur de fréquences à diviseur fractionnaire et à réponse rapide, et procédé de synthèse de fréquences correspondant |
JP3622685B2 (ja) * | 2000-10-19 | 2005-02-23 | セイコーエプソン株式会社 | サンプリングクロック生成回路、データ転送制御装置及び電子機器 |
US6597249B2 (en) * | 2001-09-04 | 2003-07-22 | Prominenet Communications, Inc. | Fast coarse tuning control for PLL frequency synthesizer |
JP3761481B2 (ja) * | 2002-03-26 | 2006-03-29 | 株式会社東芝 | 同期回路 |
US6707342B1 (en) | 2002-04-02 | 2004-03-16 | Skyworks Solutions, Inc. | Multiple-VCO tuning |
JP2003338754A (ja) * | 2002-05-20 | 2003-11-28 | Fujitsu Ltd | Pll周波数シンセサイザの自己調整装置及びその方法 |
JP4288425B2 (ja) * | 2004-03-29 | 2009-07-01 | 日本電気株式会社 | Pll回路 |
-
2005
- 2005-03-31 EP EP05727371A patent/EP1865603B1/en not_active Expired - Fee Related
- 2005-03-31 JP JP2007514332A patent/JP4260208B2/ja not_active Expired - Fee Related
- 2005-03-31 WO PCT/JP2005/006355 patent/WO2006114807A1/ja not_active Application Discontinuation
- 2005-03-31 CN CN2005800493775A patent/CN101156317B/zh not_active Expired - Fee Related
- 2005-03-31 KR KR1020077021843A patent/KR100936201B1/ko not_active IP Right Cessation
-
2007
- 2007-09-28 US US11/905,223 patent/US7750747B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20080042760A1 (en) | 2008-02-21 |
EP1865603A4 (en) | 2009-11-18 |
US7750747B2 (en) | 2010-07-06 |
KR100936201B1 (ko) | 2010-01-11 |
EP1865603A1 (en) | 2007-12-12 |
CN101156317B (zh) | 2011-03-23 |
EP1865603B1 (en) | 2011-10-12 |
JPWO2006114807A1 (ja) | 2008-12-11 |
KR20070106640A (ko) | 2007-11-02 |
CN101156317A (zh) | 2008-04-02 |
WO2006114807A1 (ja) | 2006-11-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081202 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090108 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090203 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090203 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4260208 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140220 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |