JP3702126B2 - ディジタルｐｌｌ装置及びそのディレイラインの制御方法 - Google Patents
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【０００１】
【発明の属する技術分野】
本発明はディジタルＰＬＬ装置に係り、特にディジタルＰＬＬ装置のディレイラインの制御方法に関するものである。
【０００２】
【従来の技術】
従来のデジタルＰＬＬ装置には、ディレイセルの多段構成と可変容量回路とを用いてディレイラインを構成し、デイレイセルの段数を変化することによりディレイセルを含むリングオシレータの発振周波数の粗調整を行い、可変容量回路を用いて前記発振周波数の微調整を行うものがある。
【０００３】
リングオシレータの発振周波数は、ディレイセルの段数と可変容量回路を構成する容量素子数により決定されるが、その段数と容量素子数の決定はデイレイラインに与えられるディレイアドレスの内、上位アドレスをディレイセルの段数の選択に、下位アドレスを容量素子数の選択に割り当てることにより行われる。
【０００４】
ディレイアドレスはアドレスカウンタから送出され、基準周波数とリングオシレータの発振周波数との差によって、このアドレスカウンタがカウントアップ又はカウントダウンする。すなわち、容量値を決定する下位アドレスがカウントアップするにしたがって、下位アドレスの値に比例した数の容量素子がディレイラインに付加され、リング発振器の発振周波数が減少する。また、例えばカウントアップ動作が進行し、下位アドレスがオーバーフローすれば上位アドレスがカウントアップする。このとき、ディレイセルの段数が１段増加し、容量値は０に復帰する。この場合のディレイ値の増加は、従来、容量値を定める下位アドレスが１ビット増加したときの増加分と同じになるように設計されてきた。
【０００５】
しかし、製造工程の変動要因によりディジタルＰＬＬ装置を構成する各素子の特性にばらつきを生じ、このため容量値を定める下位アドレス１ビット当りのディレイ増加分と、下位アドレスがオーバーフローし、ディレイ段数を定める上位アドレスが１ビット増加したときのディレイ増加分とは必ずしも等しくない。
【０００６】
すなわち、前記特性ばらつきに応じてディレイが増加したり減少したりする場合があり、ディレイラインの特性に不連続点が現われる。この不連続点にＰＬＬがロックされるとジッタが大きくなり、ＰＬＬとしての特性が劣化する。
【０００７】
一般にＰＬＬは周波数がロックされたと認識される状態では、ある一定のディレイアドレスで固定されるのではなく、数アドレスの間で往復動作を繰り返すことが知られている。従ってこの往復動作に入った状態を「ＰＬＬがロックされた」と規定する。しかし、上記の不連続点にまたがってＰＬＬがロックされれば、不連続点のディレイの差だけジッタが大きくなり、ＰＬＬとしての特性が劣化するという問題があった。
【０００８】
【発明が解決しようとする課題】
上記したように、従来のディジタルＰＬＬ装置のディレイラインには、製造工程ばらつきによりディレイ特性に不連続点を生じ、ＰＬＬとしての特性が劣化するという問題があった。
【０００９】
本発明は上記の問題点を解決すべくなされたもので、製造工程ばらつきによるディレイ特性の不連続点を生じないディレイラインを備えたディジタルＰＬＬ装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明のディジタルＰＬＬ装置とディレイラインの制御方法は、ＰＬＬ動作のロックに用いるディレイアドレスが、ディレイ値の粗調整に用いるディレイセルの段数の切替点をまたぐことなく、常にディレイ値の微調整に用いる容量値の変化のみでディレイ値を連続的に制御することが可能なディレイラインを提供することを特徴とする。
【００１１】
具体的には本発明のディジタルＰＬＬ装置は、ｎ＋ｍビット（ｎ、ｍは自然数）のディレイアドレスの内、ｎビットの上位アドレスで制御されるディレイ値の粗調整部と、ｍビットの下位アドレスで制御されるディレイ値の微調整部とを備えるディレイラインを含むディジタルＰＬＬ装置において、
前記ｎ＋ｍビットのディレイアドレスがカウントアップしてｍビットの下位アドレスがオーバーフローするときに、オーバーフローする前後でディレイ値が等しくなるようにオーバーフロー後のｍビットの下位アドレスが設定され、
前記ｎ＋ｍビットのディレイアドレスがカウントダウンしてｍビットの下位アドレスがアンダーフローするときに、アンダーフローする前後でディレイ値が等しくなるようにアンダーフロー後のｍビットの下位アドレスが設定されることを特徴とする。
【００１２】
好ましくは前記ディレイラインの特性は、前記ｎビットの上位アドレスをＮとし、このｎビットの上位アドレスのＬＳＢに“１”をカウントアップすることをＮ＋１と表し、このｎビットの上位アドレスのＬＳＢから“１”をカウントダウンすることをＮ−１と表す場合において、
前記ｎビットの上位アドレスがＮであり、前記ｍビットの下位アドレスが全て“１”であるときのディレイ値と、前記ｎビットの上位アドレスがＮ＋１であり、前記ｍビットの下位アドレスのＭＳＢが“０”であってその他のｍ−１ビットが全て“１”であるときのディレイ値とが互いに等しく設定され、
かつ前記ｎビットの上位アドレスがＮであり、前記ｍビットの下位アドレスが全て“０”であるときのディレイ値と、前記ｎビットの上位アドレスがＮ−１であり、前記ｍビットの下位アドレスのＭＳＢが“１”であってその他のｍ−１ビットが全て“０”であるときのディレイ値とが互いに等しく設定されることを特徴とする。
【００１３】
また好ましくは前記ディレイラインの特性は、前記ｎビットの上位アドレスが共通の場合において、前記ｍビットの下位アドレスが全て“１”であるときのディレイ値と、前記ｍビットの下位アドレスが全て“０”であるときのディレイ値との差をΔｃｃとし、プロセスばらつきによる前記Δｃｃの最大値をΔｃｃmax、最小値をΔｃｃminとし、ＰＬＬロック時におけるジッタをΔｊとするとき、
Δｃｃ／２≧ＭＡＸ（（Δｃｃ−Δｃｃmin），（Δｃｃmax−Δｃｃ））
＋２Δｊ
の関係を満たすように、前記Δｃｃの値が設定されることを特徴とする。
【００１４】
また好ましくは前記ディレイラインは、ｎ＋ｍ（ｎ、ｍは自然数）ビットのディレイアドレスを出力するディレイアドレス制御部と、直列に接続された偶数個のインバータからなり前記ディレイラインに単位のディレイ値を付与するディレイセルと、このディレイセルが複数段直列に接続され前記ディレイセルの出力部がそれぞれディレイ段数切替え用マルチプレクサの入力部に接続されたディレイ値の粗調整部と、可変容量回路からなるディレイ値の微調整部とからなり、
前記ディレイラインは、さらに、前記マルチプレクサの出力部が１個のインバータとオフセットディレイと前記可変容量回路とを介して前記複数段直列に接続されたディレイセルの初段の入力部に接続されることによりリング発振器を構成し、
このリング発振器の発振周波数は、前記ｎビットの上位アドレスによる前記ディレイ値の粗調整部と、前記ｍビットの下位アドレスによる前記可変容量回路からなるディレイ値の微調整部とを用いて制御され、
前記ディジタルＰＬＬ装置は、入力基準クロックｆ1 を入力する第１のカウンタと、前記リング発振器から出力される出力逓倍クロックｆ2 を入力する第２のカウンタと、前記第１、第２のカウンタの出力を比較するカウント値比較部と、このカウント値比較部の出力からディレイアドレス補正値を計算し出力するディレイアドレス補正値演算部と、このディレイアドレス補正値演算部の出力を前記リング発振器の前記ディレイアドレス制御部に入力し、前記ｎ＋ｍビットのディレイアドレスを出力することを特徴とする。
【００１５】
本発明のディレイラインの制御方法は、ｎ＋ｍビット（ｎ、ｍは自然数）のディレイアドレスの内、ｎビットの上位アドレスを用いてディレイ値を粗調整する第１の制御手段と、ｍビットの下位アドレスを用いてディレイ値を微調整する第２の制御手段とを備え、
前記ｎ＋ｍビットのディレイアドレスがカウントアップしてｍビットの下位アドレスがオーバーフローするときに、オーバーフローする前後でディレイ値が等しくなるようにオーバーフロー後のｍビットの下位アドレスを設定し、
前記ｎ＋ｍビットのディレイアドレスがカウントダウンしてｍビットの下位アドレスがアンダーフローするときに、アンダーフローする前後でディレイ値が等しくなるようにアンダーフロー後のｍビットの下位アドレスを設定することを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明の第１の実施の形態に係るディジタルＰＬＬ装置の構成を示すブロック図である。
図１に示すブロック図はディレイ値が可変のディレイライン及びリング発振器１と、入力基準クロックｆ1 を入力する第１のカウンタ２と、前記ディレイライン及びリング発振器１の出力逓倍クロックｆ2 を入力する第２のカウンタ３と、前記第１、第２のカウンタのカウント値を比較するカウント値比較部４と、その出力を受けてディレイアドレスの補正値を計算するディレイアドレス補正値演算部５と、その出力を受けて前記リング発振器を構成するディレイラインのディレイ値を制御することにより前記ディレイライン及びリング発振器１の発振周波数に等しい前記出力逓倍クロックｆ2 を制御する一連の制御ループから構成される。
【００１７】
図１に示すディジタルＰＬＬ装置のブロック図において、入力基準クロックｆ1 と出力逓倍クロックｆ2 は第１、第２のカウンタ２、３によりそれぞれｉビット（ｉは自然数）のディジタル信号に変換され、カウント値比較部４において出力逓倍クロックｆ2 の基準値からの変動分がｊビット（ｊは自然数）のディジタル信号として出力される。これを用いて前記出力逓倍クロックｆ2 の基準値からの変動分を補正するｋビットの補正値がディレイアドレス補正値演算部５で求められ、これを用いてディレイライン及びリング発振器１の発振周波数の変動（出力逓倍クロックｆ2 の変動）が補正される。
【００１８】
次に図２を用いて本発明の第１の実施の形態にかかる前記ディレイライン及びリング発振器１の構成についてさらに詳細に説明する。図２に示すディレイラインの主要部は、偶数のインバータを直列に接続したディレイセル１０１を例えば６４段直列に接続したディレイ値の粗調整部と、例えば６３個の容量素子からなる可変容量回路１０２の数を定めるディレイ値の微調整部から構成される。
【００１９】
また、前記６４段のディレイセルの出力部は、それぞれ６４入力のマルチプレクサ（ＭＵＸ）１０３の入力部に接続され、その出力部ＭＵＸ ＯＵＴと前記ディレイ値の微調整部との間に１個のインバータ１０４とオフセットディレイ１０５からなるフィードバック・ループが接続され、リング発振器を構成する。このリング発振器の発振周波数は、前記ＭＵＸ ＯＵＴに接続されたディレイアドレス制御部１０６により制御される。
【００２０】
すなわち、前記フィードバック・ループにおいて、前記ＭＵＸで選択された複数段のディレイセル１０１と１個のインバータ１０４は、奇数個のインバータが直列に接続されたリング発振器を構成し、その発振周波数は先に図１で説明した出力逓倍クロックｆ2 として出力される（図示せず）と同時に、ＭＵＸ ＯＵＴからディレイアドレス制御部１０６に入力される。
【００２１】
また、ディレイアドレス制御部１０６には、ＭＵＸの出力の他に、先に図１で説明したディレイアドレス補正値演算部５からのｋビットの補正値（図示せず）を入力し、前記ディレイアドレス制御部１０６から１２ビットのディレイアドレスＳ［１１：０］が出力される。
【００２２】
この１２ビットのディレイアドレスＳ［１１：０］の内、６ビットの上位アドレスＳ［１１：６］を用いてＭＵＸ１０３を制御し、前記フィードバック・ループに含まれる直列接続されたディレイセル１０１のディレイ段の出力箇所を選択することによりリング発振器の周波数を微調整し、６ビットの下位アドレスＳ［５：０］の値に比例して前記フィードバック・ループに含まれる複数の容量素子からなる可変容量回路１０２の容量素子数を定めることにより、リング発振器の周波数を微調整する。
【００２３】
アドレスカウンタを含むディレイアドレス制御部１０６による本発明のディレイラインの制御方法について、従来の方法と対比してさらに具体的に説明すれば次の通りである。
【００２４】
先にのべたように、ディレイラインに与えるディレイアドレスが１２ビット （Ｓ［１１：０］）で構成されているとする。このうち６ビットの上位アドレス（Ｓ［１１：６］）は、ディレイセル１０１の段数を与えるアドレス信号として割り当て、６ビットの下位アドレス（Ｓ［５：０］）は可変容量回路１０２の容量素子数を与えるアドレス信号として割り当てる。
【００２５】
従来のディレイラインの制御方法では、例えば上位アドレスＳ［１１：６］の値が０００１１０のときに下位アドレスＳ［５：０］の値が１１１１１１から更に１カウントアップすれば、上位アドレスＳ［１１：６］の値が１カウントアップして０００１１１となり、下位アドレスＳ［５：０］の値は００００００となる。
【００２６】
また、Ｓ［１１：６］＝０００１１１、Ｓ［５：０］＝００００００の状態から１カウントダウンすれば、Ｓ［１１：６］＝０００１１０、Ｓ［５：０］＝１１１１１１となる。
【００２７】
このときデイレイラインのディレイ値の変化を図３に示す。図３の縦軸はディレイ値、横軸は下位アドレスＳ［５：０］の値である。図３の実線は、可変容量回路１０２を用いたディレイ値の微調整によるディレイ値の変化を示し、破線はディレイセルの段数増加を伴うディレイ値の粗調整による上位アドレスＳ［１１：６］の変化を示している。
【００２８】
すなわち図３において、カウントアップにより図３の点Ｐ（Ｓ［１１：６］＝０００１１０、Ｓ［５：０］＝１１１１１１）から点Ｐ′（Ｓ［１１：６］＝０００１１１、Ｓ［５：０］＝００００００）に移行し、またカウントダウンにより逆に図３の点Ｐ′から点Ｐに移行する。
【００２９】
この場合、Ｓ［１１：０］＝０００１１０１１１１１１（点Ｐ）とＳ［１１：０］＝０００１１１００００００（点Ｐ′）との間でのディレイ値の増加分Δｄが、下位アドレスのみが１カウントアップしたときのディレイの増加分Δｃと等しいのが理想であるが、実際のデバイスでは製造工程における各素子特性のバラツキの影響で、ΔｄがΔｃの数倍になったり場合によってはΔｄが負になったりする。
【００３０】
このとき、ΔｄとΔｃの差がデジタルＰＬＬ装置のジッタに影響を及ぼす。すなわち、Δｄ＝Δｃの場合のディレイラインのジッタが±Δｊであるとき、ＰＬＬロック時におけるジッタが、±（Δｊ＋｜Δｄ−Δｃ｜）に増加する。このとき｜Δｄ−Δｃ｜＞Δｊとなれば、ＰＬＬロック時のジッタは過大となる。
【００３１】
そこで、図４に示すように、本発明においては点Ｐ（Ｓ［１１：６］＝０００１１０、Ｓ［５：０］＝１１１１１１）から１カウントアップしたときには、点Ｐ′（Ｓ［１１：６］＝０００１１１、Ｓ［５：０］＝１０００００）に移行するように制御する。
【００３２】
また、点Ｑ（Ｓ［１１：６］＝０００１１１、Ｓ［５：０］＝００００００）から１カウントダウンしたときには、点Ｑ′（Ｓ［１１：６］＝０００１１０、Ｓ［５：０］＝０１１１１１）に移行するように制御する。
【００３３】
すなわち、本発明においては下位アドレスＳ［５：０］がオーバーフローまたはアンダーフローして、上位アドレスがカウントアップまたはカウントダウンしたときには、下位アドレスＳ［５：０］のＭＳＢ（Ｓ［５］）の値を維持し、その他のビットを反転させるようにディレイアドレスを制御する。
【００３４】
また、ディレイラインの特性は図４に示すように、Ｓ［１１：６］＝Ｎ（Ｎは上位アドレスの値を表す）のときのＳ［５：０］＝１１１１１１のディレイ値 （点Ｐのディレイ値）とＳ［１１：６］＝Ｎ＋１（Ｎ＋１は上位アドレスのＬＳＢに“１”が加わる場合の値を表す）の時のＳ［５：０］＝０１１１１１のデイレイ値（点Ｐ′のディレイ値）が等しく、かつ、Ｓ［１１：６］＝Ｎの時のＳ ［５：０］＝００００００のディレイ値（点Ｒのディレイ値）とＳ［１１：６］＝Ｎ−１の時のＳ［５：０］＝１０００００のデイレイ値（点Ｒ′のディレイ値）が等しくなるように設計する。
【００３５】
この時、ある共通の上位アドレス値に対して、下位アドレスＳ［５：０］＝００００００から下位アドレスＳ［５：０］＝１１１１１１までのディレイ値の差Δccが、プロセスバラツキによるΔccの最大値Δccmaxと最小値Δccmin、及びＰＬＬロック時のジッタΔｊとの関係、Δcc／２＞ＭＡＸ（（Δcc−Δccmin），（Δccmax−Δcc））＋２Δｊ、を満たすように設計する。ここでＭＡＸは括弧の数値の内、大きい方をとることを意味する。
【００３６】
このようにすれば、ＰＬＬ動作時にロックするディレイアドレスをディレイセル段数の切り替わりを伴うアドレスの不連続的な変化部分をまたがらせることなく、常に容量値の変化による微調整領域を用いて連続的にロックさせることが可能になる。このようにすれば、ＰＬＬがロックしたときにディレイラインの不連続点をまたがることがなくなり、ジッタの増大を回避することが可能となる。
【００３７】
なお本発明は上記の実施の形態に限定されることはない。例えば第１の実施の形態において、ディレイアドレスが１２ビットの２進数で与えられ、その内上位の６ビットを用いてディレイ値の粗調整を行い、下位の６ビットを用いてディレイ値の微調整を行うことについて説明したが、必ずしもこれに限定されるものではない。ｎ、ｍをそれぞれ自然数として、ディレイアドレスをｎ＋ｍビットの２進数とし、ｎビットの上位アドレスを用いてディレイ値を粗調整し、ｍビットの下位アドレスを用いてディレイ値を微調整することが上記第１の実施の形態と同様に可能であることはいうまでもない。
【００３８】
また第１の実施の形態において、ディレイラインがディジタルＰＬＬ装置に用いられる場合について説明したが、必ずしもこれに限定されるものではない。一般にディレイアドレスにより、ディレイ量の精密な制御が必要な場合に広く応用することができる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００３９】
【発明の効果】
上述したように本発明のディレイラインによれば、ＰＬＬ動作のロックに用いるディレイアドレスが、ディレイ値の粗調整に用いるディレイセルの段数の切替点をまたぐことなく、常に微調整に用いる容量値の変化のみでディレイ値を連続的に制御することができるので、製造工程ばらつきによるディレイ特性の不連続点を生じない高精度なディジタルＰＬＬ装置を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明のディジタルＰＬＬ装置のブロック構成を示す図。
【図２】本発明のディレイラインの構成を示す図。
【図３】従来のデイレイラインにおけるディレイアドレスに対するディレイ値の変化を示す図。
【図４】本発明のディレイラインにおけるディレイアドレスに対するディレイ値の変化を示す図。
【符号の説明】
１…ディレイライン及びリング発振器
２…第１のカウンタ
３…第２のカウンタ
４…カウント値比較部
５…ディレイアドレス補正値演算部
１０１…ディレイセル
１０２…可変容量回路
１０３…ディレイ段数切替え用マルチプレクサ
１０４…インバータ
１０５…発振周波数調整用オフセットディレイ回路
１０６…アドレス制御回路
【発明の属する技術分野】
本発明はディジタルＰＬＬ装置に係り、特にディジタルＰＬＬ装置のディレイラインの制御方法に関するものである。
【０００２】
【従来の技術】
従来のデジタルＰＬＬ装置には、ディレイセルの多段構成と可変容量回路とを用いてディレイラインを構成し、デイレイセルの段数を変化することによりディレイセルを含むリングオシレータの発振周波数の粗調整を行い、可変容量回路を用いて前記発振周波数の微調整を行うものがある。
【０００３】
リングオシレータの発振周波数は、ディレイセルの段数と可変容量回路を構成する容量素子数により決定されるが、その段数と容量素子数の決定はデイレイラインに与えられるディレイアドレスの内、上位アドレスをディレイセルの段数の選択に、下位アドレスを容量素子数の選択に割り当てることにより行われる。
【０００４】
ディレイアドレスはアドレスカウンタから送出され、基準周波数とリングオシレータの発振周波数との差によって、このアドレスカウンタがカウントアップ又はカウントダウンする。すなわち、容量値を決定する下位アドレスがカウントアップするにしたがって、下位アドレスの値に比例した数の容量素子がディレイラインに付加され、リング発振器の発振周波数が減少する。また、例えばカウントアップ動作が進行し、下位アドレスがオーバーフローすれば上位アドレスがカウントアップする。このとき、ディレイセルの段数が１段増加し、容量値は０に復帰する。この場合のディレイ値の増加は、従来、容量値を定める下位アドレスが１ビット増加したときの増加分と同じになるように設計されてきた。
【０００５】
しかし、製造工程の変動要因によりディジタルＰＬＬ装置を構成する各素子の特性にばらつきを生じ、このため容量値を定める下位アドレス１ビット当りのディレイ増加分と、下位アドレスがオーバーフローし、ディレイ段数を定める上位アドレスが１ビット増加したときのディレイ増加分とは必ずしも等しくない。
【０００６】
すなわち、前記特性ばらつきに応じてディレイが増加したり減少したりする場合があり、ディレイラインの特性に不連続点が現われる。この不連続点にＰＬＬがロックされるとジッタが大きくなり、ＰＬＬとしての特性が劣化する。
【０００７】
一般にＰＬＬは周波数がロックされたと認識される状態では、ある一定のディレイアドレスで固定されるのではなく、数アドレスの間で往復動作を繰り返すことが知られている。従ってこの往復動作に入った状態を「ＰＬＬがロックされた」と規定する。しかし、上記の不連続点にまたがってＰＬＬがロックされれば、不連続点のディレイの差だけジッタが大きくなり、ＰＬＬとしての特性が劣化するという問題があった。
【０００８】
【発明が解決しようとする課題】
上記したように、従来のディジタルＰＬＬ装置のディレイラインには、製造工程ばらつきによりディレイ特性に不連続点を生じ、ＰＬＬとしての特性が劣化するという問題があった。
【０００９】
本発明は上記の問題点を解決すべくなされたもので、製造工程ばらつきによるディレイ特性の不連続点を生じないディレイラインを備えたディジタルＰＬＬ装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明のディジタルＰＬＬ装置とディレイラインの制御方法は、ＰＬＬ動作のロックに用いるディレイアドレスが、ディレイ値の粗調整に用いるディレイセルの段数の切替点をまたぐことなく、常にディレイ値の微調整に用いる容量値の変化のみでディレイ値を連続的に制御することが可能なディレイラインを提供することを特徴とする。
【００１１】
具体的には本発明のディジタルＰＬＬ装置は、ｎ＋ｍビット（ｎ、ｍは自然数）のディレイアドレスの内、ｎビットの上位アドレスで制御されるディレイ値の粗調整部と、ｍビットの下位アドレスで制御されるディレイ値の微調整部とを備えるディレイラインを含むディジタルＰＬＬ装置において、
前記ｎ＋ｍビットのディレイアドレスがカウントアップしてｍビットの下位アドレスがオーバーフローするときに、オーバーフローする前後でディレイ値が等しくなるようにオーバーフロー後のｍビットの下位アドレスが設定され、
前記ｎ＋ｍビットのディレイアドレスがカウントダウンしてｍビットの下位アドレスがアンダーフローするときに、アンダーフローする前後でディレイ値が等しくなるようにアンダーフロー後のｍビットの下位アドレスが設定されることを特徴とする。
【００１２】
好ましくは前記ディレイラインの特性は、前記ｎビットの上位アドレスをＮとし、このｎビットの上位アドレスのＬＳＢに“１”をカウントアップすることをＮ＋１と表し、このｎビットの上位アドレスのＬＳＢから“１”をカウントダウンすることをＮ−１と表す場合において、
前記ｎビットの上位アドレスがＮであり、前記ｍビットの下位アドレスが全て“１”であるときのディレイ値と、前記ｎビットの上位アドレスがＮ＋１であり、前記ｍビットの下位アドレスのＭＳＢが“０”であってその他のｍ−１ビットが全て“１”であるときのディレイ値とが互いに等しく設定され、
かつ前記ｎビットの上位アドレスがＮであり、前記ｍビットの下位アドレスが全て“０”であるときのディレイ値と、前記ｎビットの上位アドレスがＮ−１であり、前記ｍビットの下位アドレスのＭＳＢが“１”であってその他のｍ−１ビットが全て“０”であるときのディレイ値とが互いに等しく設定されることを特徴とする。
【００１３】
また好ましくは前記ディレイラインの特性は、前記ｎビットの上位アドレスが共通の場合において、前記ｍビットの下位アドレスが全て“１”であるときのディレイ値と、前記ｍビットの下位アドレスが全て“０”であるときのディレイ値との差をΔｃｃとし、プロセスばらつきによる前記Δｃｃの最大値をΔｃｃmax、最小値をΔｃｃminとし、ＰＬＬロック時におけるジッタをΔｊとするとき、
Δｃｃ／２≧ＭＡＸ（（Δｃｃ−Δｃｃmin），（Δｃｃmax−Δｃｃ））
＋２Δｊ
の関係を満たすように、前記Δｃｃの値が設定されることを特徴とする。
【００１４】
また好ましくは前記ディレイラインは、ｎ＋ｍ（ｎ、ｍは自然数）ビットのディレイアドレスを出力するディレイアドレス制御部と、直列に接続された偶数個のインバータからなり前記ディレイラインに単位のディレイ値を付与するディレイセルと、このディレイセルが複数段直列に接続され前記ディレイセルの出力部がそれぞれディレイ段数切替え用マルチプレクサの入力部に接続されたディレイ値の粗調整部と、可変容量回路からなるディレイ値の微調整部とからなり、
前記ディレイラインは、さらに、前記マルチプレクサの出力部が１個のインバータとオフセットディレイと前記可変容量回路とを介して前記複数段直列に接続されたディレイセルの初段の入力部に接続されることによりリング発振器を構成し、
このリング発振器の発振周波数は、前記ｎビットの上位アドレスによる前記ディレイ値の粗調整部と、前記ｍビットの下位アドレスによる前記可変容量回路からなるディレイ値の微調整部とを用いて制御され、
前記ディジタルＰＬＬ装置は、入力基準クロックｆ1 を入力する第１のカウンタと、前記リング発振器から出力される出力逓倍クロックｆ2 を入力する第２のカウンタと、前記第１、第２のカウンタの出力を比較するカウント値比較部と、このカウント値比較部の出力からディレイアドレス補正値を計算し出力するディレイアドレス補正値演算部と、このディレイアドレス補正値演算部の出力を前記リング発振器の前記ディレイアドレス制御部に入力し、前記ｎ＋ｍビットのディレイアドレスを出力することを特徴とする。
【００１５】
本発明のディレイラインの制御方法は、ｎ＋ｍビット（ｎ、ｍは自然数）のディレイアドレスの内、ｎビットの上位アドレスを用いてディレイ値を粗調整する第１の制御手段と、ｍビットの下位アドレスを用いてディレイ値を微調整する第２の制御手段とを備え、
前記ｎ＋ｍビットのディレイアドレスがカウントアップしてｍビットの下位アドレスがオーバーフローするときに、オーバーフローする前後でディレイ値が等しくなるようにオーバーフロー後のｍビットの下位アドレスを設定し、
前記ｎ＋ｍビットのディレイアドレスがカウントダウンしてｍビットの下位アドレスがアンダーフローするときに、アンダーフローする前後でディレイ値が等しくなるようにアンダーフロー後のｍビットの下位アドレスを設定することを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明の第１の実施の形態に係るディジタルＰＬＬ装置の構成を示すブロック図である。
図１に示すブロック図はディレイ値が可変のディレイライン及びリング発振器１と、入力基準クロックｆ1 を入力する第１のカウンタ２と、前記ディレイライン及びリング発振器１の出力逓倍クロックｆ2 を入力する第２のカウンタ３と、前記第１、第２のカウンタのカウント値を比較するカウント値比較部４と、その出力を受けてディレイアドレスの補正値を計算するディレイアドレス補正値演算部５と、その出力を受けて前記リング発振器を構成するディレイラインのディレイ値を制御することにより前記ディレイライン及びリング発振器１の発振周波数に等しい前記出力逓倍クロックｆ2 を制御する一連の制御ループから構成される。
【００１７】
図１に示すディジタルＰＬＬ装置のブロック図において、入力基準クロックｆ1 と出力逓倍クロックｆ2 は第１、第２のカウンタ２、３によりそれぞれｉビット（ｉは自然数）のディジタル信号に変換され、カウント値比較部４において出力逓倍クロックｆ2 の基準値からの変動分がｊビット（ｊは自然数）のディジタル信号として出力される。これを用いて前記出力逓倍クロックｆ2 の基準値からの変動分を補正するｋビットの補正値がディレイアドレス補正値演算部５で求められ、これを用いてディレイライン及びリング発振器１の発振周波数の変動（出力逓倍クロックｆ2 の変動）が補正される。
【００１８】
次に図２を用いて本発明の第１の実施の形態にかかる前記ディレイライン及びリング発振器１の構成についてさらに詳細に説明する。図２に示すディレイラインの主要部は、偶数のインバータを直列に接続したディレイセル１０１を例えば６４段直列に接続したディレイ値の粗調整部と、例えば６３個の容量素子からなる可変容量回路１０２の数を定めるディレイ値の微調整部から構成される。
【００１９】
また、前記６４段のディレイセルの出力部は、それぞれ６４入力のマルチプレクサ（ＭＵＸ）１０３の入力部に接続され、その出力部ＭＵＸ ＯＵＴと前記ディレイ値の微調整部との間に１個のインバータ１０４とオフセットディレイ１０５からなるフィードバック・ループが接続され、リング発振器を構成する。このリング発振器の発振周波数は、前記ＭＵＸ ＯＵＴに接続されたディレイアドレス制御部１０６により制御される。
【００２０】
すなわち、前記フィードバック・ループにおいて、前記ＭＵＸで選択された複数段のディレイセル１０１と１個のインバータ１０４は、奇数個のインバータが直列に接続されたリング発振器を構成し、その発振周波数は先に図１で説明した出力逓倍クロックｆ2 として出力される（図示せず）と同時に、ＭＵＸ ＯＵＴからディレイアドレス制御部１０６に入力される。
【００２１】
また、ディレイアドレス制御部１０６には、ＭＵＸの出力の他に、先に図１で説明したディレイアドレス補正値演算部５からのｋビットの補正値（図示せず）を入力し、前記ディレイアドレス制御部１０６から１２ビットのディレイアドレスＳ［１１：０］が出力される。
【００２２】
この１２ビットのディレイアドレスＳ［１１：０］の内、６ビットの上位アドレスＳ［１１：６］を用いてＭＵＸ１０３を制御し、前記フィードバック・ループに含まれる直列接続されたディレイセル１０１のディレイ段の出力箇所を選択することによりリング発振器の周波数を微調整し、６ビットの下位アドレスＳ［５：０］の値に比例して前記フィードバック・ループに含まれる複数の容量素子からなる可変容量回路１０２の容量素子数を定めることにより、リング発振器の周波数を微調整する。
【００２３】
アドレスカウンタを含むディレイアドレス制御部１０６による本発明のディレイラインの制御方法について、従来の方法と対比してさらに具体的に説明すれば次の通りである。
【００２４】
先にのべたように、ディレイラインに与えるディレイアドレスが１２ビット （Ｓ［１１：０］）で構成されているとする。このうち６ビットの上位アドレス（Ｓ［１１：６］）は、ディレイセル１０１の段数を与えるアドレス信号として割り当て、６ビットの下位アドレス（Ｓ［５：０］）は可変容量回路１０２の容量素子数を与えるアドレス信号として割り当てる。
【００２５】
従来のディレイラインの制御方法では、例えば上位アドレスＳ［１１：６］の値が０００１１０のときに下位アドレスＳ［５：０］の値が１１１１１１から更に１カウントアップすれば、上位アドレスＳ［１１：６］の値が１カウントアップして０００１１１となり、下位アドレスＳ［５：０］の値は００００００となる。
【００２６】
また、Ｓ［１１：６］＝０００１１１、Ｓ［５：０］＝００００００の状態から１カウントダウンすれば、Ｓ［１１：６］＝０００１１０、Ｓ［５：０］＝１１１１１１となる。
【００２７】
このときデイレイラインのディレイ値の変化を図３に示す。図３の縦軸はディレイ値、横軸は下位アドレスＳ［５：０］の値である。図３の実線は、可変容量回路１０２を用いたディレイ値の微調整によるディレイ値の変化を示し、破線はディレイセルの段数増加を伴うディレイ値の粗調整による上位アドレスＳ［１１：６］の変化を示している。
【００２８】
すなわち図３において、カウントアップにより図３の点Ｐ（Ｓ［１１：６］＝０００１１０、Ｓ［５：０］＝１１１１１１）から点Ｐ′（Ｓ［１１：６］＝０００１１１、Ｓ［５：０］＝００００００）に移行し、またカウントダウンにより逆に図３の点Ｐ′から点Ｐに移行する。
【００２９】
この場合、Ｓ［１１：０］＝０００１１０１１１１１１（点Ｐ）とＳ［１１：０］＝０００１１１００００００（点Ｐ′）との間でのディレイ値の増加分Δｄが、下位アドレスのみが１カウントアップしたときのディレイの増加分Δｃと等しいのが理想であるが、実際のデバイスでは製造工程における各素子特性のバラツキの影響で、ΔｄがΔｃの数倍になったり場合によってはΔｄが負になったりする。
【００３０】
このとき、ΔｄとΔｃの差がデジタルＰＬＬ装置のジッタに影響を及ぼす。すなわち、Δｄ＝Δｃの場合のディレイラインのジッタが±Δｊであるとき、ＰＬＬロック時におけるジッタが、±（Δｊ＋｜Δｄ−Δｃ｜）に増加する。このとき｜Δｄ−Δｃ｜＞Δｊとなれば、ＰＬＬロック時のジッタは過大となる。
【００３１】
そこで、図４に示すように、本発明においては点Ｐ（Ｓ［１１：６］＝０００１１０、Ｓ［５：０］＝１１１１１１）から１カウントアップしたときには、点Ｐ′（Ｓ［１１：６］＝０００１１１、Ｓ［５：０］＝１０００００）に移行するように制御する。
【００３２】
また、点Ｑ（Ｓ［１１：６］＝０００１１１、Ｓ［５：０］＝００００００）から１カウントダウンしたときには、点Ｑ′（Ｓ［１１：６］＝０００１１０、Ｓ［５：０］＝０１１１１１）に移行するように制御する。
【００３３】
すなわち、本発明においては下位アドレスＳ［５：０］がオーバーフローまたはアンダーフローして、上位アドレスがカウントアップまたはカウントダウンしたときには、下位アドレスＳ［５：０］のＭＳＢ（Ｓ［５］）の値を維持し、その他のビットを反転させるようにディレイアドレスを制御する。
【００３４】
また、ディレイラインの特性は図４に示すように、Ｓ［１１：６］＝Ｎ（Ｎは上位アドレスの値を表す）のときのＳ［５：０］＝１１１１１１のディレイ値 （点Ｐのディレイ値）とＳ［１１：６］＝Ｎ＋１（Ｎ＋１は上位アドレスのＬＳＢに“１”が加わる場合の値を表す）の時のＳ［５：０］＝０１１１１１のデイレイ値（点Ｐ′のディレイ値）が等しく、かつ、Ｓ［１１：６］＝Ｎの時のＳ ［５：０］＝００００００のディレイ値（点Ｒのディレイ値）とＳ［１１：６］＝Ｎ−１の時のＳ［５：０］＝１０００００のデイレイ値（点Ｒ′のディレイ値）が等しくなるように設計する。
【００３５】
この時、ある共通の上位アドレス値に対して、下位アドレスＳ［５：０］＝００００００から下位アドレスＳ［５：０］＝１１１１１１までのディレイ値の差Δccが、プロセスバラツキによるΔccの最大値Δccmaxと最小値Δccmin、及びＰＬＬロック時のジッタΔｊとの関係、Δcc／２＞ＭＡＸ（（Δcc−Δccmin），（Δccmax−Δcc））＋２Δｊ、を満たすように設計する。ここでＭＡＸは括弧の数値の内、大きい方をとることを意味する。
【００３６】
このようにすれば、ＰＬＬ動作時にロックするディレイアドレスをディレイセル段数の切り替わりを伴うアドレスの不連続的な変化部分をまたがらせることなく、常に容量値の変化による微調整領域を用いて連続的にロックさせることが可能になる。このようにすれば、ＰＬＬがロックしたときにディレイラインの不連続点をまたがることがなくなり、ジッタの増大を回避することが可能となる。
【００３７】
なお本発明は上記の実施の形態に限定されることはない。例えば第１の実施の形態において、ディレイアドレスが１２ビットの２進数で与えられ、その内上位の６ビットを用いてディレイ値の粗調整を行い、下位の６ビットを用いてディレイ値の微調整を行うことについて説明したが、必ずしもこれに限定されるものではない。ｎ、ｍをそれぞれ自然数として、ディレイアドレスをｎ＋ｍビットの２進数とし、ｎビットの上位アドレスを用いてディレイ値を粗調整し、ｍビットの下位アドレスを用いてディレイ値を微調整することが上記第１の実施の形態と同様に可能であることはいうまでもない。
【００３８】
また第１の実施の形態において、ディレイラインがディジタルＰＬＬ装置に用いられる場合について説明したが、必ずしもこれに限定されるものではない。一般にディレイアドレスにより、ディレイ量の精密な制御が必要な場合に広く応用することができる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００３９】
【発明の効果】
上述したように本発明のディレイラインによれば、ＰＬＬ動作のロックに用いるディレイアドレスが、ディレイ値の粗調整に用いるディレイセルの段数の切替点をまたぐことなく、常に微調整に用いる容量値の変化のみでディレイ値を連続的に制御することができるので、製造工程ばらつきによるディレイ特性の不連続点を生じない高精度なディジタルＰＬＬ装置を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明のディジタルＰＬＬ装置のブロック構成を示す図。
【図２】本発明のディレイラインの構成を示す図。
【図３】従来のデイレイラインにおけるディレイアドレスに対するディレイ値の変化を示す図。
【図４】本発明のディレイラインにおけるディレイアドレスに対するディレイ値の変化を示す図。
【符号の説明】
１…ディレイライン及びリング発振器
２…第１のカウンタ
３…第２のカウンタ
４…カウント値比較部
５…ディレイアドレス補正値演算部
１０１…ディレイセル
１０２…可変容量回路
１０３…ディレイ段数切替え用マルチプレクサ
１０４…インバータ
１０５…発振周波数調整用オフセットディレイ回路
１０６…アドレス制御回路
Claims (5)
- ｎ＋ｍビット（ｎ、ｍは自然数）のディレイアドレスの内、ｎビットの上位アドレスで制御されるディレイ値の粗調整部と、ｍビットの下位アドレスで制御されるディレイ値の微調整部とを備えるディレイラインを含むディジタルＰＬＬ装置において、
前記ｎ＋ｍビットのディレイアドレスがカウントアップしてｍビットの下位アドレスがオーバーフローするときに、オーバーフローする前後でディレイ値が等しくなるようにオーバーフロー後のｍビットの下位アドレスが設定され、
前記ｎ＋ｍビットのディレイアドレスがカウントダウンしてｍビットの下位アドレスがアンダーフローするときに、アンダーフローする前後でディレイ値が等しくなるようにアンダーフロー後のｍビットの下位アドレスが設定されることを特徴とするディジタルＰＬＬ装置。 - 前記ディレイラインの特性は、前記ｎビットの上位アドレスをＮとし、このｎビットの上位アドレスのＬＳＢに“１”をカウントアップすることをＮ＋１と表し、このｎビットの上位アドレスのＬＳＢから“１”をカウントダウンすることをＮ−１と表す場合において、
前記ｎビットの上位アドレスがＮであり、前記ｍビットの下位アドレスが全て“１”であるときのディレイ値と、前記ｎビットの上位アドレスがＮ＋１であり、前記ｍビットの下位アドレスのＭＳＢが“０”であってその他のｍ−１ビットが全て“１”であるときのディレイ値とが互いに等しく設定され、
かつ、前記ｎビットの上位アドレスがＮであり、前記ｍビットの下位アドレスが全て“０”であるときのディレイ値と、前記ｎビットの上位アドレスがＮ−１であり、前記ｍビットの下位アドレスのＭＳＢが“１”であってその他のｍ−１ビットが全て“０”であるときのディレイ値とが互いに等しく設定されることを特徴とする請求項１記載のディジタルＰＬＬ装置。 - 前記ディレイラインの特性は、前記ｎビットの上位アドレスが共通の場合において、前記ｍビットの下位アドレスが全て“１”であるときのディレイ値と、前記ｍビットの下位アドレスが全て“０”であるときのディレイ値との差をΔｃｃとし、
プロセスばらつきによる前記Δｃｃの最大値をΔｃｃmax、最小値をΔｃｃminとし、ＰＬＬロック時におけるジッタをΔｊとするとき、
Δｃｃ／２≧ＭＡＸ（（Δｃｃ−Δｃｃmin），（Δｃｃmax−Δｃｃ））＋２Δｊ
の関係を満たすように、前記Δｃｃの値が設定されることを特徴とする請求項１記載のディジタルＰＬＬ装置。 - 前記ディレイラインは、ｎ＋ｍ（ｎ、ｍは自然数）ビットのディレイアドレスを出力するディレイアドレス制御部と、
直列に接続された偶数個のインバータからなり前記ディレイラインに単位のディレイ値を付与するディレイセルと、
このディレイセルが複数段直列に接続され前記ディレイセルの出力部がそれぞれディレイ段数切替え用マルチプレクサの入力部に接続されたディレイ値の粗調整部と、
可変容量回路からなるディレイ値の微調整部とからなり、
前記ディレイラインは、さらに、前記マルチプレクサの出力部が１個のインバータとオフセットディレイと前記可変容量回路とを介して前記複数段直列に接続されたディレイセルの初段の入力部に接続されることによりリング発振器を構成し、
このリング発振器の発振周波数は、前記ｎビットの上位アドレスによる前記ディレイ値の粗調整部と、前記ｍビットの下位アドレスによる前記可変容量回路からなるディレイ値の微調整部とを用いて制御され、
前記ディジタルＰＬＬ装置は、入力基準クロックｆ1 を入力する第１のカウンタと、
前記リング発振器から出力される出力逓倍クロックｆ2 を入力する第２のカウンタと、
前記第１、第２のカウンタの出力を比較するカウント値比較部と、
このカウント値比較部の出力からディレイアドレス補正値を計算し出力するディレイアドレス補正値演算部と、
このディレイアドレス補正値演算部の出力を前記リング発振器の前記ディレイアドレス制御部に入力し、前記ｎ＋ｍビットのディレイアドレスを出力することを特徴とする請求項１記載のディジタルＰＬＬ装置。 - ｎ＋ｍビット（ｎ、ｍは自然数）のディレイアドレスの内、ｎビットの上位アドレスを用いてディレイ値を粗調整する第１の制御手段と、
ｍビットの下位アドレスを用いてディレイ値を微調整する第２の制御手段とを備え、
前記ｎ＋ｍビットのディレイアドレスがカウントアップしてｍビットの下位アドレスがオーバーフローするときに、オーバーフローする前後でディレイ値が等しくなるようにオーバーフロー後のｍビットの下位アドレスを設定し、
前記ｎ＋ｍビットのディレイアドレスがカウントダウンしてｍビットの下位アドレスがアンダーフローするときに、アンダーフローする前後でディレイ値が等しくなるようにアンダーフロー後のｍビットの下位アドレスを設定することを特徴とするディレイラインの制御方法。
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