JP2010050738A - Ｐｌｌ周波数シンセサイザ - Google Patents

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Abstract

【課題】ループフィルタの帯域幅切り替え時の周波数変動を低減することによって、高速に周波数切り替えが可能なＰＬＬ周波数シンセサイザを提供する。
【解決手段】ＰＬＬ周波数シンセサイザは、基準発振器と、分周器と、位相比較器と、チャージポンプと、ループフィルタと、ＶＣＯとを備えている。ループフィルタは、チャージポンプとＶＣＯとの間に互いに並列に設けられた第１経路および第２経路と、第１経路上に設けられた第１スイッチと、第２経路上に設けられた第２スイッチとを含み、第１スイッチおよび第２スイッチの双方がオフ状態であるとしたときに、それぞれの寄生容量が互いに同じであり、第１経路および第２経路それぞれの抵抗値が互いに異なり、第１スイッチおよび第２スイッチの一方がオン状態であるとき、他方がオフ状態となる。
【選択図】 図２

Description

本発明は、ＰＬＬ周波数シンセサイザに関するものである。
通信量が増大している携帯電話システムでは、周波数利用効率が高いＴＤＭＡ方式が採用されている。このＴＤＭＡ方式では、複数のデータがガードバンドを介して時系列に配列されている。ＴＤＭＡ方式を利用した携帯電話システムに例えばＧＳＭがある。このＧＳＭでは、複数のデータがガードバンドを介して時系列に配列されていると共に、各データにはそれぞれ異なる周波数が割り振られる。このため、携帯電話基地局に用いられるＰＬＬ周波数シンセサイザは、ガードタイム時間内に、高速に周波数を切り替えられることが要求される。特許文献１には、この種のＰＬＬ周波数シンセサイザが記載されている。
一般的なＰＬＬ周波数シンセサイザは、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）と、分周器と、位相比較器と、チャージポンプと、ループフィルタ（ＬＰＦ）と、を備え、基準信号に同期し、且つ基準信号に比べて周波数の高い発振信号を出力する。
一般的なＰＬＬ周波数シンセサイザの動作について以下に説明する。まず、電圧制御発振器が、制御電圧に応じた周波数にて発振し、これにより生成された発振信号を出力する。次に、分周器が、発振信号を分周し、これにより生成された分周信号を出力する。そして、位相比較器が、分周信号と基準信号とを比較することにより分周信号と基準信号との位相差を検出し、この検出した位相差を表す比較信号を出力する。さらに、チャージポンプが、比較信号が表す位相差に応じた充放電電流を生成しこれを出力する。そして、ループフィルタが、充放電電流に応じて増減される制御電圧を出力端から出力する。このようにして、ＰＬＬ周波数シンセサイザは、基準信号に同期し、且つ基準信号に比べて周波数の高い発振信号を出力することができる。
ここで、特許文献１には、周波数を高速に切り替える際に、上記のループフィルタにおいて、抵抗素子とチャージポンプとの接続のオン／オフを切り替えるスイッチを備えており、その抵抗素子とチャージポンプとの接続のオン／オフをスイッチによって切り替えることで抵抗値を変更し、最適な時定数にしてループフィルタの帯域幅を変化させるＰＬＬ周波数シンセサイザが開示されている。
特開平６−２７６０９６号公報
一般的に、抵抗素子とチャージポンプとの接続のオン／オフを切り替える上記スイッチには、ＭＯＳトランジスタが用いられる。このＭＯＳトランジスタは、そのサイズに比例した端子間容量を有している。すなわち、上記したようなスイッチは、ＭＯＳトランジスタの端子間容量に応じた寄生容量を有している。また、ＭＯＳトランジスタは、オン／オフの切り替え動作時に、その端子間容量が変化するため、これに伴い、スイッチの寄生容量も変化する。これにより、スイッチのオン／オフの切り替え前後にループフィルタにおいて容量の変化が生じ、容量から電荷の移動が行われることで電圧の変動が生じる。そのため、ループフィルタから出力される制御電圧が変動し、結果として電圧制御発振器から出力される発振信号の周波数を変動させてしまう。
このように、従来のＰＬＬ周波数シンセサイザでは、カットオフ周波数を高く（ループフィルタの帯域幅を広く）して所望の周波数に高速に引き込んだ後、カットオフ周波数が低い（帯域幅の狭い）ループフィルタに切り替える際に、前述した制御電圧の変動に伴い発振信号の周波数がずれてしまう。このずれた周波数から所望の周波数へは、カットオフ周波数が低い状態で引き込むことになるため、所望の周波数にロックするまでの時間を短縮することが困難である。
本発明は、ループフィルタの帯域幅切り替え時の周波数変動を低減することによって、高速に周波数切り替えが可能なＰＬＬ周波数シンセサイザを提供することを目的としている。
第１の発明のＰＬＬ周波数シンセサイザは、制御電圧が印加され、この制御電圧に応じた周波数の発振信号を出力する電圧制御発振器と、発振信号が入力され、この発振信号を分周した分周信号を出力する分周器と、分周信号と基準信号とを比較することにより分周信号と基準信号との位相差を検出して、この検出した位相差を表す比較信号を出力する位相比較器と、比較信号が入力され、この比較信号が表す位相差に応じた充放電電流を出力するチャージポンプと、充放電電流が入力端に入力され、この充放電電流に応じて増減される制御電圧を出力端から出力するループフィルタと、を備え、ループフィルタは、入力端と出力端との間に接続された第１経路および第１経路に並列に接続された第２経路と、第１経路上に設けられた第１スイッチと、第２経路上に設けられた第２スイッチと、出力端に一方の端子が接続された容量と、を含み、第１スイッチおよび第２スイッチがオフ状態であるときに第１スイッチおよび第２スイッチそれぞれの寄生容量が互いに同じであり、第１スイッチおよび第２スイッチがオン状態であるときに第１経路および第２経路それぞれの抵抗値が異なり、第１スイッチまたは第２スイッチのうちいずれか一方がオン状態であるときに他方がオフ状態である、ことを特徴とする。
また、第１の発明におけるループフィルタは、第３経路および第３経路に並列に接続された第４経路と、第３経路上に設けられた第３スイッチと、第４経路上に設けられた第４スイッチと、第３経路および第４経路の一方の端に対して一方の端子が接続された容量と、を更に含み、第３経路の他方の端または容量の他方の端子のいずれか一方が入力端に接続され、第３スイッチおよび第４スイッチがオフ状態であるときに第３スイッチおよび第４スイッチそれぞれの寄生容量が互いに同じであり、第３スイッチおよび第４スイッチがオン状態であるときに第３経路および第４経路それぞれの抵抗値が異なり、第３スイッチまたは第４スイッチのうちいずれか一方がオン状態であるときに他方がオフ状態であることが好ましい。
また、第２の発明のＰＬＬ周波数シンセサイザは、制御電圧が印加され、この制御電圧に応じた周波数の発振信号を出力する電圧制御発振器と、発振信号が入力され、この発振信号を分周した分周信号を出力する分周器と、分周信号と基準信号とを比較することにより分周信号と基準信号との位相差を検出して、この検出した位相差を表す比較信号を出力する位相比較器と、比較信号が入力され、この比較信号が表す位相差に応じた充放電電流を出力するチャージポンプと、充放電電流が入力端に入力され、この充放電電流に応じて増減される制御電圧を出力端から出力するループフィルタと、を備え、ループフィルタは、第１経路および第１経路に並列に接続された第２経路と、第１経路上に設けられた第１スイッチと、第２経路上に設けられた第２スイッチと、第１経路および第２経路の一方の端に対して一方の端子が接続された容量と、を含み、第１経路の他方の端または容量の他方の端子のいずれか一方が入力端および出力端の間に接続され、第１スイッチおよび第２スイッチがオフ状態であるときに第１スイッチおよび第２スイッチそれぞれの寄生容量が互いに同じであり、第１スイッチおよび第２スイッチがオン状態であるときに第１経路および第２経路それぞれの抵抗値が異なり、第１スイッチまたは第２スイッチのうちいずれか一方がオン状態であるときに他方がオフ状態である、ことを特徴とする。
また、第３の発明のＰＬＬ周波数シンセサイザは、制御電圧が印加され、この制御電圧に応じた周波数の発振信号を出力する電圧制御発振器と、発振信号が入力され、この発振信号を分周した分周信号を出力する分周器と、分周信号と基準信号とを比較することにより分周信号と基準信号との位相差を検出して、この検出した位相差を表す比較信号を出力する位相比較器と、比較信号が入力され、この比較信号が表す位相差に応じた充放電電流を出力するチャージポンプと、充放電電流が入力端に入力され、この充放電電流に応じて増減される制御電圧を出力端から出力するループフィルタと、を備え、ループフィルタは、入力端と出力端との間に接続された第１経路および第１経路に並列に接続された第２経路と、第１経路上に設けられた第１スイッチと、第２経路上に設けられた第２スイッチと、第３経路および第３経路に並列に接続された第４経路と、第３経路上に設けられた第３スイッチと、第４経路上に設けられた第４スイッチと、第３経路および第４経路の一方の端に対して一方の端子が接続された容量と、を含み、第３経路の他方の端または容量の他方の端子のいずれか一方が出力端に接続され、第１スイッチおよび第２スイッチがオフ状態であるときに第１スイッチおよび第２スイッチそれぞれの寄生容量が互いに同じであり、第１スイッチおよび第２スイッチがオン状態であるときに第１経路および第２経路それぞれの抵抗値が異なり、第３スイッチおよび第４スイッチがオフ状態であるときに第３スイッチおよび第４スイッチそれぞれの寄生容量が互いに同じであり、第３スイッチおよび第４スイッチがオン状態であるときに第３経路および第４経路それぞれの抵抗値が異なり、第１スイッチまたは第２スイッチのうちいずれか一方がオン状態であるときに他方がオフ状態であると共に、第３スイッチまたは第４スイッチのうちいずれか一方がオン状態であるときに他方がオフ状態である、ことを特徴とする。
上記第１〜第３の発明のＰＬＬ周波数シンセサイザによれば、第１スイッチが設けられた第１経路（第３スイッチが設けられた第３経路）、第２スイッチが設けられた第２経路（第４スイッチが設けられた第４経路）、および容量によってループフィルタが構成される。第１スイッチおよび第２スイッチ（第３スイッチおよび第４スイッチ）は、双方がオフ状態であるとしたときに寄生容量が同じである。これにより、第１スイッチおよび第２スイッチ（第３スイッチおよび第４スイッチ）のオン／オフの切り替えを行った場合であっても、第１スイッチおよび第２スイッチ（第３スイッチおよび第４スイッチ）において寄生容量に変動が生じないので、容量に蓄えられた電荷の移動が生じない。従って、第１スイッチおよび第２スイッチ（第３スイッチおよび第４スイッチ）のオン／オフの切り替え動作時に、ループフィルタから電圧制御発振器へと出力される制御電圧の電位変動を低減することができ、発振信号の周波数変動を低減することができる。その結果、ループフィルタの帯域幅切り替え時の周波数変動を低減することができ、高速に周波数切り替えが可能となる。
また、第１の発明における第１スイッチおよび第２スイッチそれぞれは、ゲート端子、ソース端子およびドレイン端子を各々有するＰＭＯＳトランジスタＰ０〜Ｐ２およびＮＭＯＳトランジスタＮ０〜Ｎ２を含み、ＰＭＯＳトランジスタＰ０のソース端子と、ＰＭＯＳトランジスタＰ１のソース端子およびドレイン端子と、ＮＭＯＳトランジスタＮ０のソース端子と、ＮＭＯＳトランジスタＮ１のソース端子およびドレイン端子と、が互いに接続されて第１端をなし、ＰＭＯＳトランジスタＰ０のドレイン端子と、ＰＭＯＳトランジスタＰ２のソース端子およびドレイン端子と、ＮＭＯＳトランジスタＮ０のドレイン端子と、ＮＭＯＳトランジスタＮ２のソース端子およびドレイン端子と、が互いに接続されて第２端をなし、第１スイッチの第１端および第２端は第１経路上に設けられ、第２スイッチの第１端および第２端は第２経路上に設けられ、ＰＭＯＳトランジスタＰ０、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２それぞれのゲート端子に入力される信号と、ＮＭＯＳトランジスタＮ０、ＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２それぞれのゲート端子に入力される信号とが、互いに論理反転関係にある、ことが好ましい。
また、第１の発明における第３および第４スイッチそれぞれは、ゲート端子、ソース端子およびドレイン端子を各々有するＰＭＯＳトランジスタＰ０〜Ｐ２およびＮＭＯＳトランジスタＮ０〜Ｎ２を含み、ＰＭＯＳトランジスタＰ０のソース端子と、ＰＭＯＳトランジスタＰ１のソース端子およびドレイン端子と、ＮＭＯＳトランジスタＮ０のソース端子と、ＮＭＯＳトランジスタＮ１のソース端子およびドレイン端子と、が互いに接続されて第１端をなし、ＰＭＯＳトランジスタＰ０のドレイン端子と、ＰＭＯＳトランジスタＰ２のソース端子およびドレイン端子と、ＮＭＯＳトランジスタＮ０のドレイン端子と、ＮＭＯＳトランジスタＮ２のソース端子およびドレイン端子と、が互いに接続されて第２端をなし、第３スイッチの第１端および第２端は第３経路上に設けられ、第４スイッチの第１端および第２端は第４経路上に設けられ、ＰＭＯＳトランジスタＰ０、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２それぞれのゲート端子に入力される信号と、ＮＭＯＳトランジスタＮ０、ＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２それぞれのゲート端子に入力される信号と、が互いに論理反転関係にある、ことが好ましい。
また、第２の発明における第１スイッチおよび第２スイッチそれぞれは、ゲート端子、ソース端子およびドレイン端子を各々有するＰＭＯＳトランジスタＰ０〜Ｐ２およびＮＭＯＳトランジスタＮ０〜Ｎ２を含み、ＰＭＯＳトランジスタＰ０のソース端子と、ＰＭＯＳトランジスタＰ１のソース端子およびドレイン端子と、ＮＭＯＳトランジスタＮ０のソース端子と、ＮＭＯＳトランジスタＮ１のソース端子およびドレイン端子と、が互いに接続されて第１端をなし、ＰＭＯＳトランジスタＰ０のドレイン端子と、ＰＭＯＳトランジスタＰ２のソース端子およびドレイン端子と、ＮＭＯＳトランジスタＮ０のドレイン端子と、ＮＭＯＳトランジスタＮ２のソース端子およびドレイン端子と、が互いに接続されて第２端をなし、第１スイッチの第１端および第２端は第１経路上に設けられ、第２スイッチの第１端および第２端は第２経路上に設けられ、ＰＭＯＳトランジスタＰ０、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２それぞれのゲート端子に入力される信号と、ＮＭＯＳトランジスタＮ０、ＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２それぞれのゲート端子に入力される信号と、が互いに論理反転関係にある、ことが好ましい。
また、第３の発明における第１〜第４スイッチそれぞれは、ゲート端子、ソース端子およびドレイン端子を各々有するＰＭＯＳトランジスタＰ０〜Ｐ２およびＮＭＯＳトランジスタＮ０〜Ｎ２を含み、ＰＭＯＳトランジスタＰ０のソース端子と、ＰＭＯＳトランジスタＰ１のソース端子およびドレイン端子と、ＮＭＯＳトランジスタＮ０のソース端子と、ＮＭＯＳトランジスタＮ１のソース端子およびドレイン端子と、が互いに接続されて第１端をなし、ＰＭＯＳトランジスタＰ０のドレイン端子と、ＰＭＯＳトランジスタＰ２のソース端子およびドレイン端子と、ＮＭＯＳトランジスタＮ０のドレイン端子と、ＮＭＯＳトランジスタＮ２のソース端子およびドレイン端子と、が互いに接続されて第２端をなし、第１スイッチの第１端および第２端は第１経路上に設けられ、第２スイッチの第１端および第２端は第２経路上に設けられ、第３スイッチの第１端および第２端は第３経路上に設けられ、第４スイッチの第１端および第２端は第４経路上に設けられ、ＰＭＯＳトランジスタＰ０、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２それぞれのゲート端子に入力される信号と、ＮＭＯＳトランジスタＮ０、ＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２それぞれのゲート端子に入力される信号とが、互いに論理反転関係にある、ことが好ましい。
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含んで構成される第１〜第４スイッチでは、それぞれ第１〜第４のスイッチのオン／オフが切り替えられた際、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間で電荷の移動が生じることがある。このとき、スイッチに抵抗素子が接続されている場合には、その電荷の移動によって電流が発生することで抵抗素子において電圧の変動が生じ、結果として電圧制御発振器に入力される制御電圧の値に変動が生じる。そこで、上記のように第１〜第４スイッチを構成することで、そのスイッチのオン／オフの切り替えを行った際、ＰＭＯＳトランジスタＰ０およびＮＭＯＳトランジスタＮ０のソース端子・ゲート端子間の容量とドレイン端子・ゲート端子間の容量とに蓄えられた電荷を、ＰＭＯＳトランジスタＰ１，Ｐ２およびＮＭＯＳトランジスタＮ１，Ｎ２に移動させることができる。これにより、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間における電荷の移動が低減される。これにより、周波数のずれを更に低減させることができる。その結果、より高速に周波数を切り替えることが可能となる。
本発明によれば、ループフィルタの帯域幅切り替え時の周波数変動を低減することによって、高速に周波数切り替えが可能なＰＬＬ周波数シンセサイザを得ることができる。
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。な
お、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
［第１実施形態］
図１は、本発明の第１実施形態に係るＰＬＬ周波数シンセサイザを示す回路ブロック図である。図１に示すＰＬＬ周波数シンセサイザ１は、基準発振器１０と、分周器２０と、分周器３０と、位相比較器４０と、チャージポンプ５０と、ループフィルタ６０と、ＶＣＯ７０と、制御部８０とを備えている。
基準発振器１０は、例えば水晶発振器であり、高精度に安定化された一定な周波数を有する基準信号Ｃｒｅｆを生成し出力する。基準発振器１０の出力端子は、分周器２０の入力端子に接続されている。
分周器２０は、基準発振器１０から出力された基準信号Ｃｒｅｆが入力され、この基準信号Ｃｒｅｆを１／Ｒ（Ｒは１以上の数）に分周して分周基準信号Ｃｄｒｅｆを生成し出力する。分周器２０の出力端子は、位相比較器４０の第１の入力端子に接続されている。
分周器３０は、ＶＣＯ７０から出力された発振信号Ｃｏｕｔが入力され、この発振信号Ｃｏｕｔを１／Ｎ（Ｎは１以上の数）に分周して分周信号Ｃｄを生成し出力する。分周器３０の第１の出力端子は、位相比較器４０の第２の入力端子に接続されている。なお、この分周器３０の分周比１／Ｎを変更することによって、発振信号Ｃｏｕｔを変更することができる。
位相比較器４０は、分周器３０から出力された分周信号Ｃｄと、分周器２０から出力された分周基準信号Ｃｄｒｅｆとを比較し、これら分周信号Ｃｄと分周基準信号Ｃｄｒｅｆとの位相差を検出して、この検出した位相差を表す比較信号Ｓｕｐ，Ｓｄｏｗｎを出力する。例えば、位相比較器４０は、分周基準信号Ｃｄｒｅｆの位相に対して分周信号Ｃｄの位相が遅れている場合には、分周基準信号Ｃｄｒｅｆと分周信号Ｃｄとの位相差を表す比較信号Ｓｕｐを生成する。一方、分周基準信号Ｃｄｒｅｆの位相に対して分周信号Ｃｄの位相が進んでいる場合には、分周基準信号Ｃｄｒｅｆと分周信号Ｃｄとの位相差を表す比較信号Ｓｄｏｗｎを生成する。位相比較器４０の出力端子は、チャージポンプ５０の入力端子に接続されている。
チャージポンプ５０は、位相比較器４０から出力された比較信号Ｓｕｐ，Ｓｄｏｗｎが入力され、この比較信号Ｓｕｐ，Ｓｄｏｗｎが表す位相差に応じた量の充放電電流Ｓｉを出力する。例えば、チャージポンプ５０は、比較信号Ｓｕｐを受けた場合には、比較信号Ｓｕｐのパルス幅に応じた充電電流Ｓｉをループフィルタ６０における容量へ供給し、比較信号Ｓｄｏｗｎを受けた場合には、比較信号Ｓｄｏｗｎのパルス幅に応じた放電電流Ｓｉをループフィルタ６０における容量から受け取る。なお、この「容量」は、容量値を有する容量成分であればよく、例えば、ディスクリート部品、パターン、寄生容量等であってもよいし、それらの組み合わせであってもよい。チャージポンプ５０の出力端子は、ループフィルタ６０の入力端子に接続されている。
ループフィルタ６０は、チャージポンプ５０から出力された充放電電流Ｓｉが入力端子に入力され、この充放電電流Ｓｉの量に応じて増減される電圧値（制御電圧）を制御信号Ｓｃとして出力する。ループフィルタ６０の出力端子は、ＶＣＯ７０の制御端子に接続されている。なお、ループフィルタ６０の詳細は後述する。
ＶＣＯ７０は、入力される電圧値により発振周波数を制御する電圧制御型の発振器である。ＶＣＯ７０は、ループフィルタ６０から制御端子に入力される制御信号Ｓｃの値に応じた周波数を有する発振信号Ｃｏｕｔを出力する。なお、このように出力された発振信号Ｃｏｕｔは、例えばＧＳＭなどでは９００ＭＨｚ帯、若しくは１．８ＧＨｚ帯を含むマイクロ波帯の搬送波として用いられる。ＶＣＯ７０の出力端子は、分周器３０の入力端子に接続されている。
制御部８０は、分周器３０に接続されている。制御部８０は、発振信号Ｃｏｕｔの周波数設定値を切り替える際に、ループフィルタ６０の時定数を小さくさせる切り替え信号Ｓｔ１を生成し、発振信号Ｃｏｕｔの周波数が所望の周波数に引き込まれた後には、ループフィルタ６０の時定数を大きくさせる切り替え信号Ｓｔ２を生成する。より詳細に説明すると、発振信号Ｃｏｕｔの周波数を切り替える際には、ループフィルタ６０のカットオフ周波数を高く（ループ帯域を広く）し、発振信号Ｃｏｕｔの周波数が所望の周波数に引き込まれた後には、ループフィルタ６０のカットオフ周波数を低く（ループ帯域を狭く）するようにループフィルタ６０におけるスイッチを制御する。制御部８０は、後述するスイッチの制御端子に接続されている。
次に、ループフィルタ６０について詳細に説明する。図２は、ループフィルタを示す回路図である。
図２に示すループフィルタ６０は、第１ループフィルタ６１と、第２ループフィルタ６２とから構成されている。第１ループフィルタ６１は、第１抵抗素子６３と、第１容量６４とを有している。第１抵抗素子６３と第１容量６４とは、第２ループフィルタ６２の入力端子と接地電位ＧＮＤ１との間に直列に接続されている。第１ループフィルタ６１は、ラグリードフィルタとして機能する。なお、接地電位ＧＮＤ１は電圧源であってもよい。
第２ループフィルタ６２は、第１スイッチ６５と、第２スイッチ６６と、第２抵抗素子６７と、第３抵抗素子６８と、第２容量６９とを有している。第１スイッチ６５および第２スイッチ６６は、双方がオフ状態であるときに、寄生容量が互いに同一になるように設定されている（なお、ここで言う「同一」には半導体素子の製造上に発生するばらつきの範囲等も含む）。また、第２抵抗素子６７および第３抵抗素子６８は、抵抗値が互いに異なるように設定されている。本実施形態では、第３抵抗素子６８が第２抵抗素子６７よりも抵抗値が大きく設定されている。
第１スイッチ６５および第２抵抗素子６７は、チャージポンプ５０の出力端子側から直列に接続されており、第１経路Ｌ１を形成している。第２スイッチ６６および第３抵抗素子６８は、チャージポンプ５０の出力端子側から直列に接続されており、第１経路Ｌ１に並列に接続される第２経路Ｌ２を形成している。すなわち、第１経路Ｌ１と第２経路Ｌ２とは、チャージポンプ５０の出力端子（ループフィルタ６０の入力端子）とＶＣＯ７０の制御端子（ループフィルタ６０の出力端子）との間に互いに並列に接続されている。第２容量６９は、ＶＣＯ７０の制御端子と接地電位ＧＮＤ２との間に接続されている。第１スイッチ６５と第２スイッチ６６とは、制御部８０から出力される切り替え信号Ｓｔ１，Ｓｔ２によって差動でオン／オフの動作をする。具体的には、第１スイッチ６５は、制御部８０から切り替え信号Ｓｔ１が出力されるとオン状態となり、このとき第２スイッチ６６は、オフ状態となる。また、第２スイッチ６６は、制御部８０から切り替え信号Ｓｔ２が出力されるとオン状態となり、このとき第１スイッチ６５は、オフ状態となる。なお、接地電位ＧＮＤ２は電圧源であってもよい。
図３は、第１スイッチおよび第２スイッチの詳細を示す回路図である。第１スイッチ６５および第２スイッチ６６は、ゲート端子（制御端子）、ソース端子およびドレイン端子を各々有するＰＭＯＳトランジスタＰ０〜Ｐ２およびＮＭＯＳトランジスタＮ０〜Ｎ２を含んで構成されている。なお、ＰＭＯＳトランジスタＰ０〜Ｐ２およびＮＭＯＳトランジスタＮ０〜Ｎ２は、各々のスイッチ間の寄生容量が同一となるよう、同一ロット品であることが望ましく、より好ましくは同一の集積回路（同一のチップ）上に配置されていることが望ましい。ＰＭＯＳトランジスタＰ０は、ＰＭＯＳトランジスタＰ１，Ｐ２の間に接続されており、ＮＭＯＳトランジスタＮ０は、ＮＭＯＳトランジスタＮ１，Ｎ２の間に接続されている。
第１スイッチ６５および第２スイッチ６６それぞれは、ＰＭＯＳトランジスタＰ０のソース端子と、ＰＭＯＳトランジスタＰ１のソース端子およびドレイン端子と、ＮＭＯＳトランジスタＮ０のソース端子と、ＮＭＯＳトランジスタＮ１のソース端子およびドレイン端子とが互いに接続されてチャージポンプ５０の出力端子側の第１端Ｔ１をなしている。同様に、ＰＭＯＳトランジスタＰ０のドレイン端子と、ＰＭＯＳトランジスタＰ２のソース端子およびドレイン端子と、ＮＭＯＳトランジスタＮ０のドレイン端子と、ＮＭＯＳトランジスタＮ２のソース端子およびドレイン端子とが互いに接続されてＶＣＯ７０の制御端子側の第２端Ｔ２をなしている。第１端Ｔ１は、チャージポンプ５０の出力端子に接続されている。第２端Ｔ２は、第２抵抗素子６７および第３抵抗素子６８それぞれに接続されている。
また、第１スイッチ６５のＰＭＯＳトランジスタＰ０のゲート端子に入力される信号及びＮＭＯＳトランジスタＮ０のゲート端子に入力される信号と、第２スイッチ６６のＰＭＯＳトランジスタＰ０のゲート端子に入力される信号及びＮＭＯＳトランジスタＮ０のゲート端子に入力される信号と、は互いに論理反転関係にある。これにより第１スイッチ６５と第２スイッチ６６との間で交互にスイッチを切り替えることができる。なお、前述したように、ＭＯＳトランジスタはオン／オフで容量値が変動する。このような容量値の変動は、電荷を移動させてしまい、更に、各スイッチの各経路が異なる抵抗値を有しているため、出力される制御電圧を変動させてしまう。そこで、本実施形態では、このような容量変動を抑えるために、各々のスイッチにＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２と、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２と、を設けている。これらの容量値は、ＰＭＯＳトランジスタＰ０（ＮＭＯＳトランジスタＮ０）がオンでＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２（又はＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２）がオフの場合と、ＰＭＯＳトランジスタＰ０（ＮＭＯＳトランジスタＮ０）がオフでＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２（又はＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２）がオンの場合と、が同一になるよう設定するのが望ましい。
ここで、ＰＭＯＳトランジスタＰ０、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２それぞれと、ＮＭＯＳトランジスタＮ０、ＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２それぞれとは、切り替え信号Ｓｔ１，Ｓｔ２の伝達経路等によってオン／オフの切り替えのタイミングにずれが生じることがある。そのため、オン／オフの切り替えのタイミングを、例えばインバータによって所定のタイミング遅延させることが好ましい。これにより、オン／オフの切り替えを同時に行うことができる。
次に、ＰＬＬ周波数シンセサイザ１の動作について説明する。以下では、発振信号Ｃｏｕｔの周波数ｆ１を周波数ｆ２に切り替える場合について説明する。
先ず、分周器３０の分周比１／Ｎが変更され、分周信号Ｃｄの周波数設定値が変更される。すると、位相比較器４０では、基準信号Ｃｒｅｆが１／Ｒに分周された分周基準信号Ｃｄｒｅｆと分周信号Ｃｄとの位相差を検出し、その位相差を表す比較信号Ｓｕｐ，Ｓｄｏｗｎが生成される。そして、チャージポンプ５０から、比較信号Ｓｕｐ，Ｓｄｏｗｎが表す位相差に応じた量の充放電電流Ｓｉがループフィルタ６０に出力され、ループフィルタ６０では、充放電電流Ｓｉの量に応じて増減される電圧値を制御信号ＳｃとしてＶＣＯ７０に出力する。これにより、ＶＣＯ７０では、発振信号Ｃｏｕｔの周波数が変更される。このように、分周器３０、位相比較器４０、チャージポンプ５０、ループフィルタ６０およびＶＣＯ７０の帰還ループ処理によって、比較信号Ｓｕｐ，Ｓｄｏｗｎのパルス幅が小さくなるように制御され、発振信号Ｃｏｕｔの周波数がｆ１からｆ２へと切り替えられる。
ところで、分周器３０の分周比１／Ｎが変更される際、制御部８０からの切り替え信号Ｓｔ１，Ｓｔ２に応じて、第２ループフィルタ６２の第１スイッチ６５および第２スイッチ６６が差動でオン／オフ切り替えられる。具体的には、第１スイッチ６５をオン状態とし、第２スイッチ６６をオフ状態とする。これにより、抵抗値が変化することで第２ループフィルタ６２のカットオフ周波数が高く（ループ帯域が広く）なるので、発振信号Ｃｏｕｔの周波数をｆ１からｆ２に高速に引き込むことができる。
図４は、周波数切り替え時の発振信号の周波数変化を示す図である。図４には、第１スイッチ６５がオン状態、第２スイッチ６６がオフ状態であるとき、すなわちカットオフ周波数が高いときの発振信号Ｃｏｕｔの周波数引き込み特性１０１と、第１スイッチ６５がオフ状態、第２スイッチ６６がオン状態であるとき、すなわちカットオフ周波数が低いときの発振信号の周波数引き込み特性１０２とが示されている。同図に示すように、第１スイッチ６５をオン状態、第２スイッチ６６をオフ状態にすることで、発振信号Ｃｏｕｔの周波数を高速に引き込むことができる。
次に、発振信号Ｃｏｕｔの周波数をｆ２に引き込んだ後には、制御部８０からの切り替え信号Ｓｔ１，Ｓｔ２に応じて、第１スイッチ６５がオフ状態、第２スイッチ６６がオン状態となるように、差動でスイッチが切り替えられる。これにより、カットオフ周波数が低くなる（ループ帯域が狭くなる）ので、スプリアスを低減することができる。
図５は、発振信号のスペクトルを示す図である。図５には、第１スイッチ６５がオン状態、第２スイッチ６６がオフ状態であるとき、すなわちカットオフ周波数が高いとき発振信号Ｃｏｕｔのスペクトル１０３と、第１スイッチ６５がオフ状態、第２スイッチ６６がオン状態であるとき、すなわちカットオフ周波数が低いときの発振信号Ｃｏｕｔのスペクトル１０４とが示されている。同図に示すように、第１スイッチ６５をオフ状態、第２スイッチ６６をオン状態にすることで、発振信号Ｃｏｕｔのスプリアスを低減することができる。
ここで、本実施形態のＰＬＬ周波数シンセサイザ１の特徴を明確にするために、従来のＰＬＬ周波数シンセサイザの一例と対比して説明する。
図６に、従来のＰＬＬ周波数シンセサイザのループフィルタの回路図を示す。図６に示すループフィルタ６０Ｘは、スイッチ６１Ｘと、第１抵抗素子６２Ｘと、第２抵抗素子６３Ｘと、容量６４Ｘとを有している。スイッチ６１Ｘは、第１抵抗素子６２Ｘと直列に接続されており、第１抵抗素子６２Ｘおよび第２抵抗素子６３Ｘは、チャージポンプとＶＣＯとの間に並列に接続されている。図６に示す従来のＰＬＬ周波数シンセサイザにおけるループフィルタ６０Ｘは、第２抵抗素子６３Ｘに接続されるスイッチ（本実施形態における第２スイッチ６６）を有していない点で本実施形態と異なる。従来のＰＬＬ周波数シンセサイザでは、以下のような不具合が生じる。
スイッチ６１Ｘに用いられるＭＯＳトランジスタは、ＭＯＳトランジスタのサイズに比例した端子間容量を有し、そのスイッチのオン／オフが切り替えられた際に端子間容量が変動する。これにより、スイッチのオン／オフの切り替え前後にループフィルタ６０Ｘにおいて容量の変化が生じ、容量６４Ｘから電荷の移動が行われることでループフィルタ６０Ｘにおいて電圧の変動が生じる。そのため、ループフィルタ６０Ｘから出力される制御信号の値が変動し、ＶＣＯから出力される発振信号の周波数が変動してしまう。
図７は、従来のＰＬＬ周波数シンセサイザにおける周波数切り替え時および周波数切り替え後の発振信号の周波数変移を示す図である。図７に示すように、周波数を所望の周波数に引き込んだ後にスイッチのオン／オフの切り替えを行うと、寄生容量に起因して発振信号の周波数がずれてしまう。このずれた周波数から所望の周波数へは、カットオフ周波数が低い状態で引き込むことになるため、所望の周波数にロックするまでの時間を要してしまう。その結果、周波数を高速で切り替えることが困難になってしまう。
これに対し、本実施形態の第２ループフィルタ６２は、第１スイッチ６５が設けられた第１経路Ｌ１、および第２スイッチ６６が設けられた第２経路Ｌ２によって構成されている。第１スイッチ６５と第２スイッチ６６とは、双方がオフ状態であるとしたときに寄生容量が同じである。これにより、第１スイッチ６５および第２スイッチ６６のオン／オフの切り替えを行った場合であっても、第１スイッチ６５および第２スイッチ６６において寄生容量に変動が生じないので、第１容量６４および第２容量６９に蓄えられた電荷の移動が生じない（もしくは非常に少ない）。従って、第１スイッチ６５および第２スイッチ６６のオン／オフの切り替え動作時に、ループフィルタ６０からＶＣＯ７０へと出力される制御信号Ｓｃの電位変動を低減することができ、発振信号Ｃｏｕｔの周波数変動を低減することができる。その結果、ループフィルタ６０の帯域幅切り替え時の周波数変動を低減することができ、所望の周波数への引き込み時間が短縮されることで、高速に周波数切り替えが可能となる。
また、第１スイッチ６５および第２スイッチ６６それぞれは、ＰＭＯＳトランジスタＰ０〜Ｐ２およびＮＭＯＳトランジスタＮ０〜Ｎ２を含んで構成されている。ＰＭＯＳトランジスタＰ０は、ソース端子とゲート端子とが接続されたＰＭＯＳトランジスタＰ１，Ｐ２の間に接続されている。このＰＭＯＳトランジスタＰ１，Ｐ２は、ドレイン・ソース間が短絡しており、ゲート電圧に応じて容量が変化する電圧可変キャパシタとして動作する。また、ＮＭＯＳトランジスタＮ０は、ソース端子とゲート端子とが接続されたＮＭＯＳトランジスタＮ１，Ｎ２の間に接続されている。ＮＭＯＳトランジスタＮ１，Ｎ２についても同様に、ドレイン・ソース間が短絡しており、ゲート電圧に応じて容量が変化する電圧可変キャパシタとして動作する。そして、ＰＭＯＳトランジスタＰ０、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２それぞれのゲート端子に入力される信号と、ＮＭＯＳトランジスタＮ０、ＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２それぞれのゲート端子に入力される信号とが互いに論理反転関係にある。
そのため、第１スイッチ６５および第２スイッチ６６のオン／オフの切り替えを行った際、ＰＭＯＳトランジスタＰ０のソース端子・ゲート端子間の容量とドレイン端子・ゲート端子間の容量とに蓄えられた電荷を、ＰＭＯＳトランジスタＰ１，Ｐ２に移動させることができる。ＮＭＯＳトランジスタＮ０も同様に、ソース端子・ゲート端子間の容量とドレイン端子・ゲート端子間の容量とに蓄えられた電荷を、ＮＭＯＳトランジスタＮ１，Ｎ２に移動させることができる。これにより、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間における電荷の移動が低減されることになる。従って、周波数のずれを更に低減させることができる。その結果、より高速に周波数を切り替えることが可能となる。
［第２実施形態］
図８は、本発明の第２実施形態に係るＰＬＬ周波数シンセサイザにおけるループフィルタを示す回路図である。図８に示すように、第２実施形態に係るループフィルタ９０は、第１スイッチ９１と、第２スイッチ９２と、第１抵抗素子９３と、第２抵抗素子９４と、第１容量９５とを有している。
第１スイッチ９１および第２スイッチ９２は、第１実施形態と同様に、双方がオフ状態であるときに、寄生容量が互いに同一になるように設定されている。また、第１抵抗素子９３および第２抵抗素子９４は、抵抗値が互いに異なるように設定されている。本実施形態では、第２抵抗素子９４が第１抵抗素子９３よりも抵抗値が大きく設定されている。
第１スイッチ９１および第１抵抗素子９３は、ループフィルタ９０の入力端子及び出力端子から直列に接続されており、第１経路Ｌ３を形成している。第２スイッチ９２および第２抵抗素子９４は、ループフィルタ９０の入力端子及び出力端子から直列に接続されており、第２経路Ｌ４を形成している。第１経路Ｌ３と第２経路Ｌ４とは、並列に設けられており、その一端は、ＶＣＯ７０の制御端子（ループフィルタ９０の出力端子）に接続されている。第１容量９５は、第１経路Ｌ３および第２経路Ｌ４の他端と接地電位ＧＮＤ２との間に接続されている。このようなループフィルタ９０を有するＰＬＬ周波数シンセサイザ１Ａにおいても、上記第１実施形態と同様の動作を行うので、ＰＬＬ周波数シンセサイザ１と同様の効果を奏することができる。
［第３実施形態］
図９は、本発明の第３実施形態に係るＰＬＬ周波数シンセサイザにおけるループフィルタを示す回路図である。図９に示すように、第３実施形態に係るループフィルタ６０Ａは、第１実施形態に係る第２ループフィルタ６２と、第２実施形態に係るループフィルタ９０とによって構成されている。
具体的には、チャージポンプ５０の出力端子（ループフィルタ６０Ａの入力端子）とＶＣＯ７０の入力端子（ループフィルタ６０Ａの出力端子）との間に並列に接続された第１経路Ｌ１と第２経路Ｌ２とのチャージポンプ５０の出力端子側の一端に、互いに並列に設けられた第１経路（第３経路）Ｌ３および第２経路（第４経路）Ｌ４の一端が接続されている。そして、第１容量９５は、第１経路Ｌ３および第２経路Ｌ４の他端と接地電位ＧＮＤ２との間に接続されている。
次に、ループフィルタ６０Ｂの動作について説明する。ループフィルタ６０Ａでは、制御部８０から出力される切り替え信号Ｓｔ１，Ｓｔ２，Ｓｔ３，Ｓｔ４に応じて、第２ループフィルタ６２の第１スイッチ６５および第２スイッチ６６が差動でオン／オフ動作し、ループフィルタ９０の第１スイッチ（第３スイッチ）９１および第２スイッチ（第４スイッチ）９２が差動でオン／オフ動作する。具体的には、第１スイッチ６５がオン状態のときは、第２スイッチ６６がオフ状態となり、第１スイッチ６５がオフ状態のときは、第２スイッチ６６がオン状態となる。また、第１スイッチ９１がオン状態のときは、第３スイッチ９２がオフ状態となり、第１スイッチ９１がオフ状態のときは、第２スイッチ９２がオン状態となる。
このように、第１スイッチ６５および第２スイッチ６６と、第１スイッチ９１および第２スイッチ９２とをそれぞれ差動でオン／オフ動作を行わせることで、発振信号Ｃｏｕｔの周波数設定値を切り替える際に、最適な時定数（カットオフ周波数）に設定することができる。なお、第１スイッチ６５及び第２スイッチ６６と、第１スイッチ９１及び第２スイッチ９２と、は連動してオン／オフを制御してもよいし、独立してオン／オフを制御してもよい。さらに、上記第１実施形態および第２実施形態と同様に、第１スイッチ６５および第２スイッチ６６は、双方がオフ状態であるときに、寄生容量が互いに同一になるように設定されている。また、第１スイッチ９１および第２スイッチ９２も、双方がオフ状態であるときに、寄生容量が互いに同一になるように設定されている。そのため、ループフィルタ６０Ａを有するＰＬＬ周波数シンセサイザ１Ｂにおいても、第１実施形態および第２実施形態のＰＬＬ周波数シンセサイザ１，１Ａと同様の効果を奏することができる。
［第４実施形態］
図１０は、本発明の第４実施形態に係るＰＬＬ周波数シンセサイザにおけるループフィルタを示す回路図である。図１０に示すように、第４実施形態に係るループフィルタ６０Ｂにおける第２ループフィルタ１１０は、第１実施形態に係る第２ループフィルタ６２の一部と、第２実施形態に係るループフィルタ９０とによって構成されている。
具体的には、チャージポンプ５０の出力端子（ループフィルタ６０Ｂの入力端子）とＶＣＯ７０の制御端子（ループフィルタ６０Ｂの出力端子）との間に並列に接続された第１経路Ｌ１と第２経路Ｌ２とのＶＣＯ７０の制御端子側の一端に、互いに並列に設けられた第３経路Ｌ５および第４経路Ｌ６の一端が接続されている。そして、第１容量９５は、第３経路Ｌ５および第４経路Ｌ６の他端と接地電位ＧＮＤ２との間に接続されている。
次に、第２ループフィルタ１１０の動作について説明する。第２ループフィルタ１１０では、制御部８０から出力される切り替え信号Ｓｔ１，Ｓｔ２，Ｓｔ３，Ｓｔ４に応じて第１スイッチ６５および第２スイッチ６６が差動でオン／オフ動作し、第３スイッチ１１１および第４スイッチ１１２が差動でオン／オフ動作する。具体的には、第１スイッチ６５がオン状態のときは、第２スイッチ６６がオフ状態となり、第１スイッチ６５がオフ状態のときは、第２スイッチ６６がオン状態となる。第３スイッチ１１１がオン状態のときは、第４スイッチ１１２がオフ状態となり、第３スイッチ１１１がオフ状態のときは、第４スイッチ１１２がオン状態となる。
このように、第１スイッチ６５および第２スイッチ６６と、第３スイッチ１１１および第４スイッチ１１２とをそれぞれ差動でオン／オフ動作を行わせることで、発振信号Ｃｏｕｔの周波数設定値を切り替える際に、最適な時定数（カットオフ周波数）に設定することができる。なお、第１スイッチ６５及び第２スイッチ６６と、第１スイッチ１１１及び第２スイッチ１１２と、は連動してオン／オフを制御してもよいし、独立してオン／オフを制御してもよい。さらに、上記第１実施形態および第２実施形態と同様に、第１スイッチ６５および第２スイッチ６６は、双方がオフ状態であるときに、端子間容量が互いに同一になるように設定されている。また、第３スイッチ１１１および第４スイッチ１１２も、双方がオフ状態であるときに、端子間容量が互いに同一になるように設定されている。そのため、第２ループフィルタ１１０を有するＰＬＬ周波数シンセサイザ１Ｃにおいても、第１実施形態および第２実施形態のＰＬＬ周波数シンセサイザ１，１Ａ，１Ｂと同様の効果を奏することができる。
なお、本発明は上記した実施形態に限定されることなく種々の変形が可能である。
上記各実施形態では、第１スイッチ６５に直列に接続される第２抵抗素子６７を設けているが、第１経路Ｌ１および第２経路Ｌ２の抵抗値が異なれば、第２抵抗素子６７を設けなくてもよい。同様に、第１経路Ｌ３（第３経路Ｌ５）および第２経路Ｌ４（第４経路Ｌ６）の抵抗値が異なれば、第１抵抗素子９３を設けなくてもよい。
本発明の第１実施形態に係るＰＬＬ周波数シンセサイザを示す回路ブロック図である。 ループフィルタを示す回路図である。 第１スイッチおよび第２スイッチの詳細を示す回路図である。 周波数切り替え時の発振信号の周波数変化を示す図である。 発振信号のスペクトルを示す図である。 従来のＰＬＬ周波数シンセサイザのループフィルタの回路図を示す。 従来のＰＬＬ周波数シンセサイザにおける周波数切り替え時および周波数切り替え後の発振信号の周波数変移を示す図である。 本発明の第２実施形態に係るＰＬＬ周波数シンセサイザにおけるループフィルタを示す回路図である。 本発明の第３実施形態に係るＰＬＬ周波数シンセサイザにおけるループフィルタを示す回路図である。 本発明の第４実施形態に係るＰＬＬ周波数シンセサイザにおけるループフィルタを示す回路図である。
符号の説明
１，１Ａ，１Ｂ，１Ｃ…ＰＬＬ周波数シンセサイザ、３０…分周器、４０…位相比較回路、５０…チャージポンプ、６０，６０Ａ，６０Ｂ，９０…ループフィルタ、６５，９１…第１スイッチ、６６，９２…第２スイッチ、６９…第２容量、９５…第１容量、７０…ＶＣＯ（電圧制御発振器）、１１１（９１）…第３スイッチ、１１２（９２）…第４スイッチ、Ｌ１，Ｌ３…第１経路、Ｌ２，Ｌ４…第２経路、Ｌ５…第３経路、Ｌ６…第４経路、Ｐ０〜Ｐ２…ＰＭＯＳトランジスタ、Ｎ０〜Ｎ２…ＮＭＯＳトランジスタ、Ｃｏｕｔ…発振信号、Ｃｄ…分周信号、Ｃｒｅｆ…基準信号、Ｓｕｐ，Ｓｄｏｗｎ…比較信号、Ｓｉ…充放電電流、Ｓｃ…制御信号。

Claims (8)

  1. 制御電圧が印加され、この制御電圧に応じた周波数の発振信号を出力する電圧制御発振器と、
    前記発振信号が入力され、この発振信号を分周した分周信号を出力する分周器と、
    前記分周信号と基準信号とを比較することにより前記分周信号と基準信号との位相差を検出して、この検出した位相差を表す比較信号を出力する位相比較器と、
    前記比較信号が入力され、この比較信号が表す位相差に応じた充放電電流を出力するチャージポンプと、
    前記充放電電流が入力端に入力され、この充放電電流に応じて増減される前記制御電圧を出力端から出力するループフィルタと、
    を備え、
    前記ループフィルタは、
    前記入力端と前記出力端との間に接続された第１経路および当該第１経路に並列に接続された第２経路と、前記第１経路上に設けられた第１スイッチと、前記第２経路上に設けられた第２スイッチと、前記出力端に一方の端子が接続された容量と、を含み、
    前記第１スイッチおよび前記第２スイッチがオフ状態であるときに前記第１スイッチおよび前記第２スイッチそれぞれの寄生容量が互いに同じであり、前記第１スイッチおよび前記第２スイッチがオン状態であるときに前記第１経路および前記第２経路それぞれの抵抗値が異なり、前記第１スイッチまたは前記第２スイッチのうちいずれか一方がオン状態であるときに他方がオフ状態である、
    ことを特徴とするＰＬＬ周波数シンセサイザ。
  2. 前記ループフィルタは、
    第３経路および当該第３経路に並列に接続された第４経路と、前記第３経路上に設けられた第３スイッチと、前記第４経路上に設けられた第４スイッチと、前記第３経路および前記第４経路の一方の端に対して一方の端子が接続された容量と、を更に含み、
    前記第３経路の他方の端または前記容量の他方の端子のいずれか一方が前記入力端に接続され、
    前記第３スイッチおよび前記第４スイッチがオフ状態であるときに前記第３スイッチおよび前記第４スイッチそれぞれの寄生容量が互いに同じであり、前記第３スイッチおよび前記第４スイッチがオン状態であるときに前記第３経路および前記第４経路それぞれの抵抗値が異なり、前記第３スイッチまたは前記第４スイッチのうちいずれか一方がオン状態であるときに他方がオフ状態である、
    ことを特徴とする請求項１記載のＰＬＬ周波数シンセサイザ。
  3. 制御電圧が印加され、この制御電圧に応じた周波数の発振信号を出力する電圧制御発振器と、
    前記発振信号が入力され、この発振信号を分周した分周信号を出力する分周器と、
    前記分周信号と基準信号とを比較することにより前記分周信号と基準信号との位相差を検出して、この検出した位相差を表す比較信号を出力する位相比較器と、
    前記比較信号が入力され、この比較信号が表す位相差に応じた充放電電流を出力するチャージポンプと、
    前記充放電電流が入力端に入力され、この充放電電流に応じて増減される前記制御電圧を出力端から出力するループフィルタと、
    を備え、
    前記ループフィルタは、
    第１経路および当該第１経路に並列に接続された第２経路と、前記第１経路上に設けられた第１スイッチと、前記第２経路上に設けられた第２スイッチと、前記第１経路および前記第２経路の一方の端に対して一方の端子が接続された容量と、を含み、
    前記第１経路の他方の端または前記容量の他方の端子のいずれか一方が前記入力端および出力端の間に接続され、
    前記第１スイッチおよび前記第２スイッチがオフ状態であるときに前記第１スイッチおよび前記第２スイッチそれぞれの寄生容量が互いに同じであり、前記第１スイッチおよび前記第２スイッチがオン状態であるときに前記第１経路および前記第２経路それぞれの抵抗値が異なり、前記第１スイッチまたは前記第２スイッチのうちいずれか一方がオン状態であるときに他方がオフ状態である、
    ことを特徴とするＰＬＬ周波数シンセサイザ。
  4. 制御電圧が印加され、この制御電圧に応じた周波数の発振信号を出力する電圧制御発振器と、
    前記発振信号が入力され、この発振信号を分周した分周信号を出力する分周器と、
    前記分周信号と基準信号とを比較することにより前記分周信号と基準信号との位相差を検出して、この検出した位相差を表す比較信号を出力する位相比較器と、
    前記比較信号が入力され、この比較信号が表す位相差に応じた充放電電流を出力するチャージポンプと、
    前記充放電電流が入力端に入力され、この充放電電流に応じて増減される前記制御電圧を出力端から出力するループフィルタと、
    を備え、
    前記ループフィルタは、
    前記入力端と前記出力端との間に接続された第１経路および当該第１経路に並列に接続された第２経路と、前記第１経路上に設けられた第１スイッチと、前記第２経路上に設けられた第２スイッチと、第３経路および当該第３経路に並列に接続された第４経路と、前記第３経路上に設けられた第３スイッチと、前記第４経路上に設けられた第４スイッチと、前記第３経路および前記第４経路の一方の端に対して一方の端子が接続された容量と、を含み、
    前記第３経路の他方の端または前記容量の他方の端子のいずれか一方が前記出力端に接続され、
    前記第１スイッチおよび前記第２スイッチがオフ状態であるときに前記第１スイッチおよび前記第２スイッチそれぞれの寄生容量が互いに同じであり、前記第１スイッチおよび前記第２スイッチがオン状態であるときに前記第１経路および前記第２経路それぞれの抵抗値が異なり、前記第３スイッチおよび前記第４スイッチがオフ状態であるときに前記第３スイッチおよび前記第４スイッチそれぞれの寄生容量が互いに同じであり、前記第３スイッチおよび前記第４スイッチがオン状態であるときに前記第３経路および前記第４経路それぞれの抵抗値が異なり、前記第１スイッチまたは前記第２スイッチのうちいずれか一方がオン状態であるときに他方がオフ状態であると共に、前記第３スイッチまたは前記第４スイッチのうちいずれか一方がオン状態であるときに他方がオフ状態である、
    ことを特徴とするＰＬＬ周波数シンセサイザ。
  5. 前記第１スイッチおよび前記第２スイッチそれぞれは、ゲート端子、ソース端子およびドレイン端子を各々有するＰＭＯＳトランジスタＰ０〜Ｐ２およびＮＭＯＳトランジスタＮ０〜Ｎ２を含み、
    前記ＰＭＯＳトランジスタＰ０のソース端子と、前記ＰＭＯＳトランジスタＰ１のソース端子およびドレイン端子と、前記ＮＭＯＳトランジスタＮ０のソース端子と、前記ＮＭＯＳトランジスタＮ１のソース端子およびドレイン端子と、が互いに接続されて第１端をなし、
    前記ＰＭＯＳトランジスタＰ０のドレイン端子と、前記ＰＭＯＳトランジスタＰ２のソース端子およびドレイン端子と、前記ＮＭＯＳトランジスタＮ０のドレイン端子と、前記ＮＭＯＳトランジスタＮ２のソース端子およびドレイン端子と、が互いに接続されて第２端をなし、
    前記第１スイッチの第１端および第２端は前記第１経路上に設けられ、前記第２スイッチの第１端および第２端は前記第２経路上に設けられ、
    前記ＰＭＯＳトランジスタＰ０、前記ＮＭＯＳトランジスタＮ１および前記ＮＭＯＳトランジスタＮ２それぞれのゲート端子に入力される信号と、前記ＮＭＯＳトランジスタＮ０、前記ＰＭＯＳトランジスタＰ１および前記ＰＭＯＳトランジスタＰ２それぞれのゲート端子に入力される信号とが、互いに論理反転関係にある、
    ことを特徴とする請求項１記載のＰＬＬ周波数シンセサイザ。
  6. 前記第３および第４スイッチそれぞれは、ゲート端子、ソース端子およびドレイン端子を各々有するＰＭＯＳトランジスタＰ０〜Ｐ２およびＮＭＯＳトランジスタＮ０〜Ｎ２を含み、
    前記ＰＭＯＳトランジスタＰ０のソース端子と、前記ＰＭＯＳトランジスタＰ１のソース端子およびドレイン端子と、前記ＮＭＯＳトランジスタＮ０のソース端子と、前記ＮＭＯＳトランジスタＮ１のソース端子およびドレイン端子と、が互いに接続されて第１端をなし、
    前記ＰＭＯＳトランジスタＰ０のドレイン端子と、前記ＰＭＯＳトランジスタＰ２のソース端子およびドレイン端子と、前記ＮＭＯＳトランジスタＮ０のドレイン端子と、前記ＮＭＯＳトランジスタＮ２のソース端子およびドレイン端子と、が互いに接続されて第２端をなし、
    前記第３スイッチの第１端および第２端は前記第３経路上に設けられ、前記第４スイッチの第１端および第２端は前記第４経路上に設けられ、
    前記ＰＭＯＳトランジスタＰ０、前記ＮＭＯＳトランジスタＮ１および前記ＮＭＯＳトランジスタＮ２それぞれのゲート端子に入力される信号と、前記ＮＭＯＳトランジスタＮ０、前記ＰＭＯＳトランジスタＰ１および前記ＰＭＯＳトランジスタＰ２それぞれのゲート端子に入力される信号と、が互いに論理反転関係にある、
    ことを特徴とする請求項２に記載のＰＬＬ周波数シンセサイザ。
  7. 前記第１スイッチおよび前記第２スイッチそれぞれは、ゲート端子、ソース端子およびドレイン端子を各々有するＰＭＯＳトランジスタＰ０〜Ｐ２およびＮＭＯＳトランジスタＮ０〜Ｎ２を含み、
    前記ＰＭＯＳトランジスタＰ０のソース端子と、前記ＰＭＯＳトランジスタＰ１のソース端子およびドレイン端子と、前記ＮＭＯＳトランジスタＮ０のソース端子と、前記ＮＭＯＳトランジスタＮ１のソース端子およびドレイン端子と、が互いに接続されて第１端をなし、
    前記ＰＭＯＳトランジスタＰ０のドレイン端子と、前記ＰＭＯＳトランジスタＰ２のソース端子およびドレイン端子と、前記ＮＭＯＳトランジスタＮ０のドレイン端子と、前記ＮＭＯＳトランジスタＮ２のソース端子およびドレイン端子と、が互いに接続されて第２端をなし、
    前記第１スイッチの第１端および第２端は前記第１経路上に設けられ、前記第２スイッチの第１端および第２端は前記第２経路上に設けられ、
    前記ＰＭＯＳトランジスタＰ０、前記ＮＭＯＳトランジスタＮ１および前記ＮＭＯＳトランジスタＮ２それぞれのゲート端子に入力される信号と、前記ＮＭＯＳトランジスタＮ０、前記ＰＭＯＳトランジスタＰ１および前記ＰＭＯＳトランジスタＰ２それぞれのゲート端子に入力される信号と、が互いに論理反転関係にある、
    ことを特徴とする請求項３記載のＰＬＬ周波数シンセサイザ。
  8. 前記第１〜第４スイッチそれぞれは、ゲート端子、ソース端子およびドレイン端子を各々有するＰＭＯＳトランジスタＰ０〜Ｐ２およびＮＭＯＳトランジスタＮ０〜Ｎ２を含み、
    前記ＰＭＯＳトランジスタＰ０のソース端子と、前記ＰＭＯＳトランジスタＰ１のソース端子およびドレイン端子と、前記ＮＭＯＳトランジスタＮ０のソース端子と、前記ＮＭＯＳトランジスタＮ１のソース端子およびドレイン端子と、が互いに接続されて第１端をなし、
    前記ＰＭＯＳトランジスタＰ０のドレイン端子と、前記ＰＭＯＳトランジスタＰ２のソース端子およびドレイン端子と、前記ＮＭＯＳトランジスタＮ０のドレイン端子と、前記ＮＭＯＳトランジスタＮ２のソース端子およびドレイン端子と、が互いに接続されて第２端をなし、
    前記第１スイッチの第１端および第２端は前記第１経路上に設けられ、前記第２スイッチの第１端および第２端は前記第２経路上に設けられ、
    前記第３スイッチの第１端および第２端は前記第３経路上に設けられ、前記第４スイッチの第１端および第２端は前記第４経路上に設けられ、
    前記ＰＭＯＳトランジスタＰ０、前記ＮＭＯＳトランジスタＮ１および前記ＮＭＯＳトランジスタＮ２それぞれのゲート端子に入力される信号と、前記ＮＭＯＳトランジスタＮ０、前記ＰＭＯＳトランジスタＰ１および前記ＰＭＯＳトランジスタＰ２それぞれのゲート端子に入力される信号とが、互いに論理反転関係にある、
    ことを特徴とする請求項４に記載のＰＬＬ周波数シンセサイザ。
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