JPH07336218A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH07336218A JPH07336218A JP6129180A JP12918094A JPH07336218A JP H07336218 A JPH07336218 A JP H07336218A JP 6129180 A JP6129180 A JP 6129180A JP 12918094 A JP12918094 A JP 12918094A JP H07336218 A JPH07336218 A JP H07336218A
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- JP
- Japan
- Prior art keywords
- signal
- frequency
- phase difference
- unit
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronizing For Television (AREA)
- Controls And Circuits For Display Device (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 映像ソースを切り換えたときの表示画面の乱
れを防止する。 【構成】 基準信号と比較信号間の位相差を検出する位
相比較器１と、前記位相比較器１が出力した信号を入力
し、直流電圧に変換する低域フィルタ（ＬＰＦ）２と、
前記直流電圧により制御され位相を調整し、所定の周波
数の信号を出力する電圧制御発振器（ＶＣＯ）３と、前
記ＶＣＯ３の出力信号を入力し、制御信号に基づき、該
出力信号の周波数を増減させる周波数可変部４と、前記
周波数可変部４の出力信号を分周し、前記位相比較器１
に帰還接続する分周器５と、位相差状態を判定する状態
判定部６と、周波数可変制御部４に対する周波数増減の
制御を行うための係数を生成する係数生成部７と、基準
信号の周期を検出する周期検出部８と、位相差の基準デ
ータを記憶する記憶部９と、位相差状態を判別する判別
部１０と、各部を制御する制御部１１とでなる。
れを防止する。 【構成】 基準信号と比較信号間の位相差を検出する位
相比較器１と、前記位相比較器１が出力した信号を入力
し、直流電圧に変換する低域フィルタ（ＬＰＦ）２と、
前記直流電圧により制御され位相を調整し、所定の周波
数の信号を出力する電圧制御発振器（ＶＣＯ）３と、前
記ＶＣＯ３の出力信号を入力し、制御信号に基づき、該
出力信号の周波数を増減させる周波数可変部４と、前記
周波数可変部４の出力信号を分周し、前記位相比較器１
に帰還接続する分周器５と、位相差状態を判定する状態
判定部６と、周波数可変制御部４に対する周波数増減の
制御を行うための係数を生成する係数生成部７と、基準
信号の周期を検出する周期検出部８と、位相差の基準デ
ータを記憶する記憶部９と、位相差状態を判別する判別
部１０と、各部を制御する制御部１１とでなる。
Description
【０００１】
【産業上の利用分野】本発明は基準信号を切り換えた際
に同基準信号に高速で位相ロックするＰＬＬ（フェーズ
・ロックド・ループ）に関する。
に同基準信号に高速で位相ロックするＰＬＬ（フェーズ
・ロックド・ループ）に関する。
【０００２】
【従来の技術】マルチメディア表示システム等では、テ
レビ放送、パソコン、ゲームなど様々の映像ソースを表
示する。従来の、前記システムでは、ＰＬＬ（フェーズ
・ロックド・ループ）方式により、映像ソース毎に走査
周波数が異なる基準信号に位相同期した安定なシステム
クロックを生成するが、映像信号を切替えた場合、高速
で前記基準信号に位相ロックする必要がある。
レビ放送、パソコン、ゲームなど様々の映像ソースを表
示する。従来の、前記システムでは、ＰＬＬ（フェーズ
・ロックド・ループ）方式により、映像ソース毎に走査
周波数が異なる基準信号に位相同期した安定なシステム
クロックを生成するが、映像信号を切替えた場合、高速
で前記基準信号に位相ロックする必要がある。
【０００３】図４に示すＰＬＬ回路では、１は基準信号
として入力した、例えば、放送されたカラーテレビ信号
の水平同期信号４０、例えば、１５．７３ｋＨｚと、電
圧制御発振器（ＶＣＯ）３が発振し出力するクロック信
号４１を分周器５で分周して得られる帰還信号（水平同
期信号）４２とを位相比較し、両信号の位相差に応じた
信号を発生する位相比較器である。２は、前記位相比較
器１から位相差に応じた信号が供給され、該信号に基づ
き直流電圧を生成する低域フィルタ（ＬＰＦ）である。
３は、前記直流電圧に基づき、発振周波数と位相を制御
し、所望のクロック信号４１を生成し出力する電圧制御
発振（ＶＣＯ）器である。５は、前記クロック信号４１
を所定の比率（分周比）で分周し、帰還信号４２を生成
する分周器である。例えば、４×ｆｓｃ（色副搬送波）
のクロックを９１０分周して、１５．７３ｋＨｚの水平
走査周波数の帰還信号４２を生成する。
として入力した、例えば、放送されたカラーテレビ信号
の水平同期信号４０、例えば、１５．７３ｋＨｚと、電
圧制御発振器（ＶＣＯ）３が発振し出力するクロック信
号４１を分周器５で分周して得られる帰還信号（水平同
期信号）４２とを位相比較し、両信号の位相差に応じた
信号を発生する位相比較器である。２は、前記位相比較
器１から位相差に応じた信号が供給され、該信号に基づ
き直流電圧を生成する低域フィルタ（ＬＰＦ）である。
３は、前記直流電圧に基づき、発振周波数と位相を制御
し、所望のクロック信号４１を生成し出力する電圧制御
発振（ＶＣＯ）器である。５は、前記クロック信号４１
を所定の比率（分周比）で分周し、帰還信号４２を生成
する分周器である。例えば、４×ｆｓｃ（色副搬送波）
のクロックを９１０分周して、１５．７３ｋＨｚの水平
走査周波数の帰還信号４２を生成する。
【０００４】しかし、図４のＰＬＬ回路では、入力を切
替えた場合、電圧制御発振器（ＶＣＯ）３が発振したシ
ステムクロックを、前記入力の基準信号に位相ロックす
るまでに、例えば数十水平走査期間程度の時間がかか
り、表示画面の乱れが起こる問題があった。
替えた場合、電圧制御発振器（ＶＣＯ）３が発振したシ
ステムクロックを、前記入力の基準信号に位相ロックす
るまでに、例えば数十水平走査期間程度の時間がかか
り、表示画面の乱れが起こる問題があった。
【０００５】
【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、映像ソースを切り換えた場合、表
示画面の乱れがほとんど発生しないＰＬＬ回路を提供す
ることを目的とする。
鑑みなされたもので、映像ソースを切り換えた場合、表
示画面の乱れがほとんど発生しないＰＬＬ回路を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、入力した基準信号と比較信号間との位相差を検出し
該位相差に応じた信号を出力する位相比較部と、前記位
相比較部が出力した信号を入力し直流電圧に変換する低
域フィルタと、前記低域フィルタに縦続接続するととも
に前記直流電圧により制御され所定の周波数の信号を発
生し該信号を出力する電圧制御発振部と、前記電圧制御
発振部の出力信号を分周し前記比較信号として位相比較
部に帰還接続する分周部とからなるＰＬＬ回路におい
て、前記電圧制御発振部の出力信号を入力し該出力信号
の周波数を制御信号に基づき増加あるいは減少する周波
数可変部と、位相差に応じた信号を入力して前記周波数
可変部を制御する信号を出力する周波数可変制御部とで
なり、前記周波数可変制御部が出力する位相差に基づい
た信号に相応して、周波数可変部が周波数を増加あるい
は減少する。
に、入力した基準信号と比較信号間との位相差を検出し
該位相差に応じた信号を出力する位相比較部と、前記位
相比較部が出力した信号を入力し直流電圧に変換する低
域フィルタと、前記低域フィルタに縦続接続するととも
に前記直流電圧により制御され所定の周波数の信号を発
生し該信号を出力する電圧制御発振部と、前記電圧制御
発振部の出力信号を分周し前記比較信号として位相比較
部に帰還接続する分周部とからなるＰＬＬ回路におい
て、前記電圧制御発振部の出力信号を入力し該出力信号
の周波数を制御信号に基づき増加あるいは減少する周波
数可変部と、位相差に応じた信号を入力して前記周波数
可変部を制御する信号を出力する周波数可変制御部とで
なり、前記周波数可変制御部が出力する位相差に基づい
た信号に相応して、周波数可変部が周波数を増加あるい
は減少する。
【０００７】
【作用】以上のように構成したので、周波数可変制御部
は基準信号と比較信号間の位相差に基づいた信号に相応
して、位相差が基準値Ａ（大きい値）より大きい場合
は、周波数可変部の周波数を、例えば、１０％など、大
きく増加あるいは減少する制御を行う。 位相差が中程度の場合は、周波数可変部の周波数を、
例えば、数％など、中程度に増加あるいは減少する制御
を行う。 位相差が基準値Ｍ（小さい値）より小さい場合は、周
波数可変部の周波数を、例えば、０・０１％など、微小
に増加あるいは減少する制御を行う。 位相が連続して２回一致する場合は、周波数可変部の
周波数を固定とする制御を行う。
は基準信号と比較信号間の位相差に基づいた信号に相応
して、位相差が基準値Ａ（大きい値）より大きい場合
は、周波数可変部の周波数を、例えば、１０％など、大
きく増加あるいは減少する制御を行う。 位相差が中程度の場合は、周波数可変部の周波数を、
例えば、数％など、中程度に増加あるいは減少する制御
を行う。 位相差が基準値Ｍ（小さい値）より小さい場合は、周
波数可変部の周波数を、例えば、０・０１％など、微小
に増加あるいは減少する制御を行う。 位相が連続して２回一致する場合は、周波数可変部の
周波数を固定とする制御を行う。
【０００８】
【実施例】以下、本発明によるＰＬＬ回路について、図
を用いて詳細に説明する。図１は、本発明によるＰＬＬ
回路の実施例ブロック図である。１は、１つの入力端子
に入力した基準信号、例えば、テレビ放送の水平同期信
号（１５．７３ｋＨｚ）などと、他の入力端子に帰還入
力した比較信号間の位相差を検出し、該位相差に基づく
信号を出力する位相比較器である。２は、前記位相比較
器１が出力した信号を入力し、直流電圧に変換する低域
フィルタ（ＬＰＦ）である。３は、前記低域フィルタ２
に縦続接続するとともに、前記直流電圧により制御され
位相を調整し、所定の周波数の信号を発生し出力する電
圧制御発振器（ＶＣＯ）である。４は、前記電圧制御発
振器３の出力信号を入力し、制御信号、例えば、掛け算
の係数に相当する信号など、に基づき、該出力信号の周
波数を増加あるいは減少させる周波数可変部である。５
は、前記周波数可変部４の出力信号を分周し、例えば、
出力信号が４×ｆｓｃ（色副搬送波）のクロックである
場合、それを９１０分周して、１５．７３ｋＨｚの水平
走査周波数の比較信号を生成し、前記位相比較器１に帰
還接続する分周器である。６は、位相比較器１の位相差
に基づいた信号から位相差状態を判定する状態判定部で
ある。７は、周波数可変制御部４に対し、周波数の増減
の制御を行うための、例えば、掛け算の係数を生成する
係数生成部である。８は、前記位相比較器１に入力した
基準信号の周期を検出する周期検出部である。９は位相
差の基準データを記憶する記憶部である。１０は基準デ
ータに基づき現在の位相差状態を判別する判別部であ
る。１１は各部を制御する制御部である。
を用いて詳細に説明する。図１は、本発明によるＰＬＬ
回路の実施例ブロック図である。１は、１つの入力端子
に入力した基準信号、例えば、テレビ放送の水平同期信
号（１５．７３ｋＨｚ）などと、他の入力端子に帰還入
力した比較信号間の位相差を検出し、該位相差に基づく
信号を出力する位相比較器である。２は、前記位相比較
器１が出力した信号を入力し、直流電圧に変換する低域
フィルタ（ＬＰＦ）である。３は、前記低域フィルタ２
に縦続接続するとともに、前記直流電圧により制御され
位相を調整し、所定の周波数の信号を発生し出力する電
圧制御発振器（ＶＣＯ）である。４は、前記電圧制御発
振器３の出力信号を入力し、制御信号、例えば、掛け算
の係数に相当する信号など、に基づき、該出力信号の周
波数を増加あるいは減少させる周波数可変部である。５
は、前記周波数可変部４の出力信号を分周し、例えば、
出力信号が４×ｆｓｃ（色副搬送波）のクロックである
場合、それを９１０分周して、１５．７３ｋＨｚの水平
走査周波数の比較信号を生成し、前記位相比較器１に帰
還接続する分周器である。６は、位相比較器１の位相差
に基づいた信号から位相差状態を判定する状態判定部で
ある。７は、周波数可変制御部４に対し、周波数の増減
の制御を行うための、例えば、掛け算の係数を生成する
係数生成部である。８は、前記位相比較器１に入力した
基準信号の周期を検出する周期検出部である。９は位相
差の基準データを記憶する記憶部である。１０は基準デ
ータに基づき現在の位相差状態を判別する判別部であ
る。１１は各部を制御する制御部である。
【０００９】本発明によるＰＬＬ回路の動作を図１、図
２および図３に従い説明する。マルチメディア表示シス
テム等では、テレビ放送、パソコン、ゲームなど様々の
映像ソースを切り換えて表示する。図２、図３によれ
ば、ステップ１で、例えば、切り換えの直後、表示する
映像ソースの水平走査信号を基準信号とし、同基準信号
の最初の同期信号部分と、システム内部で生成した比較
信号（水平走査信号）の同期信号部分との位相差Ａを状
態判定部６が遅れと判定し、ステップ７で、判別部１０
がＡの遅れの程度を判定する。図２を参照して動作をさ
らに詳細に述べると、比較信号の方がＡだけ位相遅れ状
態にあり（ステップ１で遅れ）、ステップ７で、判別部
１０がこの位相遅れＡを、記憶部９に記憶している基準
データと比較して判定する。例えば、遅れの程度が基準
値Ａよりも大であり、遅れの程度が大と判定する（ステ
ップ７でＹＥＳ）。ステップ７で、係数生成部７では、
前記遅れの程度が大とした判定に基づき、所要の、例え
ば１０％周波数を増加する係数を生成し、同係数を周波
数可変部４に供給する（ステップ７）。その結果、周波
数可変部４が出力する信号の周期は約９％減少するの
で、同信号を分周器５で分周して得られた比較信号の周
期は、約９％減少し、ステップ12で、周期検出部８の機
能を使用して、次の周期を待つ。
２および図３に従い説明する。マルチメディア表示シス
テム等では、テレビ放送、パソコン、ゲームなど様々の
映像ソースを切り換えて表示する。図２、図３によれ
ば、ステップ１で、例えば、切り換えの直後、表示する
映像ソースの水平走査信号を基準信号とし、同基準信号
の最初の同期信号部分と、システム内部で生成した比較
信号（水平走査信号）の同期信号部分との位相差Ａを状
態判定部６が遅れと判定し、ステップ７で、判別部１０
がＡの遅れの程度を判定する。図２を参照して動作をさ
らに詳細に述べると、比較信号の方がＡだけ位相遅れ状
態にあり（ステップ１で遅れ）、ステップ７で、判別部
１０がこの位相遅れＡを、記憶部９に記憶している基準
データと比較して判定する。例えば、遅れの程度が基準
値Ａよりも大であり、遅れの程度が大と判定する（ステ
ップ７でＹＥＳ）。ステップ７で、係数生成部７では、
前記遅れの程度が大とした判定に基づき、所要の、例え
ば１０％周波数を増加する係数を生成し、同係数を周波
数可変部４に供給する（ステップ７）。その結果、周波
数可変部４が出力する信号の周期は約９％減少するの
で、同信号を分周器５で分周して得られた比較信号の周
期は、約９％減少し、ステップ12で、周期検出部８の機
能を使用して、次の周期を待つ。
【００１０】前記ステップ１に戻り、以下、図２の位相
ロックを、上記説明と同様のループ動作で行う。ステッ
プ１で、Ｂの位相状態を遅れと判定し、ステップ７で、
基準値Ａと比較し、位相遅れＢは遅れの程度が大（ステ
ップ７でＹＥＳ）と判定し、ステップ８で周波数を、例
えば、１０％増加し、ステップ12を経由して、前記ステ
ップ１に戻る。同様にしてステップ１で、Ｃの位相状態
を遅れと判定し、ステップ７で基準値と比較し、・・・
さらに基準値Ｍと比較し、位相遅れＣは、遅れの程度が
極小（ステップ９でＮＯ）と判定し、ステップ11で周波
数を、例えば、0.01％増加し、ステップ12を経由して、
前記ステップ１に戻る。ステップ１で、次の位相状態を
「一致」と判定し、ステップ13で、基準信号の次の周期
を待ち、ステップ14で、Ｄの位相状態を「進み」と判定
し、ステップ２で基準値と比較し、・・・さらに基準値
Ｍと比較し、位相進みＤは進みの程度が極小（ステップ
４でＮＯ）と判定し、ステップ６で、周波数を、例え
ば、0.01％減少し、ステップ12を経由して、前記ステッ
プ１に戻る。ステップ１で、次の位相状態を「一致」と
判定し、ステップ13で基準信号の次の周期を待ち、ステ
ップ14で、「一致」と判定し（ステップ14でＹＥＳ）、
周波数を固定して終了する。尚、図２に示すように、連
続して２回位相状態が「一致」すると、周期と位相が一
致したことになるので、位相ロック動作を終了する。ま
た、説明を省略したステップでも、以上に説明したステ
ップと同様の動作を行う。例えば、ステップ２で基準値
Ａと比較し、位相進みの程度が大（ステップ２でＹＥ
Ｓ）である場合は、ステップ３で周波数を、例えば、10
％減少し、ステップ12に進むように、ループ毎に各動作
を繰り返す。また、図３のフローチャートの基準値は、
Ａ＞・・・＞Ｍの関係にある。また、周波数を増減させ
る方法として、電圧制御発振器（ＶＣＯ）３の出力信号
の周波数をｆ（ＶＣＯ）とし、変更した周波数をｆ（Ｖ
ａｒ）とすると、ｆ（Ｖａｒ）＝係数×ｆ（ＶＣＯ）で
示す掛け算の関係となり、係数が１より大であれば、ｆ
（Ｖａｒ）は増加し、係数が１より小であれば、ｆ（Ｖ
ａｒ）は減少する。また、係数の構成は小数形式でも、
Ｍ／Ｎ（Ｍ，Ｎは整数）の分数形式であっても良い。
ロックを、上記説明と同様のループ動作で行う。ステッ
プ１で、Ｂの位相状態を遅れと判定し、ステップ７で、
基準値Ａと比較し、位相遅れＢは遅れの程度が大（ステ
ップ７でＹＥＳ）と判定し、ステップ８で周波数を、例
えば、１０％増加し、ステップ12を経由して、前記ステ
ップ１に戻る。同様にしてステップ１で、Ｃの位相状態
を遅れと判定し、ステップ７で基準値と比較し、・・・
さらに基準値Ｍと比較し、位相遅れＣは、遅れの程度が
極小（ステップ９でＮＯ）と判定し、ステップ11で周波
数を、例えば、0.01％増加し、ステップ12を経由して、
前記ステップ１に戻る。ステップ１で、次の位相状態を
「一致」と判定し、ステップ13で、基準信号の次の周期
を待ち、ステップ14で、Ｄの位相状態を「進み」と判定
し、ステップ２で基準値と比較し、・・・さらに基準値
Ｍと比較し、位相進みＤは進みの程度が極小（ステップ
４でＮＯ）と判定し、ステップ６で、周波数を、例え
ば、0.01％減少し、ステップ12を経由して、前記ステッ
プ１に戻る。ステップ１で、次の位相状態を「一致」と
判定し、ステップ13で基準信号の次の周期を待ち、ステ
ップ14で、「一致」と判定し（ステップ14でＹＥＳ）、
周波数を固定して終了する。尚、図２に示すように、連
続して２回位相状態が「一致」すると、周期と位相が一
致したことになるので、位相ロック動作を終了する。ま
た、説明を省略したステップでも、以上に説明したステ
ップと同様の動作を行う。例えば、ステップ２で基準値
Ａと比較し、位相進みの程度が大（ステップ２でＹＥ
Ｓ）である場合は、ステップ３で周波数を、例えば、10
％減少し、ステップ12に進むように、ループ毎に各動作
を繰り返す。また、図３のフローチャートの基準値は、
Ａ＞・・・＞Ｍの関係にある。また、周波数を増減させ
る方法として、電圧制御発振器（ＶＣＯ）３の出力信号
の周波数をｆ（ＶＣＯ）とし、変更した周波数をｆ（Ｖ
ａｒ）とすると、ｆ（Ｖａｒ）＝係数×ｆ（ＶＣＯ）で
示す掛け算の関係となり、係数が１より大であれば、ｆ
（Ｖａｒ）は増加し、係数が１より小であれば、ｆ（Ｖ
ａｒ）は減少する。また、係数の構成は小数形式でも、
Ｍ／Ｎ（Ｍ，Ｎは整数）の分数形式であっても良い。
【００１１】
【発明の効果】以上説明したように、本発明は映像ソー
スを切り換えた場合、表示画面の乱れがほとんど発生し
ないＰＬＬ回路を提供する。従って、マルチメディア表
示システム等で、テレビ放送、パソコン、ゲームなど様
々の映像ソースを次々に切り換えて表示する用途に対応
できるメリットがある。
スを切り換えた場合、表示画面の乱れがほとんど発生し
ないＰＬＬ回路を提供する。従って、マルチメディア表
示システム等で、テレビ放送、パソコン、ゲームなど様
々の映像ソースを次々に切り換えて表示する用途に対応
できるメリットがある。
【図１】本発明によるＰＬＬ回路の実施例ブロック図で
ある。
ある。
【図２】本発明によるＰＬＬ回路の動作を表すタイムチ
ャートである。
ャートである。
【図３】本発明によるＰＬＬ回路の動作を表すフローチ
ャートである。
ャートである。
【図４】従来のＰＬＬ回路の実施例ブロック図である。
１ 位相比較器 ２ 低域フィルタ（ＬＰＦ） ３ 電圧制御発振器（ＶＣＯ） ４ 周波数可変部 ５ 分周器 ６ 状態判定部 ７ 係数生成部 ８ 周期検出部 ９ 記憶部 １０ 判別部 １１ 制御部 ４０ 入力信号 ４１ 出力（クロック）信号 ４２ 帰還信号
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/12 Ａ
Claims (6)
- 【請求項１】 入力した基準信号と比較信号間との位相
差を検出し該位相差に応じた信号を出力する位相比較部
と、前記位相比較部が出力した信号を入力し直流電圧に
変換する低域フィルタと、前記低域フィルタに縦続接続
するとともに前記直流電圧により制御され所定の周波数
の信号を発生し該信号を出力する電圧制御発振部と、前
記電圧制御発振部の出力信号を分周し前記比較信号とし
て位相比較部に帰還接続する分周部とからなるＰＬＬ回
路において、 前記電圧制御発振部の出力信号を入力し該出力信号の周
波数を制御信号に基づき増加あるいは減少する周波数可
変部と、位相差に応じた信号を入力して前記周波数可変
部を制御する信号を出力する周波数可変制御部とでな
り、 前記周波数可変制御部が出力する位相差に基づいた信号
に相応して、周波数可変部が周波数を増加あるいは減少
することを特徴とするＰＬＬ回路。 - 【請求項２】 上記周波数可変制御部を、位相差に基づ
いた信号から位相差状態を検出する状態判定部と、周波
数可変部へ供給する可変係数を生成する係数生成部と、
入力した基準信号の周期を検出する周期検出部と、位相
差の基準データを記憶する記憶部と、基準データに基づ
き現在の位相差状態を判定する判別部と、各部を制御す
る制御部とでなることを特徴とした請求項１記載のＰＬ
Ｌ回路。 - 【請求項３】 上記周波数可変部で、入力した基準信号
の周期毎に、同基準信号と比較信号との位相差に基づく
周波数の調整を行い、判別部で基準信号と比較信号が連
続２回以上一致した場合、周波数を固定することを特徴
とした請求項２記載のＰＬＬ回路。 - 【請求項４】 上記係数生成部を、位相差に相応したア
ドレスに所定の係数を関連付けて記憶させるメモリマッ
プを設けたメモリで構成することを特徴とした請求項２
記載のＰＬＬ回路。 - 【請求項５】 上記周波数可変部を、供給された係数
と、電圧制御発振部の出力信号とを掛け算して所要の周
波数を生成することを特徴とした請求項１記載のＰＬＬ
回路。 - 【請求項６】 上記係数を分母および分子がそれぞれ整
数の分数とすることを特徴とした請求項５記載のＰＬＬ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6129180A JPH07336218A (ja) | 1994-06-10 | 1994-06-10 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6129180A JPH07336218A (ja) | 1994-06-10 | 1994-06-10 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07336218A true JPH07336218A (ja) | 1995-12-22 |
Family
ID=15003125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6129180A Pending JPH07336218A (ja) | 1994-06-10 | 1994-06-10 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07336218A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7190361B2 (en) * | 2001-07-10 | 2007-03-13 | Hitachi, Ltd. | Image display device |
| JP2009147916A (ja) * | 2007-11-21 | 2009-07-02 | Fujitsu Ten Ltd | 映像信号処理装置 |
-
1994
- 1994-06-10 JP JP6129180A patent/JPH07336218A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7190361B2 (en) * | 2001-07-10 | 2007-03-13 | Hitachi, Ltd. | Image display device |
| JP2009147916A (ja) * | 2007-11-21 | 2009-07-02 | Fujitsu Ten Ltd | 映像信号処理装置 |
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