JPH04282917A - クロック発生装置 - Google Patents
クロック発生装置Info
- Publication number
- JPH04282917A JPH04282917A JP3046586A JP4658691A JPH04282917A JP H04282917 A JPH04282917 A JP H04282917A JP 3046586 A JP3046586 A JP 3046586A JP 4658691 A JP4658691 A JP 4658691A JP H04282917 A JPH04282917 A JP H04282917A
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- JP
- Japan
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- frequency
- signal
- input
- clock signal
- clock
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 238000012850 discrimination method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、入力同期信号に同期し
たクロック信号を発生する装置に関し、広範囲の入力周
波数に対応してクロック信号を発生させるクロック発生
装置に関するものである。
たクロック信号を発生する装置に関し、広範囲の入力周
波数に対応してクロック信号を発生させるクロック発生
装置に関するものである。
【０００２】
【従来の技術】従来のクロック発生装置としては、位相
比較器と電圧制御発振器とで構成されている。位相比較
器に入力した信号周波数に基づきｎ倍の周波数を電圧制
御発振器で発振させ、その発振出力は分周回路で１／ｎ
に分周された分周信号と入力信号の位相を位相比較器で
位相比較して、位相同期ループを構成して、常に入力信
号の周波数に同期したｎ倍のクロック信号を発生するこ
とができる。
比較器と電圧制御発振器とで構成されている。位相比較
器に入力した信号周波数に基づきｎ倍の周波数を電圧制
御発振器で発振させ、その発振出力は分周回路で１／ｎ
に分周された分周信号と入力信号の位相を位相比較器で
位相比較して、位相同期ループを構成して、常に入力信
号の周波数に同期したｎ倍のクロック信号を発生するこ
とができる。
【０００３】
【発明が解決しようとする課題】しかしながら前記のよ
うな構成では、電圧制御発振器に発振周波数に起因する
動作範囲が狭いため、約２倍の範囲の入力周波数にしか
対応できないというという問題点を有していた。
うな構成では、電圧制御発振器に発振周波数に起因する
動作範囲が狭いため、約２倍の範囲の入力周波数にしか
対応できないというという問題点を有していた。
【０００４】本発明はかかる点に鑑み、入力信号の周波
数に対応して分周比を制御することにより、対応範囲の
広いクロック信号を発生するクロック発生装置を提供す
ることを目的とする。
数に対応して分周比を制御することにより、対応範囲の
広いクロック信号を発生するクロック発生装置を提供す
ることを目的とする。
【０００５】
【課題を解決するための手段】本発明は、入力同期信号
のｎ倍（ｎは正の数）の周波数のクロック信号を発振す
る電圧制御発振手段と、電圧制御発振手段の出力を分周
する分周手段と、分周手段の出力と入力同期信号との位
相比較を行い位相同期ループを構成する位相同期ループ
手段と、入力同期信号の周波数を検出する検手段と、検
出信号により前記分周手段を制御する制御手段を備えて
いる。
のｎ倍（ｎは正の数）の周波数のクロック信号を発振す
る電圧制御発振手段と、電圧制御発振手段の出力を分周
する分周手段と、分周手段の出力と入力同期信号との位
相比較を行い位相同期ループを構成する位相同期ループ
手段と、入力同期信号の周波数を検出する検手段と、検
出信号により前記分周手段を制御する制御手段を備えて
いる。
【０００６】
【作用】本発明は前記した構成により、電圧制御発振器
の発振周波数は一定とし、入力信号周波数に応じて分周
比を制御することにより、入力周波数に同期したクロッ
ク周波数を発生することにより、入力信号に同期して任
意の周波数のクロック信号の発生が可能であり、広範囲
の入力信号に対応できる。特に、広範囲の走査周波数に
対応できるマルチスキャン対応のディスプレイ装置のデ
ジタル処理に適している。
の発振周波数は一定とし、入力信号周波数に応じて分周
比を制御することにより、入力周波数に同期したクロッ
ク周波数を発生することにより、入力信号に同期して任
意の周波数のクロック信号の発生が可能であり、広範囲
の入力信号に対応できる。特に、広範囲の走査周波数に
対応できるマルチスキャン対応のディスプレイ装置のデ
ジタル処理に適している。
【０００７】
【実施例】図１は本発明の第１の実施例におけるクロッ
ク発生装置のブロック図を示すものである。図１におい
て、２は位相比較を行うための位相比較器、３は位相比
較器からの出力電圧に応じてクロック信号を発振する電
圧制御発振器、４はクロック信号を分周するための分周
回路、５は入力信号の周波数を判別するための周波数判
別回路である。
ク発生装置のブロック図を示すものである。図１におい
て、２は位相比較を行うための位相比較器、３は位相比
較器からの出力電圧に応じてクロック信号を発振する電
圧制御発振器、４はクロック信号を分周するための分周
回路、５は入力信号の周波数を判別するための周波数判
別回路である。
【０００８】以上のように構成されたこの実施例のクロ
ック発生装置において、以下その動作を説明するため、
図２の動作波形図を用いる。入力端子１に同図（ｂ）に
示す周波数の高い入力信号が入力されると、位相比較器
２と電圧制御発振器３と分周回路４で構成されえた位相
同期ループにより、同図（ｃ）に示すクロック信号が出
力端子６から出力される。
ック発生装置において、以下その動作を説明するため、
図２の動作波形図を用いる。入力端子１に同図（ｂ）に
示す周波数の高い入力信号が入力されると、位相比較器
２と電圧制御発振器３と分周回路４で構成されえた位相
同期ループにより、同図（ｃ）に示すクロック信号が出
力端子６から出力される。
【０００９】次に、同図（ａ）に示す周波数に低い入力
信号が入力されると、通常であれば電圧制御発振器３か
らは同図（ｄ）に示すように入力信号に対応したクロッ
ク信号が出力されるが、本発明では電圧制御初振器５の
出力は常に同図（ｃ）に示すクロック信号が出力される
。入力端子１からの入力信号は信号判別回路５に供給さ
れて、信号判別される。この判別信号は分周回路４に供
給されて、カウンタの分周比が制御される。即ち、入力
周波数が低いときは分周比を大きく、入力周波数が高い
ときは分周比小さく設定している。従って、入力端子１
に同図（ａ）に示す信号が入力された場合は出力端子６
には同図（ｄ）に示すクロック信号が出力される。図２
から分かるように、入力周波数に対応したクロック信号
が出力されることになる。但し、電圧制御発振器３の動
作条件は常に一定であるため、安定なクロック信号が得
られることになる。図２では入力信号に対して１０倍の
クロック信号を発生しており、同図（ｂ）に示す入力信
号が供給されたときは、電圧制御発振器３からのクロッ
ク周波数と同等のクロック信号が出力端子６から出力さ
れる。また同図（ａ）に示す入力信号が供給されたとき
は、電圧制御発振器３からのクロック周波数を１／２に
分周したクロック信号が出力端子６から出力される。即
ち、入力周波数に応じて分周比を変化させて、常に一定
発振周波数を出力しながら入力周波数に対応したクロッ
ク信号を作成している。
信号が入力されると、通常であれば電圧制御発振器３か
らは同図（ｄ）に示すように入力信号に対応したクロッ
ク信号が出力されるが、本発明では電圧制御初振器５の
出力は常に同図（ｃ）に示すクロック信号が出力される
。入力端子１からの入力信号は信号判別回路５に供給さ
れて、信号判別される。この判別信号は分周回路４に供
給されて、カウンタの分周比が制御される。即ち、入力
周波数が低いときは分周比を大きく、入力周波数が高い
ときは分周比小さく設定している。従って、入力端子１
に同図（ａ）に示す信号が入力された場合は出力端子６
には同図（ｄ）に示すクロック信号が出力される。図２
から分かるように、入力周波数に対応したクロック信号
が出力されることになる。但し、電圧制御発振器３の動
作条件は常に一定であるため、安定なクロック信号が得
られることになる。図２では入力信号に対して１０倍の
クロック信号を発生しており、同図（ｂ）に示す入力信
号が供給されたときは、電圧制御発振器３からのクロッ
ク周波数と同等のクロック信号が出力端子６から出力さ
れる。また同図（ａ）に示す入力信号が供給されたとき
は、電圧制御発振器３からのクロック周波数を１／２に
分周したクロック信号が出力端子６から出力される。即
ち、入力周波数に応じて分周比を変化させて、常に一定
発振周波数を出力しながら入力周波数に対応したクロッ
ク信号を作成している。
【００１０】次に、具体的な構成について詳細に説明す
るため、図３のブロック図を用いる。図１と同様な動作
を行うものは同じ番号で示し説明は省略する。２のＰＣ
は位相比較器の略、３のＶＣＯは電圧制御発振器の略で
ある。ＶＣＯ３からの発振出力はカウンタ１２，１３，
１４で構成された分周回路に供給される。カウンタ１１
では１６分周、カインタ１０では１４分周、カウンタ１
２ではＣＰＵ１３からの周波数判別信号に基づき分周比
が制御されている。ＣＰＵ１３での周波数判別動作は入
力端子１４から基準クロック信号と入力端子１からの入
力同期信号の分周比をソフト的に検出しており、その複
数の判別信号はカウンタ１２の分周比制御端子に入力さ
れる。
るため、図３のブロック図を用いる。図１と同様な動作
を行うものは同じ番号で示し説明は省略する。２のＰＣ
は位相比較器の略、３のＶＣＯは電圧制御発振器の略で
ある。ＶＣＯ３からの発振出力はカウンタ１２，１３，
１４で構成された分周回路に供給される。カウンタ１１
では１６分周、カインタ１０では１４分周、カウンタ１
２ではＣＰＵ１３からの周波数判別信号に基づき分周比
が制御されている。ＣＰＵ１３での周波数判別動作は入
力端子１４から基準クロック信号と入力端子１からの入
力同期信号の分周比をソフト的に検出しており、その複
数の判別信号はカウンタ１２の分周比制御端子に入力さ
れる。
【００１１】次に、実際に周波数の異なる水平同期信号
が入力された場合の動作について詳細に説明するため、
図４の動作モード図を用いる。入力端子１の水平走査周
波数１００ｋＨｚの同期信号が供給された場合は、カウ
ンタ１２の分周は１／１でありクロック信号としては２
２．４ＭＨｚが、６４ｋＨｚにときはカウンタ１２の分
周比は１／２でクロック周波数１１．２ＭＨｚ、３３ｋ
Ｈｚのときはカウンタ１２の分周比は１／３でクロック
周波数７．４８ＭＨｚ、１５ｋＨｚのときはカウンタ１
２の分周比１／８で３．７３ＭＨｚが出力端子６から出
力される。この場合ＶＣＯ３からの発振周波数は２０〜
２８ＭＨｚと多少変化するがＶＣＯの動作範囲内である
ため、安定なクロック信号が発生される。
が入力された場合の動作について詳細に説明するため、
図４の動作モード図を用いる。入力端子１の水平走査周
波数１００ｋＨｚの同期信号が供給された場合は、カウ
ンタ１２の分周は１／１でありクロック信号としては２
２．４ＭＨｚが、６４ｋＨｚにときはカウンタ１２の分
周比は１／２でクロック周波数１１．２ＭＨｚ、３３ｋ
Ｈｚのときはカウンタ１２の分周比は１／３でクロック
周波数７．４８ＭＨｚ、１５ｋＨｚのときはカウンタ１
２の分周比１／８で３．７３ＭＨｚが出力端子６から出
力される。この場合ＶＣＯ３からの発振周波数は２０〜
２８ＭＨｚと多少変化するがＶＣＯの動作範囲内である
ため、安定なクロック信号が発生される。
【００１２】以上にようにして発生したクロック信号に
応用としては、テスト信号や補正波形の発生のためのア
ドレス信号として、各種のアドレス信号として使用する
ことができる。
応用としては、テスト信号や補正波形の発生のためのア
ドレス信号として、各種のアドレス信号として使用する
ことができる。
【００１３】以上のようにこの実施例によれば、電圧制
御発振器の発振周波数は一定とし、入力信号周波数に応
じて分周比を制御することにより、入力周波数に同期し
たクロック信号を発生することにより、入力信号に同期
して任意の周波数のクロック発生が可能であり、広範囲
の入力信号に対応することができる。
御発振器の発振周波数は一定とし、入力信号周波数に応
じて分周比を制御することにより、入力周波数に同期し
たクロック信号を発生することにより、入力信号に同期
して任意の周波数のクロック発生が可能であり、広範囲
の入力信号に対応することができる。
【００１４】なお、本実施例では周波数判別方法として
ＣＰＵ処理によるソフト判別を行う場合について説明し
たが、ハード的に行う周波数判別を行ってよい。
ＣＰＵ処理によるソフト判別を行う場合について説明し
たが、ハード的に行う周波数判別を行ってよい。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
電圧制御発振器の発振周波数は一定とし、入力信号周波
数に応じて分周比を制御することにより、入力周波数に
同期したクロック周波数を発生することにより、入力信
号に同期して任意の周波数のクロック発生が可能であり
、広範囲の入力信号に対応することができる。また、電
圧制御発振器からの発振周波数が入力信号周波数にかか
わらず常に一定であるため、電圧制御発振器の動作条件
や位相比較ループのための応答速度を制御するためのＬ
ＰＦのカットオフ周波数の制御が不要であるため、ＬＳ
Ｉ化に適した構成が実現できる。特に、広範囲の走査周
波数に対応できるマルチスキャン対応のディスプレイ装
置のデジタル処理に非常に適しており、その実用的効果
は大きい。
電圧制御発振器の発振周波数は一定とし、入力信号周波
数に応じて分周比を制御することにより、入力周波数に
同期したクロック周波数を発生することにより、入力信
号に同期して任意の周波数のクロック発生が可能であり
、広範囲の入力信号に対応することができる。また、電
圧制御発振器からの発振周波数が入力信号周波数にかか
わらず常に一定であるため、電圧制御発振器の動作条件
や位相比較ループのための応答速度を制御するためのＬ
ＰＦのカットオフ周波数の制御が不要であるため、ＬＳ
Ｉ化に適した構成が実現できる。特に、広範囲の走査周
波数に対応できるマルチスキャン対応のディスプレイ装
置のデジタル処理に非常に適しており、その実用的効果
は大きい。
【図１】本発明の第１の実施例におけるクロック発生装
置装置のブロック図である。
置装置のブロック図である。
【図２】同実施例の動作波形図である。
【図３】同実施例の具体的なブロック図ある。
【図４】同実施例の動作モード図ある。
２ 位相比較器
３ 電圧制御発振器
４ 分周回路
５ 周波数判別回路
Claims (1)
- 【請求項１】 入力同期信号のｎ倍（ｎは正の数）の
周波数のクロック信号を発振する電圧制御発振手段と、
前記電圧制御発振手段の出力を分周する分周手段と、前
記分周手段の出力と入力同期信号との位相比較を行い位
相同期ループを構成する位相同期ループ手段と、前記入
力同期信号の周波数を検出する検出手段と、前記検出信
号により前記分周手段を制御する制御手段を備えたこと
を特徴とするクロック発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046586A JPH04282917A (ja) | 1991-03-12 | 1991-03-12 | クロック発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046586A JPH04282917A (ja) | 1991-03-12 | 1991-03-12 | クロック発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04282917A true JPH04282917A (ja) | 1992-10-08 |
Family
ID=12751407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3046586A Pending JPH04282917A (ja) | 1991-03-12 | 1991-03-12 | クロック発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04282917A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275553B1 (en) | 1998-02-12 | 2001-08-14 | Nec Corporation | Digital PLL circuit and clock generation method |
| US6486857B1 (en) | 1999-02-12 | 2002-11-26 | Nec Corporation | Deflection correction circuit for narrowing a pull-in range of a VCO to reduce frequency variations in a horizontal synchronizing signal |
| JP2007129306A (ja) * | 2005-11-01 | 2007-05-24 | Nec Corp | Ｐｌｌ制御回路 |
| JP2010081532A (ja) * | 2008-09-29 | 2010-04-08 | Fujitsu Ten Ltd | 発振回路、及び映像表示装置 |
-
1991
- 1991-03-12 JP JP3046586A patent/JPH04282917A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275553B1 (en) | 1998-02-12 | 2001-08-14 | Nec Corporation | Digital PLL circuit and clock generation method |
| US6486857B1 (en) | 1999-02-12 | 2002-11-26 | Nec Corporation | Deflection correction circuit for narrowing a pull-in range of a VCO to reduce frequency variations in a horizontal synchronizing signal |
| JP2007129306A (ja) * | 2005-11-01 | 2007-05-24 | Nec Corp | Ｐｌｌ制御回路 |
| US8004323B2 (en) | 2005-11-01 | 2011-08-23 | Nec Corporation | PLL control circuit |
| JP2010081532A (ja) * | 2008-09-29 | 2010-04-08 | Fujitsu Ten Ltd | 発振回路、及び映像表示装置 |
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