KR101978702B1 - 픽셀 클럭 생성기, 이의 동작 방법, 및 이를 포함하는 장치들 - Google Patents

픽셀 클럭 생성기, 이의 동작 방법, 및 이를 포함하는 장치들 Download PDF

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Abstract

픽셀 클럭 생성기(pixel clock generator(PCG))의 동작 방법은 제어 전압 신호에 따라, 각각이 서로 다른 위상을 가지는 N(N은 자연수)개의 클럭 신호들을 생성하는 단계, 생성된 N개의 클럭 신호들을 직접(directly) 수신하고, 수신된 상기 N개의 클럭 신호들에 기초하여, 각각이 서로 다른 위상을 가지는 M(M은 N보다 큰 자연수)개의 분주된 클럭 신호들을 생성하는 단계, 및 상기 M개의 분주 된 클럭 신호들 중에서 적어도 2개의 클럭 신호들을 선택하고, 선택된 클럭 신호들을 기초로 픽셀 클럭 신호를 생성하는 단계를 포함한다.

Description

픽셀 클럭 생성기, 이의 동작 방법, 및 이를 포함하는 장치들{PIXEL CLOCK GENERATOR, OPERATION METHOD THEREOF, AND APPARATUSES HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 픽셀 클럭 생성기(pixel clock generator)에 관한 것으로, 특히 전압 제어 발진기(voltage controlled oscillator(VCO))로부터 직접 전송된 복수의 클럭 신호들 각각에 기초하여 생성된 각각이 서로 다른 위상을 가진 복수의 분주된 클럭 신호들에 따라, 픽셀 클럭 신호를 생성하는 방법과 이를 이용하는 장치들에 관한 것이다.
디지털 텔레비젼(digital television(DTV))은 아날로그 신호들을 사용하는 기존의 텔레비전과 달리, 디지털 신호들을 사용하여 비디오(video)와 오디오(audio)를 출력할 수 있는 시스템을 말한다.
디지털 텔레비젼은 좁은 대역폭(bandwidth)을 가지는 채널(channel)을 사용할 수 있는 장점이 있다. 또한, 상기 디지털 텔레비젼은 멀티캐스팅(multicasting; 즉, 한 채널에 여러 프로그램을 동시에 방송하는 기능), 및 전자 프로그램 가이드(electric program guide (EPG))도 가능하다.
디지털 텔레비젼은 수신된 아날로그 영상 신호, 예컨대 RGB 신호를 디지털 영상 신호로 변환하기 위해 사용되는 클럭 신호를 공급하는 픽셀 클럭 생성기(pixel clock generator(PCG))를 포함할 수 있다.
본 발명이 이루고자 하는 기술적인 과제는, 전압 제어 발진기로부터 직접 전송된 복수의 클럭 신호들 각각에 기초하여 생성된 서로 다른 위상을 가진 복수의 분주된 클럭 신호들에 따라, 픽셀 클럭 신호를 생성함으로써 픽셀 클럭 생성기의 면적 효율(area-efficient)을 향상시킬 수 있는 픽셀 클럭 생성기, 이의 동작 방법, 및 이를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 픽셀 클럭 생성기(pixel clock generator(PCG))의 동작 방법은 제어 전압 신호에 따라, 각각이 서로 다른 위상을 가지는 N(N은 자연수)개의 클럭 신호들을 생성하는 단계, 생성된 N개의 클럭 신호들을 직접(directly) 수신하고, 수신된 상기 N개의 클럭 신호들에 기초하여, 각각이 서로 다른 위상을 가지는 M(M은 N보다 큰 자연수)개의 분주된 클럭 신호들을 생성하는 단계, 및 상기 M개의 분주 된 클럭 신호들 중에서 적어도 2개의 클럭 신호들을 선택하고, 선택된 클럭 신호들에 기초하여 픽셀 클럭 신호를 생성하는 단계를 포함할 수 있다.
실시 예에 따라, 상기 M은 상기 N의 정수 배일 수 있다.
실시 예에 따라, 상기 픽셀 클럭 신호를 생성하는 단계는, 상기 선택된 클럭 신호들 중에서 어느 하나의 활성화에 응답하여 활성화되고, 상기 선택된 클럭 신호들 중에서 다른 하나의 활성화에 응답하여 비활성화되는 상기 픽셀 클럭 신호를 생성할 수 있다.
실시 예에 따라, 상기 픽셀 클럭 신호를 분주하여, 분주된 픽셀 클럭 신호를 출력하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따른 픽셀 클럭 생성기(pixel clock generator(PCG))는 제어 전압 신호에 따라, 각각이 서로 다른 위상을 가지는 N(N은 자연수)개의 클럭 신호들을 생성하는 전압 제어 발진기, 상기 전압 제어 발진기로부터 직접(directly) 전송된 상기 N개의 클럭 신호들에 기초하여, 각각이 서로 다른 위상을 가지는 M(M은 N보다 큰 자연수)개의 분주된 클럭 신호들을 생성하는 분주 다중위상 신호 생성 회로, 및 상기 M개의 분주 된 클럭 신호들 중에서 적어도 2개의 클럭 신호들을 선택하고, 선택된 클럭 신호들에 기초하여 픽셀 클럭 신호를 생성하는 픽셀 클럭 신호 조절기를 포함할 수 있다.
실시 예에 따라, 상기 픽셀 클럭 신호 조절기는, 선택된 상기 적어도 2개의 클럭 신호들 각각을 분주하는 제1분주 회로, 및 상기 제1분주 회로에 의해 분주된 적어도 2개의 분주 클럭 신호들에 기초하여 상기 픽셀 클럭 신호를 생성하는 클럭 조절 회로를 포함할 수 있다.
실시 예에 따라, 상기 픽셀 클럭 신호를 분주하여, 분주된 픽셀 클럭 신호를 출력하는 제2분주 회로를 더 포함할 수 있다.
실시 예에 따라, 상기 제어 전압 신호를 생성하는 제어 전압 생성기, 및 상기 M개의 분주된 클럭 신호들 중에서 어느 하나를 분주하여 상기 제어 전압 생성기로 전송하는 제3분주 회로를 더 포함하고, 상기 제3분주 회로의 분주 비는 상기 제1분주 회로의 분주 비와 상기 제2분주 회로의 분주 비의 곱일 수 있다.
실시 예에 따라, 상기 M은 상기 N의 정수 배일 수 있다.
실시 예에 따라, 분주 다중위상 신호 생성 회로는 복수의 D 플립플롭들(flip-flops)을 포함하고, 상기 복수의 D 플립플롭들 중에서 어느 하나의 D 플립플롭의 출력 단자는 다른 하나의 D 플립플롭의 클럭 단자에 접속되고, 상기 어느 하나의 D 플립플롭의 반전 출력 단자는 상기 어느 하나의 D 플립플롭의 입력 단자 및 또 다른 하나의 D 플립플롭의 클럭 단자에 접속될 수 있다.
본 발명의 일 실시 예에 따른 아날로그 프론트-엔드(analog front-end(AFE))는 상기 픽셀 클럭 생성기, 및 상기 픽셀 클럭 신호에 기초하여 아날로그 영상 신호를 디지털 영상 신호로 변환하는 아날로그-디지털 변환기(analog-digital converter(ADC))를 포함할 수 있다.
실시 예에 따라, 상기 픽셀 클럭 신호 조절기는, 선택된 상기 적어도 2개의 클럭 신호들 각각을 분주하는 제1분주 회로, 및 상기 제1분주 회로에 의해 분주된 적어도 2개의 분주 클럭 신호들에 기초하여 상기 픽셀 클럭 신호를 생성하는 클럭 조절 회로를 포함할 수 있다.
실시 예에 따라, 상기 픽셀 클럭 신호를 분주하여, 분주된 픽셀 클럭 신호를 출력하는 제2분주 회로를 더 포함할 수 있다.
실시 예에 따라, 상기 제어 전압 신호를 생성하는 제어 전압 생성기, 및 상기 M개의 분주된 클럭 신호들 중에서 어느 하나를 분주하여 상기 제어 전압 생성기로 전송하는 제3분주 회로를 더 포함하고, 상기 제3분주 회로의 분주 비는 상기 제1분주 회로의 분주 비와 상기 제2분주 회로의 분주 비의 곱일 수 있다.
본 발명의 일 실시 예에 따른 DTV(digital television) 시스템은 상기 아날로그 프론트-엔드, 상기 아날로그 프론트-엔드로부터 전송된 상기 디지털 영상 신호를 처리하여 영상 데이터를 생성하는 디지털 신호 프로세서(digital signal processor(DSP)), 및 생성된 영상 데이터를 디스플레이하기 위한 디스플레이 유닛(display unit)을 포함할 수 있다.
본 발명의 실시 예에 따른 방법과 장치는 전압 제어 발진기로부터 직접 전송된 복수의 클럭 신호들 각각에 기초하여 생성된 서로 다른 위상을 가진 복수의 분주된 클럭 신호들에 따라, 픽셀 클럭 신호를 생성함으로써 픽셀 클럭 생성기의 구조를 간략하게 할 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 방법과 장치는 픽셀 클럭 생성기의 구조를 간략하게 함으로써, 상기 픽셀 클럭 생성기가 차지하는 면적을 줄일 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 방법과 장치는 픽셀 클럭 생성기의 구조를 간략하게 함으로써, 상기 픽셀 클럭 생성기의 설계 비용과 테스트 비용을 절감시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 DTV(digital television) 시스템의 블록도이다.
도 2는 도 1에 도시된 아날로그 프론트-엔드(analog front-end)의 블록도이다.
도 3은 도 2에 도시된 픽셀 클럭 생성기의 블록도이다.
도 4는 도 3에 도시된 다중 위상 신호 생성기의 블록도이다.
도 5는 도 4에 도시된 분주 다중 위상 신호 생성회로의 일부의 일 실시 예를 나타낸 도면이다.
도 6은 도 5에 도시된 분주 다중 위상 신호 생성회로의 일부로 입력되는 클럭 신호와 분주 다중 위상 신호 생성회로의 일부로부터 출력되는 클럭 신호의 관계를 설명하기 위한 타이밍도이다.
도 7은 도 3에 도시된 픽셀 클럭 신호 조절기의 블록도이다.
도 8은 도 7에 도시된 클럭 조절 회로의 블록도이다.
도 9는 도 8에 도시된 클럭 조절 회로가 픽셀 클럭 신호 생성하는 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 픽셀 클럭 생성기의 일 실시 예에 따른 동작 방법의 플로우차트이다.
도 11은 본 발명의 픽셀 클럭 생성기의 다른 실시 예에 따른 동작 방법의 플로우차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수개의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 DTV(digital television) 시스템의 블록도이다.
도 1을 참조하면, 도 1에 도시된 DTV 시스템(10)은 위성용(satellite) DTV 시스템, 케이블용(cable) DTV 시스템, 휴대용(handheld) DTV 시스템, 또는 지상파용(terrestrial) DTV 시스템 등으로 구현될 수 있다. DTV 시스템 (10)은 HD(high-definition) TV 시스템을 포함하는 개념을 의미할 수 있다.
상기 휴대용 DTV 시스템은 이동 전화기, 스마트폰(smart phone), 태블릿(tablet) PC, 차량용 내비게이션(navigation) 장치, PDA(personal digital assistant), 또는 PMP(portable multimedia player)에 구현될 수 있다.
DTV 시스템(10)은 아날로그 프론트-엔드(analog front-end(AFE);100), 디지털 신호 프로세서(digital signal processor(DSP);200), 및 디스플레이 유닛(display unit;300)을 포함할 수 있다.
AFE(100)는 아날로그 영상 신호(S_AN), 예컨대 RGB 신호를 수신하고, 수신된 아날로그 영상 신호(S_AN)에 포함된 동기 신호에 동기되어 아날로그 영상 신호(S_AN)를 디지털 영상 신호(S_DG)로 변환할 수 있다.
실시 예에 따라, 아날로그 영상 신호(S_AN)는 무선 통신을 통하여 안테나(antenna;미도시)와 튜너(tuner;미도시)를 거쳐 AFE(100)로 입력된 신호일 수 있다.
다른 실시 예에 따라, 아날로그 영상 신호(S_AN)는 디지털 영상 신호,예컨대 HDMI(high-definition multimedia interface) 신호가 유선 통신을 통하여 DTV 시스템(10)으로 전송된 후, 컨버터(converter)를 통하여 변환되어 입력된 것일 수 있다.
AFE(100)는 디지털 영상 신호(S_DG)와 함께 분주된 픽셀 클럭 신호(HSOUT)를 DSP(200)로 전송할 수 있다.
실시 예에 따라, 분주된 픽셀 클럭 신호(HSOUT)는 DSP(200)로 전송되어 디스플레이 유닛(300)에서 디스플레이되는 화면의 수평 동기 주파수를 조절하는 데 사용될 수 있다.
디지털 영상 신호(S_DG)과 분주된 픽셀 클럭 신호(HSOUT)에 대해서는 도 7을 참조하여 상세히 설명된다.
DSP(200)는 AFE(100)로부터 전송된 디지털 영상 신호(S_DG)를 처리하여, 처리 결과에 따라 영상 데이터(D_IMG)를 출력할 수 있다.
디스플레이 유닛(300)은 DSP(200)로부터 전송된 영상 데이터(D_IMG)를 디스플레이할 수 있다.
실시 예에 따라, 디스플레이 유닛(300)은 영상 데이터(D_IMG)를 디스플레이, 예컨대, LCD(Liquid Crystal Display), LED 디스플레이, OLED 디스플레이, AMOLED(Active Matrix Organic Light Emitting Diodes) 디스플레이, 또는 플렉시블 디스플레이(flexible display) 등을 통하여 디스플레이할 수 있다.
도 2는 도 1에 도시된 아날로그 프론트-엔드의 블록도이다.
도 1과 도 2를 참조하면, 아날로그 프론트-엔드(analog front-end(AFE);100)은 아날로그 디지털 컨버터(analog digital converter(ADC);110), 동기 신호 검출 회로(synchronization signal detection circuit;120), 및 픽셀 클럭 생성기(pixel clock generator(PCG);130)를 포함할 수 있다.
실시 예에 따라, AFE(100)는 하나의 칩(chip)으로 집적될 수 있다.
ADC(110)는 아날로그 영상 신호(S_AN)를 수신하고, 픽셀 클럭 생성기(130)으로부터 전송된 픽셀 클럭 신호(TLLC)에 동기되어, 수신된 아날로그 영상 신호(S_AN)를 디지털 영상 신호(S_DG)로 변환할 수 있다. ADC(110)는 디지털 영상 신호(S_DG)를 DSP(200)로 전송할 수 있다.
동기 신호 검출 회로(120)는 아날로그 영상 신호(S_AN)를 수신하고, 수신된 아날로그 영상 신호(S_AN)에 포함되어 있는 동기 신호, 예컨대 수평 동기 신호(HSYNC)를 검출할 수 있다. 동기 신호 검출 회로(120)는 검출된 동기 신호, 예컨대 수평 동기 신호(HSYNC)를 픽셀 클럭 생성기(130)로 전송할 수 있다.
픽셀 클럭 생성기(130)는 수평 동기 신호(HSYNC)에 기초하여 픽셀 클럭 신호(TLLC)와 분주된 픽셀 클럭 신호(HSOUT)을 발생시킬 수 있다.
픽셀 클럭 생성기(130)는 발생된 픽셀 클럭 신호(TLLC)를 ADC(110)로 전송하고, 분주된 픽셀 클럭 신호(HSOUT)를 DSP(200)로 전송할 수 있다.
픽셀 클럭 생성기(130)의 구조 및 동작은 도 3 내지 도 9를 참조하여 상세히 설명된다.
도 3은 도 2에 도시된 픽셀 클럭 생성기의 블록도이다.
도 1 내지 도 3을 참조하면, 픽셀 클럭 생성기(130)는 다중 위상 신호 생성기(multiphase signal generator; 140)와 픽셀 클럭 신호 조절기(pixel clock signal modulator;160)를 포함할 수 있다.
다중 위상 신호 생성기(140)는 동기 신호 검출 회로(120)로부터 전송된 수평 동기 신호(HSYNC)에 기초하여 각각이 서로 다른 위상을 가지는 M개의 분주 된(frequency divided) 클럭 신호들(CK_OUT1~CK_OUTM)을 생성할 수 있다.
다중 위상 신호 생성기(140) 및 다중 위상 신호 생성기(140)에서 생성되는 M개의 분주된 클럭 신호들(CK_OUT1~CK_OUTM)은, 도 4 내지 도 6을 참조하여 상세히 설명된다.
픽셀 클럭 신호 조절기(160)는 다중 위상 신호 생성기(140)로부터 전송된 M개의 분주된 클럭 신호들(CK_OUT1~CK_OUTM)을 수신하고, 수신된 M개의 분주된 클럭 신호들(CK_OUT1~CK_OUTM)을 기초로 픽셀 클럭 신호(TLLC)와 분주된 픽셀 클럭 신호(HSOUT)를 생성할 수 있다.
픽셀 클럭 신호 조절기(160)는 생성된 픽셀 클럭 신호(TLLC)를 ADC(110)로 전송하고, 분주된 픽셀 클럭 신호(HSOUT)를 DSP(200)로 전송할 수 있다.
픽셀 클럭 신호 조절기(160)의 구조 및 동작은 도 7 내지 도 9를 참조하여 상세히 설명된다.
도 4는 도 3에 도시된 다중 위상 신호 생성기의 블록도이다.
도 3과 도 4를 참조하면, 다중 위상 신호 생성기(140)는 제어 전압 생성기(control voltage generator;142), 전압 제어 발진기(voltage controlled oscillator;144), 분주 다중 위상 신호 생성 회로(frequency divided multiphase signal generating circuit;146), 및 분주 회로(147)를 포함할 수 있다.
제어 전압 생성기(142)는 동기 신호 검출 회로(120)로부터 전송된 수평 동기 신호(HSYNC)와 분주 회로(147)로부터 전송된 분주된 클럭 신호(FDCLK_DIV') 각각의 위상 및 주파수를 비교하고, 비교 결과에 따라 전압 제어 발진기(144)로 제어 전압(VCTRL)을 공급할 수 있다.
실시 예에 따라, 제어 전압 생성기(142)는 수평 동기 신호(HSYNC)와 분주 된 클럭 신호(FDCLK_DIV')의 위상과 주파수를 비교하기 위한 PFD(phase-frequency detector;미도시), 및 비교 결과에 따라 제어 전압(VCTRL)을 생성하기 위한 차지 펌프(charge pump;미도시)와 루프 필터(loop filter;미도시)를 포함할 수 있다.
전압 제어 발진기(144)는 제어 전압(VCTRL)에 따라 각각이 서로 다른 위상을 가지는 N(N은 자연수)개의 클럭 신호들(CK_IN1~CK_INN)을 생성할 수 있다. 상기 N개의 클럭 신호들(CK_IN1~CK_INN)의 주파수는 제어 전압(VCTRL)에 따라 결정될 수 있다.
분주 다중 위상 신호 생성 회로(146)는 전압 제어 발진기(144)로부터 전송된 N개의 클럭 신호들(CK_IN1~CK_INN)에 기초하여, 각각이 서로 다른 위상을 가지는 M(M은 N보다 큰 자연수)개의 분주된 클럭 신호들(CK_OUT1~CK_OUTM)을 생성할 수 있다.
예컨대, 분주 다중 위상 신호 생성 회로(146)는 상기 N개의 클럭 신호들(CK_IN1~CK_INN) 각각을 복수개의 클럭 신호들로 분주하면서, 분주된 복수의 클럭 신호들 각각이 서로 다른 위상을 가지도록 할 수 있다.
실시 예에 따라, M은 N의 정수배일 수 있다.
실시 예에 따라, 분주 다중 위상 신호 생성 회로(146)는 상기 N개의 클럭 신호들(CK_IN1~CK_INN) 각각을 복수의 클럭 신호들로 분주하기 위한 복수의 플립플롭들(flip flops)를 포함할 수 있다.
다른 실시 예에 따라, 분주 다중 위상 신호 생성 회로(146)는 분주된 복수의 클럭 신호들 각각이 서로 다른 위상을 가지도록 만들기 위한 복수의 딜레이 버퍼들(delay buffers;미도시), 예컨대 인버터들(inverters)을 더 포함할 수 있다.
분주 다중 위상 신호 생성 회로(146)의 구조는 도 5를 참조하여 상세히 설명된다.
분주 다중 위상 신호 생성회로(146)로 입력되는 N개의 클럭 신호들(CK_IN1~CK_INN)과 분주 다중 위상 신호 생성회로로(146)부터 출력되는 M개의 분주된 클럭 신호들(CK_OUT1~CK_OUTM)의 관계에 대해서는 도 6를 참조하여 상세히 설명된다.
분주 다중 위상 신호 생성 회로(146)는 각각이 서로 다른 위상을 가지는 M개의 분주된 클럭 신호들(CK_OUT1~CK_OUTM)을 픽셀 클럭 신호 조절기(160)로 전송할 수 있다. 또한, 분주 다중 위상 신호 생성 회로(146)는 M개의 분주된 클럭 신호들(CK_OUT1~CK_OUTM) 중에서 어느 하나(FDCLK)를 분주 회로(147)로 전송할 수 있다.
분주 회로(147)는 분주 다중 위상 신호 생성 회로(146)로부터 전송된 어느 하나의 클럭 신호(FDCLK)를 한번 더 분주하여, 분주된 클럭 신호(FDCLK_DIV)를 제어 전압 생성기(142)로 전송할 수 있다.
분주 회로(147)은 제1분주기(frequency divider;148)와 제2분주기(150)를 포함할 수 있다. 제1분주기(148)는 제1분주비를 가지고, 제2분주기(150)는 제2분주비를 가질 수 있다. 이 경우, 분주 회로(147)는 클럭 신호(FDCLK)를 제1분주비와 제2분주비의 곱으로 분주하여, 분주된 클럭 신호(FDCLK_DIV)를 제어 전압 생성기(142)로 전송할 수 있다.
분주 회로(147)는 기능적 또는 논리적으로 제1분주기(148)와 제2분주기(150) 각각으로 분리될 수 있음을 나타내며, 반드시 별도의 회로를 의미하는 것은 아니다.
도 5는 도 4에 도시된 분주 다중 위상 신호 생성회로의 일부의 일 실시 예를 나타낸 도면이다. 도 6은 도 5에 도시된 분주 다중 위상 신호 생성회로의 일부로 입력되는 클럭 신호와 분주 다중 위상 신호 생성회로의 일부로부터 출력되는 클럭 신호의 관계를 설명하기 위한 타이밍도이다.
도 4 내지 도 6을 참조하면, 분주 다중 위상 신호 생성회로의 일부(146_1)는 N개의 클럭 신호들(CK_IN1~CK_INN) 중에서 어느 하나(예컨대, CK_IN1)를 분주하기 위한 회로를 의미할 수 있다.
실시 예에 따라, 분주 다중 위상 신호 생성회로(146)는 분주 다중 위상 신호 생성회로의 일부(146_1)와 동일한 구조의 회로를 N개 포함할 수 있다.
클럭 신호(CK_IN1)는 분주 다중 위상 신호 생성 회로(146)로 입력되는 N개의 클럭 신호들(CK_IN1~CK_INN) 중에 어느 하나를 나타낸다.
중간 클럭 신호들(CK_IN1'과 CK_IN1'')은 클럭 신호(CK_IN1)가 제1로직 회로(152)에 의해 분주되어 출력된 클럭 신호들을 나타낸다.
복수의 분주된 클럭 신호들(CK_OUT1 내지 CK_OUT4)은 중간 클럭 신호들(CK_IN1'과 CK_IN1'') 각각이 제2로직 회로(154)와 제3로직 회로(156) 각각에 의해 분주되어 출력된 클럭 신호들을 나타낸다. 복수의 분주된 클럭 신호들(CK_OUT1 내지 CK_OUT4)은 M개의 분주된 클럭 신호들(CK_OUT1~CK_OUTM) 중의 일부를 의미할 수 있다.
도 5와 도 6에서는 설명의 편의를 위하여 클럭 신호(CK_IN1)가 '4'의 분주비로 분주되는 경우를 도시하였으나, 본 발명의 범위는 이에 한정되지 않는다.
도 4 내지 도 6을 참조하면, 분주 다중 위상 신호 생성회로(146)의 일부(146-1)는 제1로직 회로(152), 제2로직 회로(154), 및 제3로직 회로(156)를 포함할 수 있다. 실시 예에 따라, 제1로직 회로(152), 제2로직 회로(154), 및 제3로직 회로(156) 각각은 D 플립플롭(flip flop)으로 구현될 수 있다.
제1로직 회로(152)는 전압 제어 발진기(144)로부터 전송된 클럭 신호(CK_IN1)를 수신하고, 클럭 신호(CK_IN1)의 라이징 에지(rising edge), 예컨대 제1시점(T1) 내지 제6시점(T6)에서 토글링(toggling)되는 중간 클럭 신호들(CK_IN1' 및 CK_IN1'')을 출력할 수 있다.
제1로직 회로(152)의 입력 단자(D)가 초기에 하이 레벨, 예컨대 '1'의 값을 가질 때, 중간 클럭 신호(CK_IN1')는 클럭 신호(CK_IN1)의 라이징 에지에 응답하여 하이 레벨, 예컨대 '1'로 토글링될 수 있다.
중간 클럭 신호(CK_IN1'')는 제1로직 회로(152)의 반전 출력 단자(/Q)로부터 출력되기 때문에 제1로직 회로(152)의 출력 단자(Q)로부터 출력되는 중간 클럭 신호(CK_IN1')와 180도의 위상 차이가 발생한다.
제2로직 회로(154)는 제1로직 회로(152)로부터 중간 클럭 신호(CK_IN1')를 수신하고, 중간 클럭 신호(CK_IN1')의 라이징 에지, 예컨대 제1시점(T1), 제3시점(T3), 및 제5시점(T5)에서 토글링되는 분주된 클럭 신호들(CK_OUT1과 CK_OUT3)을 출력할 수 있다.
분주된 클럭 신호(CK_OUT1)는 제2로직 회로(154)의 반전 출력 단자(/Q)로부터 출력되기 때문에 제2로직 회로(154)의 출력 단자(Q)로부터 출력되는 분주된 클럭 신호(CK_OUT3)와 180도의 위상 차이가 발생한다.
제3로직 회로(156)는 제1로직 회로(152)로부터 중간 클럭 신호(CK_IN1'')를 수신하고, 중간 클럭 신호(CK_IN1'')의 라이징 에지, 예컨대 제2시점(T2), 제4시점(T4), 및 제6시점(T6)에서 토글링되는 분주된 클럭 신호들(CK_OUT2과 CK_OUT4)을 출력할 수 있다.
분주된 클럭 신호(CK_OUT2)는 제3로직 회로(156)의 반전 출력 단자(/Q)로부터 출력되기 때문에 제3로직 회로(156)의 출력 단자(Q)로부터 출력되는 분주된 클럭 신호(CK_OUT4)와 180도의 위상 차이가 발생한다.
복수의 분주된 클럭 신호들(CK_OUT1 내지 CK_OUT4) 각각의 주파수는 클럭 신호(CK_IN1)의 주파수의 1/4이고, 복수의 분주된 신호들(CK_OUT1 내지 CK_OUT4) 각각은 서로 다른 위상을 가진다.
즉, 분주 다중 위상 신호 생성 회로(146)는 N개의 클럭 신호들(CK_IN1~CK_INN) 중에서 하나의 클럭 신호(CK_IN1)로부터, 클럭 신호(CK_IN1)의 1/4의 주파수를 가지고 각각이 위상이 서로 다른 4개의 분주된 클럭 신호들(CK_OUT1 내지 CK_OUT4)을 생성할 수 있다.
또한, 분주 다중 위상 신호 생성 회로(146)는 N개의 클럭 신호들(CK_IN1~CK_INN) 중에서 클럭 신호(CK_IN1)을 제외한 나머지 클럭 신호들에 대해서도 동일한 방식으로 분주된 클럭 신호들을 생성할 수 있다.
예컨대, 분주 다중 위상 신호 생성 회로(146)로 8개의 클럭 신호가 입력되는 경우, 분주 다중 위상 신호 생성 회로(146)는 서로 다른 위상을 가지는 32개의 분주된 클럭 신호를 생성할 수 있다(이 경우, N=8, M=32).
도 7은 도 3에 도시된 픽셀 클럭 신호 조절기의 블록도이다.
도 3과 도 7을 참조하면, 픽셀 클럭 신호 조절기(160)는 선택 회로(selection circuit; 162), 분주 회로(164), 클럭 조절 회로(clock modulation circuit;166), 및 분주 회로(168)를 포함할 수 있다.
선택 회로(162)는 다중 위상 신호 생성기(140)으로부터 전송된 M개의 분주된 클럭 신호들(CK_OUT1~CK_OUTM)을 수신하고, 수신된 M개의 분주된 클럭 신호들(CK_OUT1~CK_OUTM) 중에서 적어도 2개의 클럭 신호들(CLK1과 CLK2)을 선택하여 출력할 수 있다.
실시 예에 따라, 선택 회로(162)는 픽셀 클럭 신호(TLLC)의 위상을 선택하기 위한 신호와 픽셀 클럭 신호(TLLC)의 듀티비(duty ratio)을 선택하기 위한 신호에 기초하여 2개의 클럭 신호들(CLK1과 CLK2)을 선택할 수 있다.
다른 실시 예에 따라, 선택 회로(162)는 멀티플렉서(multiplexer)를 포함할 수 있다.
분주 회로(164)는 선택 회로(162)로부터 출력된 2개의 클럭 신호들(CLK1과 CLK2) 각각을 분주하여, 분주된 클럭 신호들(CLK1_DIV와 CLK2_DIV)을 클럭 조절 회로(166)로 전송할 수 있다.
실시 예에 따라, 분주 회로(164)는 선택 회로(162)로부터 출력된 2개의 클럭 신호들(CLK1과 CLK2) 각각을 분주하기 위한 2개의 제1분주기들(148_1과 148_2)을 포함할 수 있다.
제1분주기들(148_1과 148_2)의 각각의 동작은 도 4에 도시된 제1분주기(148)와 실질적으로 동일하다.
이 경우, 제1분주기(148_1)는 클럭 신호(CLK1)을 제1분주비로 분주하여 분주된 클럭 신호(CLK1_DIV)를 출력하고, 제1분주기(148_2)는 클럭 신호(CLK2)을 상기 제1분주비로 분주하여 분주된 클럭 신호(CLK2_DIV)를 출력할 수 있다.
클럭 조절 회로(166)는 분주 회로(164)로부터 전송된 분주된 클럭 신호들(CLK1_DIV과 CLK2_DIV)을 수신하고, 수신된 분주된 클럭 신호들(CLK1_DIV과 CLK2_DIV)을 기초로 픽셀 클럭 신호(TLLC)를 생성할 수 있다.
클럭 조절 회로(166)의 구조 및 동작에 대해서는 도 8과 도 9을 참조하여 상세히 설명된다.
클럭 조절 회로(166)는 생성된 픽셀 클럭 신호(TLLC)를 ADC(도 2의 110)와 분주 회로(frequency dividing circuit;168) 각각으로 전송할 수 있다.
분주 회로(168)는 클럭 조절 회로(166)로부터 전송된 픽셀 클럭 신호(TLLC)를 분주하여 분주된 픽셀 클럭 신호(HSOUT)를 DSP(도 1의 200)로 전송할 수 있다.
실시 예에 따라, 분주 회로(168)은 도 4에 도시된 제2분주기(150)를 이용하여 구현될 수 있다.
이 경우 분주 회로(168)은 제2분주비로 픽셀 클럭 신호(TLLC)를 분주할 수 있으며, 분주 회로(164)의 분주비(예컨대, 제1분주비)와 분주 회로(168)의 분주비(예컨대, 제2분주비)의 곱은 분주 회로(도 4의 147)의 분주비(예컨대, 제1분주비*제2분주비)와 같을 수 있다.
도 8은 도 7에 도시된 클럭 조절 회로의 블록도이다. 도 9는 도 8에 도시된 클럭 조절 회로가 픽셀 클럭 신호 생성하는 방법을 설명하기 위한 도면이다.
도 7 내지 도 9을 참조하면, 클럭 조절 회로(166)는 멀티 플렉서(multiplexer(MUX))와 플립 플롭(flip flop), 예컨대 D 플립플롭을 이용하여 구현될 수 있다.
최초에 픽셀 클럭 신호(TLLC)가 로우 레벨(low level), 예컨대 '0'의 값을 가지는 경우, MUX는 분주된 클럭 신호(CLK1_DIV)를 플립 플롭의 클럭 단자(CLK)로 공급한다.
제1시점(T1)에서 분주된 클럭 신호(CLK1_DIV)가 활성화되어 하이 레벨(high level), 예컨대 '1'의 값을 가짐에 따라, 픽셀 클럭 신호(TLLC)도 활성화되어 하이 레벨, 예컨대 '1'로 토글링된다.
그 이후에, 하이 레벨, 예컨대 '1'의 값을 가지는 픽셀 클럭 신호(TLLC)가 MUX에 공급되면서, MUX는 분주된 클럭 신호(CLK2_DIV)를 플립 플롭의 클럭 단자(CLK)로 공급한다.
제2시점(T2)에서 분주된 클럭 신호(CLK2_DIV)가 활성화되어 하이 레벨, 예컨대 '1'의 값을 가짐에 따라, 반전 출력 단자(/Q)의 출력, 예컨대 'O'이 입력 단자(D)로 입력되고, 출력 단자(Q)로부터 로우 레벨, 예컨대 '0'의 값을 갖는 픽셀 클럭 신호(TLLC)가 출력된다. 즉, 픽셀 클럭 신호(TLLC)가 비활성화되어 로우 레벨, 예컨대 '0'으로 토글링된다.
즉, 클럭 조절 회로(166)는 분주된 클럭 신호(CLK1_DIV)의 활성화에 응답하여(또는 동기되어) 활성화되고, 분주된 클럭 신호(CLK2_DIV)의 활성화에 응답하여(또는 동기되어) 비활성화되는 픽셀 클럭 신호(TLLC)를 생성할 수 있다.
도 10은 본 발명의 픽셀 클럭 생성기의 일 실시 예에 따른 동작 방법의 플로우차트이다.
도 4 내지 도 10를 참조하면, 전압 제어 발진기(144)는 제어 전압 신호(VCTRL)에 따라 각각이 서로 다른 위상을 가지는 N개의 클럭 신호들(CK_IN1~CK_INN)을 생성할 수 있다(S10).
분주 다중 위상 신호 생성 회로(146)는 상기 N개의 클럭 신호들(CK_IN1~CK_INN)을 전압 제어 발진기(144)로부터 직접 수신하고, 수신된 N개의 클럭 신호들(CK_IN1~CK_INN)에 기초하여 각각이 서로 다른 위상을 가지는 M개의 분주된 클럭 신호들(CK_OUT1~CK_OUTM)을 생성할 수 있다(S12).
픽셀 클럭 신호 조절기(160)는 상기 M개의 분주된 클럭 신호들(CK_OUT1~CK_OUTM) 중에서 적어도 2개의 클럭 신호들(CLK1과 CLK2)에 기초하여 픽셀 클럭 신호(TLLC)를 생성할 수 있다(S14).
도 11은 본 발명의 픽셀 클럭 생성기의 다른 실시 예에 따른 동작 방법의 플로우차트이다.
도 4 내지 도 11을 참조하면, 분주 회로(168)는 픽셀 클럭 신호(TLLC)를 분주하여, 분주된 픽셀 클럭 신호(HSOUT)를 출력할 수 있다(S16).
실시 예에 따라, 분주 회로(168)는 분주된 픽셀 클럭 신호(HSOUT)를 DSP(200)으로 전송할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10 : DTV(digital television) 시스템
100 : 아날로그 프론트-엔드(analog front-end(AFE))
110 : 아날로그 디지털 컨버터(analog digital converter(ADC)
120 : 동기 신호 검출 회로
130 : 픽셀 클럭 생성기(pixel clock generator(PCG))
140 : 다중 위상 신호 생성기
160 : 픽셀 클럭 신호 조절기
200 : 디지털 신호 프로세서(digital signal processor(DSP))
300 : 디스플레이 유닛(display unit)

Claims (10)

  1. 제어 전압 신호에 따라, 각각이 서로 다른 위상을 가지는 N(N은 자연수)개의 클럭 신호들을 생성하는 단계;
    생성된 N개의 클럭 신호들을 직접(directly) 수신하고, 수신된 상기 N개의 클럭 신호들에 기초하여, 각각이 서로 다른 위상을 가지는 M(M은 N보다 큰 자연수)개의 분주된 클럭 신호들을 생성하는 단계;
    상기 M개의 분주 된 클럭 신호들 중에서 적어도 2개의 클럭 신호들을 선택하고, 선택된 클럭 신호들을 각각 분주하는 단계;
    분주된 상기 선택된 클럭 신호들에 기초하여 픽셀 클럭 신호를 생성하는 단계; 및
    상기 픽셀 클럭 신호를 분주하여, 분주된 픽셀 클럭 신호를 출력하는 단계를 포함하는 픽셀 클럭 생성기(pixel clock generator(PCG))의 동작 방법.
  2. 제1항에 있어서,
    상기 M은 상기 N의 정수 배인 픽셀 클럭 생성기의 동작 방법.
  3. 제1항에 있어서, 상기 픽셀 클럭 신호를 생성하는 단계는,
    상기 선택된 클럭 신호들 중에서 어느 하나의 활성화에 응답하여 활성화되고, 상기 선택된 클럭 신호들 중에서 다른 하나의 활성화에 응답하여 비활성화되는 상기 픽셀 클럭 신호를 생성하는 픽셀 클럭 생성기의 동작 방법.
  4. 제어 전압 신호에 따라, 각각이 서로 다른 위상을 가지는 N(N은 자연수)개의 클럭 신호들을 생성하는 전압 제어 발진기;
    상기 전압 제어 발진기로부터 직접(directly) 전송된 상기 N개의 클럭 신호들에 기초하여, 각각이 서로 다른 위상을 가지는 M(M은 N보다 큰 자연수)개의 분주된 클럭 신호들을 생성하는 분주 다중위상 신호 생성 회로; 및
    픽셀 클럭 신호 조절기를 포함하되,
    상기 픽셀 클럭 신호 조절기는,
    상기 M개의 분주 된 클럭 신호들 중에서 적어도 2개의 클럭 신호들을 선택하는 선택 회로,
    선택된 상기 적어도 2개의 클럭 신호들 각각을 분주하는 제1분주 회로,
    상기 제1분주 회로에 의해 분주된 적어도 2개의 분주 클럭 신호들에 기초하여 상기 픽셀 클럭 신호를 생성하는 클럭 조절 회로, 및
    상기 픽셀 클럭 신호를 분주하여, 분주된 픽셀 클럭 신호를 출력하는 제2분주 회로를 포함하는 픽셀 클럭 생성기.
  5. 제4항에 있어서,
    상기 제어 전압 신호를 생성하는 제어 전압 생성기; 및
    상기 M개의 분주된 클럭 신호들 중에서 어느 하나를 분주하여 상기 제어 전압 생성기로 전송하는 제3분주 회로를 더 포함하고,
    상기 제3분주 회로의 분주 비는 상기 제1분주 회로의 분주 비와 상기 제2분주 회로의 분주 비의 곱인 픽셀 클럭 생성기.
  6. 제4항에 있어서,
    분주 다중위상 신호 생성 회로는 복수의 D 플립플롭들(flip-flops)을 포함하고,
    상기 복수의 D 플립플롭들 중에서 어느 하나의 D 플립플롭의 출력 단자는 다른 하나의 D 플립플롭의 클럭 단자에 접속되고, 상기 어느 하나의 D 플립플롭의 반전 출력 단자는 상기 어느 하나의 D 플립플롭의 입력 단자 및 또 다른 하나의 D 플립플롭의 클럭 단자에 접속되는 픽셀 클럭 생성기.
  7. 제4항의 상기 픽셀 클럭 생성기;
    상기 픽셀 클럭 신호에 기초하여 아날로그 영상 신호를 디지털 영상 신호로 변환하는 아날로그-디지털 변환기;
    상기 아날로그-디지털 변환기로부터 전송된 상기 디지털 영상 신호를 처리하여 영상 데이터를 생성하는 디지털 신호 프로세서(digital signal processor(DSP)); 및
    생성된 영상 데이터를 디스플레이하기 위한 디스플레이 유닛(display unit)을 포함하는 DTV(digital television) 시스템.
  8. 삭제
  9. 삭제
  10. 삭제
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