KR20050090080A - 고정 레이트 샘플링 모드에서 동기식 샘플링 설계를사용하기 위한 방법 - Google Patents

고정 레이트 샘플링 모드에서 동기식 샘플링 설계를사용하기 위한 방법 Download PDF

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Abstract

본 출원은 일반적으로, TV 신호 처리 장치와 같이 무선 주파수 신호들을 처리하는 장치들에 관한 것이다. 좀더 구체적으로, 본 출원은 고정 레이트의 샘플링 모드 애플리케이션에 사용하기 위해 적응되어야 하는 동기식 샘플링 모드에서 동작하는 회로를 결합하여야 하는 집적 회로들에서 특히 유용하다. 예시적 실시예에 따르면, TV 신호 처리 장치(100)는 고정 레이트의 디지털 신호 소스(220), 심볼 레이트를 나타내는 신호를 포함하며, 동기식 샘플링 모드에서 동작하는 신호 처리 회로(240) 및 고정 레이트의 디지털 신호를 처리하여 상기 심볼 레이트의 샘플들을 산출하기 위한 보간기(230)를 포함한다.

Description

고정 레이트 샘플링 모드에서 동기식 샘플링 설계를 사용하기 위한 방법 {A METHOD FOR USING A SYNCHRONOUS SAMPLING DESIGN IN A FIXED-RATE SAMPLING MODE}
본 출원은, 2003년 1월 17일자 "A METHOD FOR USING A SYNCHRONOUS SAMPLING DESIGN IN A FIXED-RATE SAMPLING MODE"라는 명칭으로 출원된, 미국 가출원 제 60/440,734호의 우선권을 주장하며, 상기 출원은 그 전체가 참조로써 여기에 포함되어 있다.
본 출원은 일반적으로, TV 신호 처리 장치와 같이 무선 주파수 신호들을 처리하는 장치들에 관한 것이다. 좀더 구체적으로, 본 출원은 고정 레이트 샘플링 모드 애플리케이션에 사용하기 위해 적응되어야 하는(must be adapted) 동기식 샘플링 모드에서 동작하는 회로를 결합하여야 하는 집적 회로들에서 특히 유용하다.
본 출원은 일반적으로, TV 신호 처리 장치와 같이 무선 주파수 신호들을 처리하는 장치들에 관한 것이다. 좀더 구체적으로, 본 출원은 고정 레이트 샘플링 모드 애플리케이션에 사용하기 위해 적응되어야 하는 동기식 샘플링 모드에서 동작하는 회로를 결합하여야 하는 집적 회로들에서 특히 유용하다.
현대의 신호 처리 장치는 통상적으로, NTSC, ATSC, QAM, 또는 위성 신호들과 같은, 다수의 신호 포맷들을 처리하기 위한 신호 처리 회로를 포함한다. 이러한 신호 처리 장치는 통상적으로, 장치에 의해 수신된 복수의 신호 또는 채널로부터 특정 신호 또는 채널을 선택하기 위한 튜너와 같은 다양한 컴포넌트들을 포함한다. ATSC 또는 위성 신호들과 같은 디지털 신호들을 처리하기 위하여, 신호 처리 회로, 특히 튜너는 이러한 기능들을 고속 디지털 회로로 수행해야 한다. 일부 디지털 신호 처리 장치는 동기식 샘플링 모드로 동작하는데, 이 경우, A/D 컨버터는 디지털 심볼 위치들과 일치하는 샘플들을 취한다. 디지털 심볼들 및 그에 따른 샘플링 주파수가 복조기에 의해 계산되고 복조기로부터 A/D의 샘플링 레이트를 제어하기 위한 레이트 제어 신호가 출력된다. A/D 컨버터를 사용하여 고정된 시간 간격으로 샘플링하는 것 또한 가능하다.
원래는 동기식 샘플링 모드로 동작시키고자 하였던 설계(design)를 고정 레이트 샘플링 모드로 동작시키기 위해 변환하는 것은 시간 및 비용 관점에서 종종 중대한 설계 변경이다. 이것은 주로 설계 내에 모든 메모리 요소들에게 제공될 인에이블 신호(enable signal)에 대한 요구 사항에서 비롯된다. 복조기는 고속으로 실행 중이며 모든 클록 신호에 디지털 심볼이 수반되는 것은 아니므로, 언제 처리가 진행되어야 하는지를 식별하기 위하여서는 설계 전체에 걸쳐 인에이블 신호를 요하게 된다. 설계 변경을 달성하기 위하여서는 일반적으로 원래의 설계를 완벽하게 알고 있어야 하며 재-확인(re-verification)이 수행되어야 한다. 설계를 재사용하는 상황들에서는, 인에이블 라인을 필요로 하지 않으면서, 고정 레이트의 샘플들을 동기식 샘플들로 변환할 수 있는 선처리(preprocess) 블록을 도입하는 것이 유용할 것이다.
또한, 디지털 신호 처리 애플리케이션들에는 통상적으로 처리 회로를 구동하는데 사용되는 상이한 클록들이 다수 존재한다. 이들 클록들은 통상적으로 PLL(phase-locked loop)로부터 유도된다. A/D 컨버터를 통해 데이터가 수집될 때, 고속 A/D 컨버터는 클록 지터(clock jitter)에 민감하기 때문에, PLL 출력을 사용하여 A/D 컨버터를 클록킹(clocking)함으로써 컨버터의 레이트를 떨어뜨릴 수 있다. 외부 클록을 사용하여 A/D 컨버터를 구동할 경우, A/D 클록과 PLL 출력 클록간 서로의 위상을 모르기 때문에, 동기화 문제가 발생한다. 전에는, 설계자들은 기준 클록 및 PLL 클록 라인들 상에서 클록 재동기화기기들(clock resynchronizers) 또는 연속된 플립플롭들(back to back flip flops)을 사용하여 왔다. 이러한 솔루션은, "불량 위상(bad phase)"이 일부 시간에서만 발생한다는 가정에 기초한다. 그러나, 시스템이 "불량 위상"에서 시작할 경우, 시스템은 계속적으로 불량 위상에서 동작을 진행할 것이다. 이는 데이터 래칭(data latching)을 초래하고 시스템을 불안정한 상태에 빠뜨린다. 따라서, 연속된 플립플롭 접근 방법의 강인성(robustness)은 의심스럽다. A/D 출력의 래칭을 용이하게 하며 클록 지터와 관련된 문제들을 방지하기 위하여서는, PLL 출력 클록에 대해 동기된 디지털 신호 처리 회로에 의해 A/D 클록이 사용되도록 하는 것이 바람직할 수 있다.
도 1은 본 발명의 예시적 실시예에 따른 TV 신호 처리 장치의 블록도.
도 2는 고정 레이트 샘플링 모드에 따라 동작하는 A/D 컨버터와 동기식 샘플링 모드에 따라 동작하는 후속 신호 처리 회로를 함께 이용하는 디지털 신호 처리 회로에 대한 예시적 실시예의 블록도.
도 3은 본 발명의 예시적 실시예에 따른 클록 발생기 회로의 블록도.
도 4는 본 발명의 예시적 실시예에 따른 클록 발생기에 대한 클록 분주기 회로도.
도 5는 본 발명의 예시적 실시예에 따른 클록 분주기 회로의 타이밍도.
본 발명의 일 태양에 따르면, 신호 처리 장치는 고정 레이트 디지털 신호의 소스(source), 심볼 레이트(symbol rate)를 표현하는 제어 신호를 발생시키기 위하여 동기식 샘플링 모드에서 동작하는 신호 프로세서 및 고정 레이트 디지털 신호를 처리하여 상기 심볼 레이트의 샘플들을 얻기 위하여 제어 신호에 반응하는 보간기를 포함한다.
첨부된 도면들과 함께 고려되는 본 발명의 실시예들에 대한 다음의 설명을 참조함으로써, 본 발명의 상술된, 그리고 그 외의 기타 특징들 및 이점들과 그것들을 실현하는 방식이 좀더 명백해질 것이고, 본 발명을 좀 더 잘 이해할 수 있을 것이다.
여기에 기술된 예시들은 본 발명의 바람직한 실시예들을 도시하며, 이러한 예시들은 어떤 방식으로든 본 발명의 범위를 한정하는 것으로 해석되어서는 안된다.
도 1을 참조하면, 도 1의 TV 신호 처리 장치(100)에 대한 예시적 실시예의 블록도가 도시되어 있다. 도 1에서, TV 신호 처리 장치(100)는 신호 수신 요소(110)와 같은 신호 수신 수단, 튜너(130)와 같은 튜닝 수단, 복조기(140)와 같은 복조 수단, 디코더(170)와 같은 디코딩 수단, 프로세서 및 메모리(180)와 같은 처리 수단 및 메모리 수단, 오디오 앰프(190)와 같은 오디오 증폭 수단, 스피커(135)와 같은 오디오 출력 수단, 비디오 프로세서(145)와 같은 비디오 처리 수단, 디스플레이(155)와 같은 시각적 출력 수단, 프로세서 및 메모리(180)에 반응하는 전원(125) 및 스위치(115)를 포함한다. 상기 요소들 중 일부는 예를 들어 집적 회로(IC)들을 사용하여 구현될 수 있다. 설명의 명료화를 위하여, 제어 신호들을 포함한, TV 신호 처리 장치(100)의 통상적인 소정의 요소들이 도 1에 표시되어 있지 않을 수도 있다. 예시적 실시예에 따르면, TV 신호 처리 장치(100)는 신호들을 아날로그 및/또는 디지털 포맷들로 수신하고 처리할 수 있다.
신호 수신 요소(110)는, 무선 주파수의 방송 신호 전송의 소스들 또는 케이블 TV 전송과 같은, 신호 소스들로부터 오디오, 비디오 및/또는 보조 데이터를 포함하는 신호들을 수신하도록 동작한다. 신호 수신 요소(110)는 안테나, 입력 단말, 또는 다른 요소와 같은 임의의 신호 수신 요소 형태로 구현될 수 있다.
튜너(130)는 오디오, 비디오 및/또는 보조 데이터 신호들을 포함하는 신호들을 튜닝하도록 동작한다. 따라서, 튜너(130)는 TV 신호 처리 장치(100)의 메인 화면에 대한 신호들을 튜닝할 수 있다. 예시적 실시예에 따르면, TV 신호 처리 장치(100)는 PIP(picture-in-picture) 기능을 더 포함할 수 있는데, 이 경우, 제1 채널은 메인 화면에 대한 오디오 및/또는 비디오 신호들을 포함하고 제2 채널(도시 생략)은 PIP 기능에 대한 오디오 및/또는 비디오 신호들을 포함한다. 복조기(140)는 튜너(130)로부터 제공되는 신호들을 복조하도록 동작하며, 아날로그 및/또는 디지털 전송 포맷들의 신호들을 복조할 수 있다.
디코더(170)는 복조기(140)로부터 제공되는 오디오, 비디오 및/또는 보조 데이터 신호들을 포함하는 신호들을 디코딩하도록 동작한다. 예시적 실시예에 따르면, 디코더(170)는, 프로그램 안내 데이터 또는 비상 사건(event)을 지시하는 비상 경보 신호들을 나타내는 디지털 데이터를 디코딩한다. 디코더(170)는 아날로그 TV 신호의 VBI(vertical blanking interval)에 포함되어 있는 보조 데이터 신호들을 나타내는 데이터를 디코딩하는 것과 같은 다른 디코딩 기능들을 수행할 수도 있다.
프로세서 및 메모리(180)는 TV 신호 처리 장치(100)의 다양한 처리, 제어 및 데이터 저장 기능들을 수행하도록 동작한다. 예시적 실시예에 따르면, 프로세서(180)는 디코더(170)로부터 제공되는 오디오 및 비디오 신호들을 처리하도록 동작하고, 예를 들어, NTSC(National Television Standards Committee) 신호 처리와 같은 아날로그 처리 및/또는, MPEG(Motion Picture Expert Group) 처리과 같은 디지털 처리를 수행할 수도 있다.
또한, 프로세서 및 메모리(180)는 디코더(170)로부터 보조 데이터 신호들을 수신하고 수신된 보조 데이터에 기초해 어떤 액션들이 필요한지를 판정하도록 동작한다. 예를 들어, EPG(Electronic Program Guid) 데이터가 수신되면, 프로세서(180)는 EPG 데이터를 분류하여 프로세서의 관련된 메모리(180)에 데이터를 저장할 것을 판정할 수도 있다. 프로세서(180)가 TV 신호 처리 장치(100)의 비상 경보 기능과 관련된 보조 데이터를 수신하면, 프로세서는 비상 경보 신호들을 활성화하도록 비상 경보 기능이 활성화되어 있는지 여부를 판정하기 위하여, 비상 경보 신호들의 데이터를 메모리(180)에 저장되어 있는 사용자의 설정(setup) 데이터와 비교할 수 있다.
오디오 앰프(190)는 프로세서(180)로부터 제공되는 오디오 신호들을 증폭하도록 동작한다. 스피커(135)는 오디오 앰프(190)로부터 제공되는 증폭된 오디오 신호들을 청각적으로 출력하도록 동작한다.
비디오 프로세서(145)는 프로세서(180)로부터 제공되는 비디오 신호들을 처리하도록 동작한다. 예시적 실시예에 따르면, 이러한 비디오 신호들은, EPG 정보나 비상 경보 정보와 같은 수신된 보조 데이터 신호들에 포함되어 있는 데이터에 기초한 정보를 포함할 수 있다. 비디오 프로세서(145)는 청각장애인용 자막 디스플레이들(closed caption displays)을 가능하게 하는 청각장애인용 자막 회로를 포함할 수 있다. 디스플레이(155)는 비디오 프로세서(145)로부터 제공되는 처리된 신호들에 대응되는 시각적 디스플레이들을 제공하도록 동작한다.
도 2를 참조하면, 동기식 샘플링 모드에 따라 동작하는 복조기(240)와 같이 후속 신호 처리 회로와 함께 동작하는 A/D 컨버터(220)를 포함하는 디지털 신호 처리 회로(200)의 예시적 실시예의 블록도가 도시되어 있다. 디지털 신호 처리 회로는 튜너(210), 보간기(230), 클록 발생기(260) 및 PLL(250) 뿐만 아니라 고정 레이트 클록(270)을 더 포함한다.
도 2에 나타낸 예시적 실시예에서, 튜너(210)는 중간 주파수의(IF: intermediate frequency) 아날로그 신호를 출력한다. A/D 컨버터(220)는 고정된 샘플링 레이트로 상기 IF 아날로그 신호를 샘플링한다. 고정 레이트 클록(270)에 의하여 A/D 컨버터(220)로 입력되는 디지털 클록 신호에 대응되는 시점에서 이러한 고정 레이트의 샘플들이 얻어진다. 고정 레이트 샘플들은 보간기(230)에 의해 고정된 레이트에서 판독되고 이산 개수의 샘플들이 보간기(230)에 의해 저장되는데 그 샘플 수는 보간기(230)에서 사용되는 보간 방법에 따라 달라진다.
그 다음, 보간된 샘플들은, 복조기(240)로부터의 레이트 제어 신호에 기초해 심볼 레이트 또는 그 정수배의 레이트로 샘플들을 산출하도록 보간된다. 동기식 샘플링 동작 모드에서는, 레이트 제어 신호가 원래 VCXO(voltage controlled osillator)의 주파수를 제어하는데 사용될 것이다. 이와 비슷하게, 복조기(240)로 전달되는 데이터 샘플들에 미치는 VCXO로 진행하는 이러한 레이트 제어 신호의 영향을, 보간기의 레이트 제어 입력이 모방하는(mimicking) 효과를 갖도록 보간기(230)가 설계된다. 보간기(230)는 고정 레이트 클록(270)을 사용하여 동작하는 한편, 복조기(240)는 클록 발생기(260)에 의해 발생되는 버스트 클록(burst clock)에서 실행된다. 복조기(240)에 의해 처리될 준비가 된 샘플들이 보간기(230) 내에 존재할 때, 보간기(230)에 의해 버스트 클록이 인에이블된다. 클록 발생기(260)에 의해 발생되어 복조기(240) 및 후속하는 동기식 샘플링 모드의 회로로 진행하는 하나 이상의 클록 주파수가 존재할 수도 있다. 이러한 클록들 모두는, 보간기(230)로부터 추출된 모든 심볼에 대해 1 심볼 시간 동안 실행이 허용된다. 예를 들어, 심볼 레이트의 8배로 실행 중인 클록은 보간기(230)로부터 취해진 모든 심볼에 대해 8 주기 동안 실행이 허용될 것이다.
도 3을 참조하면, 본 발명의 예시적 실시예에 따른 클록 발생기 회로(300)의 블록도가 도시되어 있다. 도 3에서, 클록 발생기 회로(300)는 A/D 컨버터(310), PLL(350), 클록 분주기(360) 및 복조기(340)를 포함한다. 클록 분주기(360)는, 도 4의 논의에서 부연될, PLL에 의해 발생된 클록과 기준 클록을 동기화하는데 사용될 뿐만 아니라 후속 신호 처리 회로에 의해 사용될 동기화된 클록 신호의 정수배들을 발생시키는데도 사용된다.
도 4를 참조하면, 본 발명의 예시적 실시예에 따른 클록 발생기에 대한 클록 분주기 회로(400)의 도면이 도시되어 있다. 도 4에서, 클록 분주기 회로(400)는 복수개의 D 플립플롭들(405, 410, 415, 420, 425, 460, 465, 470), 복수개의 AND 게이트들(430, 435, 440, 445) 및 복수개의 OR 게이트들(250, 225)을 포함한다. 도 4에 나타낸 본 발명의 예시적 실시예에서는, 5개의 D 플립플롭들(405, 410, 415, 420 및 425)이 기준 클록에 대한 지연 라인(delay line)을 발생시키는데 사용된다. PLL 클록은 지연 라인의 상태를 전진시키는데 사용된다. AND 게이트들(430, 435, 440, 445) 및 OR 게이트들(450, 455)을 포함하는 논리 요소들의 그룹은 지연 라인(405, 410, 415, 420, 425)의 다양한 출력 단계들을 비교하기 위한 수단으로서 사용된다. 예를 들어, 1X 클록을 발생시키기 위하여서는, 제1 D 플립플롭(405), 제2 D 플립플롭(410), 제4 D 플립플롭(420) 및 제5 D 플립플롭(425)의 출력들의 상태가 논리 요소들(430, 435, 440, 445, 450, 455)의 그룹을 사용하여 비교된다. 그 다음, 1X 클록은, PLL 클록에 대한 기준 클록의 동기화를 완료하여, 최종 D 플립플롭(460)을 통해 전달된다.
도 5를 참조하면, 본 발명의 예시적 실시예에 따른 클록 분주기 회로의 타이밍도가 도시되어 있다. 도시된 타이밍도는 도 4의 클록 분주기 회로(400) 상의 지시된 거점들에서의 신호 상태를 나타낸다.
본 발명이 바람직한 설계를 가진 것으로 설명되었지만, 본 발명은 본 개시의 사상 및 범위 내에서 추가적으로 변경될 수 있다. 따라서, 본 출원은 본 발명의 일반적인 원리들을 사용하는 본 발명의 어떠한 변형, 용도, 또는 적응적 변경(adaptation)도 포함(cover)하는 것으로 의도된다. 또한, 첨부된 청구항 범위의 한계 내에 속하며 본 발명이 속하는 기술 분야의 공지된 또는 통상적인 관행에 해당되는 정도의 본 개시에서 벗어난 것은 본 출원에 포함되는 것으로 의도된다.

Claims (20)

  1. 고정 레이트(rate)의 디지털 신호 소스;
    심볼 레이트를 나타내는 제어 신호를 발생시키기 위하여 동기식 샘플링 모드에서 동작하는 신호 프로세서; 및
    상기 심볼 레이트의 샘플들을 생성하기 위하여, 상기 제어 신호에 반응하여 상기 고정 레이트 디지털 신호를 처리하는 보간기
    를 포함하는 신호 처리 장치.
  2. 제 1 항에 있어서,
    상기 보간기는, 심볼 위치에 인접한 다수의 고정 레이트 샘플들을 보간하여 상기 심볼 위치에서의 심볼 값을 계산함으로써, 상기 고정 레이트 디지털 신호를 처리하여 상기 심볼 레이트로 샘플들을 생성하는 신호 처리 장치.
  3. 제 1 항에 있어서, 상기 고정 레이트의 디지털 신호 소스는 A/D(analog to digital) 컨버터인 신호 처리 장치.
  4. 제 1 항에 있어서, 상기 보간기는 3차식 보간기(cubic interpolator)인 신호 처리 장치.
  5. 제 1 항에 있어서, 상기 보간기는 선형 보간기인 신호 처리 장치.
  6. 제 1 항에 있어서, 상기 보간기는 구분 포물선형 보간기(piecewise parabolic interpolator)인 신호 처리 장치.
  7. 제 1 항에 있어서, 상기 보간기는 집적 회로 내장형인 신호 처리 장치.
  8. 제 1 항에 있어서, 상기 보간기는 소프트웨어를 사용하여 구현되는 신호 처리 장치.
  9. 시간 상에서 고정 레이트로 복수 개의 디지털 값들을 수신하는 단계;
    동기식 샘플링 모드에서 동작하는 신호 프로세서로부터 제어 신호를 수신하는 단계; 및
    상기 복수 개의 디지털 값들로부터 신호 레벨을 보간함으로써 상기 신호 레벨을 계산하는 단계
    를 포함하는 신호 처리 방법.
  10. 제 9 항에 있어서, 상기 신호 프로세서로부터의 제어 신호는 심볼 레이트인 신호 처리 방법.
  11. 제 9 항에 있어서, 시간 상에서 상기 고정 레이트에서의 복수 개의 디지털 값들에 대한 소스는 A/D(analog to digital) 컨버터인 신호 처리 방법.
  12. 제 9 항에 있어서, 상기 복수 개의 디지털 값들로부터의 신호 레벨을 보간함으로써 상기 신호 레벨을 계산하는 단계는 3차식 보간기를 사용하여 수행되는 신호 처리 방법.
  13. 제 9 항에 있어서, 상기 복수 개의 디지털 값들로부터의 신호 레벨을 보간함으로써 상기 신호 레벨을 계산하는 단계는 선형 보간기를 사용하여 수행되는 신호 처리 방법.
  14. 제 9 항에 있어서, 상기 복수 개의 디지털 값들로부터의 신호 레벨을 보간함으로써 상기 신호 레벨을 계산하는 단계는 구분 포물선형 보간기를 사용하여 수행되는 신호 처리 방법.
  15. 아날로그 신호의 소스;
    상기 아날로그 신호를 고정 레이트의 디지털 신호로 변환하기 위한 A/D 컨버터;
    동기식 샘플링 모드에서 동작하는 복조기;
    심볼 레이트를 나타내는 제어 신호를 발생시키기 위한 프로세서; 및
    심볼 위치에 인접한 다수의 고정 레이트의 샘플들을 보간하여 상기 심볼 위치에서의 심볼 값을 계산함으로써, 상기 제어 신호에 반응하고 상기 고정 레이트 디지털 신호를 처리하여 상기 심볼 레이트로 샘플들을 생성하며, 상기 샘플들을 상기 복조기로 출력하는 보간기를 포함하는 신호 처리 장치.
  16. 제 15 항에 있어서, 상기 보간기는 3차식 보간기인 신호 처리 장치.
  17. 제 15 항에 있어서, 상기 보간기는 선형 보간기인 신호 처리 장치.
  18. 제 15 항에 있어서, 상기 보간기는 구분 포물선형 보간기인 신호 처리 장치.
  19. 제 15 항에 있어서, 상기 보간기는 집적 회로 내장형인 신호 처리 장치.
  20. 제 15 항에 있어서, 상기 보간기는 소프트웨어를 사용하여 구현되는 신호 처리 장치.
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