JP2003163896A - クローズドキャプション信号デコード装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 クローズドキャプション信号の位相がずれた
場合でもサーチ及びデコードを正しくかつ安定に行える
ようにする。 【解決手段】 同期スライス回路１０１で分離された水
平同期信号は、ＡＦＣ回路１０２で周波数の安定化がな
され、位相・速度比較器１０３においてＴＶ基準信号と
比較されて同期化される。水平同期信号は水平ラインカ
ウンタ１０５で計数され、水平ライン設定レジスタ１０
８に設定されたライン数に達すると、位相遅延回路１０
７より所定タイミングでサンプリングクロックが生成出
力される。そしてＣＣデコーダ１０９において、サンプ
リングクロックに基づいてＣＣ信号が取得され、デコー
ド処理が行われる。このとき、プロセッサ１１５上で動
作するＣＣ位相サーチ処理１１０により、サンプリング
クロックの位相遅延量を調整し、ＣＣ信号のスタートビ
ットの検出を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビジョン信号
に重畳されるクローズドキャプション信号をデコードす
るためのクローズドキャプション信号デコード装置及び
方法に関する。

【０００２】

【従来の技術】難聴者向けのサービスや外国語学習の目
的等で、テレビ画面上に会話やナレーション等を字幕と
して表示するクローズドキャプション方式が知られてい
る。これは、テレビジョン信号の各フィールドの垂直帰
線期間にクローズドキャプション信号（以下、省略して
ＣＣ信号とも呼ぶ）を重畳するものである。ＣＣ信号
は、図４に示すように、垂直帰線期間から２１番目の水
平同期信号のラインに挿入され、カラーバースト信号に
続く７サイクルのクロックランイン信号と、３ビットの
スタートビット及び各８ビットからなるデータ１、デー
タ２から構成されている。

【０００３】次に、クローズドキャプション信号デコー
ド装置の一例を説明する。図５は従来のクローズドキャ
プション信号デコード装置の構成例を示すブロック図で
ある。クローズドキャプション信号は、映像信号から水
平同期信号と垂直同期信号とを分離する同期スライス回
路４０１、水平同期信号の自動周波数制御（ＡＦＣ）を
行うＡＦＣ回路４０２、水平同期信号と基準となるＴＶ
基準信号との位相及び速度を比較する位相・速度比較器
４０３、発振子からの発振クロックＯＳＣを基にＴＶ基
準信号を生成するＴＶ基準信号生成回路４０４、水平同
期信号をカウントする水平ラインカウンタ４０５、ＣＣ
信号を検出するための検出タイミングとして水平同期信
号からの遅延量を設定する位相遅延回路４０６、ＣＣ信
号が重畳される水平同期信号のライン数を設定保持する
水平ライン設定レジスタ４０７、ＣＣ信号を抽出してデ
コードするＣＣデコーダ４０８を有して構成される。

【０００４】ＣＣ信号が重畳された映像信号は、同期ス
ライス回路４０１によって垂直同期信号と水平同期信号
とが分離される。続いて、弱電界における映像信号や雑
音の混入などがあっても安定した水平同期信号を取り出
すために、ＡＦＣ回路４０２により水平同期信号の自動
周波数制御が行われる。そして、位相・速度比較器４０
３により、ＴＶ基準信号生成回路４０４から出力される
水平同期信号の基準となるＴＶ基準信号とＡＦＣされた
水平同期信号とが比較されて位相及び速度の差が検出さ
れ、水平同期信号の位相及び速度の同期化が正しく行わ
れたときに位相・速度ロック信号が出力される。この位
相・速度ロック信号はまた、入力された映像信号から水
平同期信号が正常に分離されたことを示す判定信号とも
なる。

【０００５】そして、同期化された水平同期信号は、Ｃ
Ｃ信号が重畳された水平ラインを取り出すために水平ラ
インカウンタ４０５に入力され、水平同期信号によって
水平ライン数がカウントされて垂直帰線期間における位
置が検出される。水平ライン設定レジスタ４０７には、
予めＣＣ信号が重畳される水平ライン数「２１」が設定
されており、この設定値と水平ラインカウンタ４０５の
カウント値とが一致したときに映像信号のデータスライ
スを行うためのタイミング信号が出力される。そしてＣ
Ｃデコーダ４０８において、位相遅延回路４０６に設定
された水平同期信号からの遅延量に基づき、２１Ｈ目の
水平ラインの映像信号がスライスされてサンプリングさ
れ、これよりスタートビット３ビット、データ１及びデ
ータ２の各８ビットの計１９ビットからなるＣＣ信号が
抽出されてラッチされる。

【０００６】

【発明が解決しようとする課題】ＣＣ信号の仕様は、Ｆ
ＣＣ規格（ＦＣＣ９１−１１９、ＦＣＣ９２−１５７）
に定められている。従って、前記したようにＣＣ信号が
重畳される映像信号の水平ライン数や、その水平ライン
における水平同期信号からＣＣ信号のスタートビットま
での位相差は一義的に決定されていて、通常ソフトウェ
アで設定値の変更を行うことはない。

【０００７】しかし、テレビ受信機やテレビ受信機とＶ
ＴＲとの複合機器などにおいて、ＣＣ信号の重畳を繰り
返したテレビ放送を受信して得られた映像信号や、ＣＡ
ＴＶ局等においてＣＣ信号を新たに重畳した映像信号、
またダビングを繰り返したビデオテープを再生した映像
信号等を扱う場合では、ＣＣ信号が重畳された水平ライ
ン数が規定値より外れていたり、水平同期信号からのＣ
Ｃ信号の位相ずれが発生していることがある。このた
め、ＣＣ信号が正常にデコードされず、画面上に文字情
報が正常に表示されなくなる問題点が生じることがあっ
た。

【０００８】本発明は、上記事情に鑑みてなされたもの
で、その目的は、クローズドキャプション信号のデコー
ドを確実かつ安定に行うことが可能なクローズドキャプ
ション信号デコード装置及び方法を提供することにあ
る。

【０００９】

【課題を解決するための手段】本発明は、第１に、映像
信号に重畳したクローズドキャプション信号をデコード
するクローズドキャプション信号デコード装置であっ
て、前記クローズドキャプション信号を取得するための
サンプリングクロックを生成するサンプリングクロック
生成手段と、前記クローズドキャプション信号が重畳さ
れる映像信号の水平同期信号に対する前記サンプリング
クロックの位相を調整する位相調整手段と、を備えたク
ローズドキャプション信号デコード装置を提供する。

【００１０】上記構成によれば、クローズドキャプショ
ン信号の位相ずれがある映像信号においても、サンプリ
ングクロックの位相調整によってクローズドキャプショ
ン信号のスタートビットが検出可能であり、クローズド
キャプション信号を安定して正しくデコード可能とな
る。

【００１１】また、第２に、前記サンプリングクロック
生成手段は、前記サンプリングクロックとして、前記ク
ローズドキャプション信号が重畳される映像信号の水平
ラインの所定位置から始まり、前記クローズドキャプシ
ョン信号の周期に相応するクロック信号を生成するもの
であり、前記位相調整手段は、前記クローズドキャプシ
ョン信号の周期を単位として前記サンプリングクロック
の位相遅延量を変化させるものとする。

【００１２】上記構成によれば、サンプリングクロック
を所定位置から位相遅延量を変化させることによって、
クローズドキャプション信号の位相ずれがある場合でも
スタートビットが検出可能であり、クローズドキャプシ
ョン信号を安定して正しくデコード可能となる。

【００１３】また、第３に、前記位相調整手段は、さら
に、前記クローズドキャプション信号のスタートビット
を検出する映像信号の水平ライン数を変化させ、この水
平ラインにおいて前記サンプリングクロックの位相遅延
量の調整を行うものとする。

【００１４】上記構成によれば、スタートビットを検出
する映像信号の水平ライン数を変化させ、サンプリング
クロックの位相調整を行うことによって、クローズドキ
ャプション信号が重畳された水平ラインが規格値より外
れた場合でもスタートビットが検出可能であり、クロー
ズドキャプション信号を安定して正しくデコード可能と
なる。

【００１５】また、第４に、前記位相調整手段は、前記
水平同期信号の位相及び速度の同期化がなされたとき
に、前記サンプリングクロックによる前記クローズドキ
ャプション信号のスタートビットの検出動作を開始する
ものとする。

【００１６】上記構成によれば、水平同期信号の同期状
態を監視して同期がとれているときにサンプリングクロ
ックの位相調整を開始してスタートビットを検出するこ
とにより、水平同期信号の一時的なノイズによる乱れ等
による誤動作を防げる。

【００１７】また、第５に、前記位相調整手段は、前記
クローズドキャプション信号のスタートビットを検出で
きるまで、前記サンプリングクロックの位相遅延量を順
次変化させて位相をずらすものとする。

【００１８】上記構成によれば、サンプリングクロック
を所定位置から位相遅延量を順次変化させることによっ
て、クローズドキャプション信号の位相ずれがある場合
でもスタートビットを確実に検出可能であり、クローズ
ドキャプション信号を安定して正しくデコード可能とな
る。

【００１９】また、第６に、前記位相調整手段は、さら
に、前記クローズドキャプション信号のスタートビット
を検出できるまで、前記映像信号の水平ライン数を順次
変化させ、この水平ラインにおいて前記サンプリングク
ロックの位相遅延量を順次変化させるものとする。

【００２０】上記構成によれば、スタートビットを検出
する映像信号の水平ライン数を変化させ、サンプリング
クロックの位相遅延量を順次変化させることによって、
クローズドキャプション信号が重畳された水平ラインが
規格値より外れた場合でもスタートビットを確実に検出
可能であり、クローズドキャプション信号を安定して正
しくデコード可能となる。

【００２１】また、第７に、前記位相調整手段による位
相調整処理がなされて前記クローズドキャプション信号
が取得できたときのサンプリングクロックにおける位相
遅延量と映像信号中の水平ライン数とを記憶する記憶手
段を備えたものとする。

【００２２】上記構成によれば、記憶された以前の位相
調整結果の位相遅延量及び映像信号中の水平ライン数を
有効活用でき、サンプリングクロックの位相調整とクロ
ーズドキャプション信号の検出及びデコード処理の高速
化が図れる。

【００２３】また、第８に、前記記憶手段は、前記位相
調整処理後のサンプリングクロックにおける位相遅延量
と映像信号中の水平ライン数とともに、前記映像信号の
ソースに関する映像ソース情報を関連づけて記憶するも
のであり、前記位相調整手段は、前記記憶手段に記憶さ
れた情報に基づいて位相調整処理を開始する際の初期値
を設定するものとする。

【００２４】上記構成によれば、位相調整処理の初期値
として、再生しようとするビデオテープの種別や受信す
る放送チャンネルなどの映像ソース情報に応じて、記憶
された以前の位相調整結果の位相遅延量及び映像信号中
の水平ライン数から適切な値を用いることができ、サン
プリングクロックの位相調整とクローズドキャプション
信号の検出及びデコード処理の高速化が図れる。

【００２５】また本発明は、第９に、前記いずれかに記
載の位相調整手段の機能をソフトウェアにより実行する
プロセッサを備えた電子機器を提供する。

【００２６】上記構成によれば、映像信号を扱う電子機
器において、クローズドキャプション信号の検出及びデ
コード処理について、マイクロコンピュータを用いてソ
フトウェアで制御を行うことにより、ハードウェアの追
加や負担を軽減するとともに、装置構成の小形化が可能
となる。

【００２７】また本発明は、第１０に、映像信号に重畳
したクローズドキャプション信号をデコードするクロー
ズドキャプション信号デコード方法であって、前記クロ
ーズドキャプション信号を取得するためのサンプリング
クロックを生成するサンプリングクロック生成ステップ
と、前記クローズドキャプション信号が重畳される映像
信号の水平同期信号に対する前記サンプリングクロック
の位相を調整する位相調整ステップと、前記位相調整さ
れたサンプリングクロックにより前記クローズドキャプ
ション信号を取得してデコードするデコードステップ
と、を有するクローズドキャプション信号デコード方法
を提供する。

【００２８】上記手順によれば、クローズドキャプショ
ン信号の位相ずれがある映像信号においても、サンプリ
ングクロックの位相調整によってクローズドキャプショ
ン信号のスタートビットが検出可能であり、クローズド
キャプション信号を安定して正しくデコード可能とな
る。

【００２９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の一実施形態に係
るクローズドキャプション信号デコード装置の構成を示
すブロック図である。クローズドキャプション信号デコ
ード装置は、映像信号から水平同期信号と垂直同期信号
とを分離する同期スライス回路１０１、自動周波数制御
（ＡＦＣ）を行うＡＦＣ回路１０２、水平同期信号と基
準となるＴＶ基準信号との位相及び速度を比較して同期
化を行う位相・速度比較器１０３、発振子からの発振ク
ロックＯＳＣを基にＴＶ基準信号を生成するＴＶ基準信
号生成回路１０４、水平同期信号をカウントする水平ラ
インカウンタ１０５、発振子からの所定周波数の発振ク
ロックＯＳＣを所定比で分周する位相遅延信号分周器１
０６、ＣＣ信号を検出するための検出タイミングとして
水平同期信号からの遅延量を設定する位相遅延回路１０
７、ＣＣ信号が重畳される水平同期信号のライン数を設
定する水平ライン設定レジスタ１０８、ＣＣ信号をラッ
チしてデコードするＣＣデコーダ１０９を有して構成さ
れる。

【００３０】また、マイクロコンピュータ等によるプロ
セッサ１１５と、プロセッサ１１５の処理結果を格納す
る不揮発メモリ１１１とを備え、プロセッサ１１５にお
いて位相調整手段の機能を実現するソフトウェアによる
ＣＣ信号の位相サーチ処理１１０を実行し、位相サーチ
結果を記憶手段としての不揮発メモリ１１１に記憶する
ようになっている。なお、プロセッサ１１５におけるソ
フトウェア処理によって位相遅延回路１０７の設定値を
制御するようにすれば、位相遅延信号分周器１０６を省
略することもできる。

【００３１】上記のように構成されたクローズドキャプ
ション信号デコード装置は、プロセッサ１１５によるソ
フトウェア処理の下に制御されて動作する。以下そのデ
コード動作について説明する。

【００３２】ＣＣ信号が重畳された映像信号は、同期ス
ライス回路１０１に入力され、例えばテレビジョン受信
機と同様にトランジスタのカットオフ特性を利用した振
幅分離方式等により、映像信号から垂直同期信号と水平
同期信号とが分離されて取り出される。取り出された各
同期信号は位相・速度比較器１０３に入力され、ＡＦＣ
回路１０２により、弱電界における映像信号や雑音の混
入などがあっても安定した水平同期信号を取り出すため
に、水平同期信号の自動周波数制御が行われる。そし
て、位相・速度比較器１０３により、ＴＶ基準信号生成
回路１０４から出力される水平同期信号の基準となるＴ
Ｖ基準信号とＡＦＣされた水平同期信号とが比較されて
位相及び速度の差が検出され、雑音などの影響による周
期の乱れを補正するための同期化が行われる。この同期
化が正しく行われたときに、位相・速度比較器１０３か
らは位相・速度ロック信号が出力される。

【００３３】次に、映像信号から分離、同期化された水
平同期信号は水平ラインカウンタ１０５に入力され、垂
直同期信号を基点として水平同期信号の立ち上がりエッ
ジでライン数がカウントされる。水平ライン設定レジス
タ１０８には、予めＣＣ信号が重畳される垂直帰線期間
における位置を示す水平ライン数が設定されており、こ
の設定値と水平ラインカウンタ１０５のカウント値とが
一致したときに、映像信号のデータスライスを行うため
のタイミング信号が出力される。

【００３４】位相遅延回路１０７は、例えばシリアルシ
フトレジスタ等からなり、発振子からの発振クロックＯ
ＳＣを基に位相遅延信号分周器１０６または図示しない
分周回路によって分周されて生成される５０３ｋＨｚの
クロックパルスの位相を遅延させてＣＣ信号のサンプリ
ングクロックを生成するようになっている。この位相遅
延回路１０７等によってサンプリングクロック生成手段
が構成される。ここでは、前記５０３ｋＨｚのクロック
パルスから、図４に示す水平同期信号の立ち上がりエッ
ジを基点とした０．４３Ｈ（Ｈは水平走査期間）の期間
（クロックランイン期間）に位相調整値を加えた時点、
すなわちＣＣ信号のスタートビットの第１ビットから始
まるパルス列からなるサンプリングクロックが生成され
る。このサンプリングクロックはＣＣ信号と同一周期の
信号である。

【００３５】そしてＣＣデコーダ１０９において、前記
サンプリングクロックに基づいてＣＣ信号が重畳された
水平ラインの映像信号がスライスされてサンプリングさ
れ、スタートビット３ビット、データ１及びデータ２の
各８ビットの計１９ビットからなるＣＣ信号が抽出され
てラッチされ、デコード処理が行われる。

【００３６】以下、本発明の実施形態に係るＣＣ信号の
デコード処理における位相調整動作について、図１と動
作手順を示す図２のフローチャート、及びデコード過程
におけるＣＣ信号とサンプリングクロックの関係を示す
図３のタイミングチャートを参照しながら説明する。

【００３７】前述したように、映像信号から分離された
ＣＣ信号は、ＣＣデコーダ１０９においてスタートビッ
ト３ビット、データ１及びデータ２の各８ビットの計１
９ビットの構成でデコードされる。デコードしたＣＣ信
号のスタートビット（００１）以外で位相・速度比較器
１０３から位相・速度ロック信号が出力されていれば、
プロセッサ１１５はＣＣ信号に位相ズレがあると判断
し、ＣＣ信号をラッチするためのサンプリングクロック
の位相遅延量の自動調整を開始する。このとき、ＣＣ信
号とサンプリングクロックのタイミングは、図３（Ａ）
に示すように位相がずれた状態となっている。

【００３８】先ず、ステップ２０１の位相調整最小値設
定処理において、プロセッサ１１５は位相遅延回路１０
７の位相調整値を最小値、例えば０に設定し、ステップ
２０２の水平ライン設定処理において、水平ライン設定
レジスタ１０８にＣＣ信号が重畳されている水平同期信
号のライン数として、ＣＣ信号の位相サーチ処理を高速
に行うために規格値であるライン数「２１」を設定す
る。

【００３９】そして、ＣＣ信号の位相サーチを開始し、
ステップ２０３のスタートビット取得判定処理におい
て、ＣＣ信号のスタートビット（００１からなるビット
列）が取得できたかどうかの判定処理を行う。ここで、
スタートビットが取得できない場合は、ステップ２０４
の位相調整値アップ処理において、位相調整値を１サン
プリングクロック分アップする。次いでステップ２０５
の位相調整最大値判定処理において、このときの位相調
整値が最大値、例えば１Ｈ（６３．５μｓ）に達してい
るかどうかの判定を行う。

【００４０】この判定の結果、位相調整値が最大値に達
していない場合は、ステップ２０３に戻り、スタートビ
ットが取得できるか位相調整値が最大値となるまで、ス
テップ２０３〜２０５の処理を順次繰り返し行う。これ
により、位相調整値を最大値まで１サンプリングクロッ
ク分ずつアップさせてスタートビットの検出を行う。も
しこのとき、スタートビットが取得できた場合は、ＣＣ
信号とサンプリングクロックのタイミングは、図３
（Ｂ）に示すように位相が合った状態となっている。

【００４１】この場合、ステップ２１３の位相調整補正
値加算処理において、機器間で生じる周辺回路のバラツ
キを補正するために、不揮発性メモリ１１１に予め記憶
された補正値をこのときの位相調整値に加算する処理を
行い、図３（Ｃ）に示すようにＣＣ信号とサンプリング
クロックとの位相を合わせる。これにより、位相遅延量
の自動調整処理を終了する。この位相調整されたサンプ
リングクロックによって、ＣＣデコーダ１０９において
ＣＣ信号のスタートビット（００１）及び各８ビットか
らなるデータ１及びデータ２がスライスされてラッチさ
れる。ＣＣデータがラッチされると割込みが発生し、ソ
フトウェア処理によりスタートビットの判別と、データ
１及びデータ２について文字情報への変換が行われる。

【００４２】これにより、入力される映像信号に関し
て、自動調整処理が完了した位相調整値を用いることで
ＣＣ信号の取得及びデコードが支障なく行われ、画面上
に正常に文字情報が表示される。

【００４３】そして、ステップ２０３でスタートビット
が取得できないまま、ステップ２０５において位相調整
値が最大値に達したと判定された場合は、水平ライン設
定レジスタ１０８に設定された水平同期信号の２１ライ
ンの位置にはＣＣ信号が重畳されていなかったことにな
り、この場合は引き続きステップ２０６以降の処理を行
う。

【００４４】なお、ステップ２０４の位相遅延回路１０
７における位相調整値のアップ処理は、通常１サンプリ
ングクロック分ずつ行われるが、例えばプロセッサ１１
５の制御の下で位相遅延信号分周回路１０６を制御し、
発振クロックＯＳＣから得られるサンプリングクロック
の基本周波数を４分周して、位相調整値を４クロック分
ずつアップするように設定することができる。これによ
り、位相調整の高速化が可能となり、ＣＣ信号のサーチ
速度の向上が図れる。また、ここではサーチ開始点を位
相調整値の最小値からとした例について説明したが、最
大値から開始して順次ダウンしていくようにサーチを行
ってもよい。

【００４５】次に、垂直帰線期間における水平同期信号
の２１ラインにＣＣ信号が重畳されていない場合、ＦＣ
規格のリザーブとして定められている水平同期信号の８
〜２３ラインに重畳されたＣＣ信号の位相サーチ処理を
説明する。これは図２のステップ２０６以降の処理に相
当する。

【００４６】ステップ２０６の位相調整最小値設定処理
において、プロセッサ１１５は位相遅延回路１０７の位
相調整値を再び最小値に設定し、ステップ２０８の水平
ラインアップ処理において、水平ライン設定レジスタ１
０８に設定されていた水平同期信号のライン数「２１」
に１を加えて「２２」とする。なお、ステップ２０６の
後に、ステップ２０７の水平ライン判定処理において、
水平同期信号のライン数が２０ライン以下であるかを判
定するが、ここでは２１ライン以上であるためスルーし
てステップ２０８の水平ラインアップ処理を行う。

【００４７】次いで、ステップ２０９の水平ライン判定
処理において、水平ライン設定レジスタ１０８に設定さ
れている水平同期信号のライン数の判定を行い、２３ラ
インに達するまでステップ２０３からステップ２０８に
至る手順を繰り返して、スタートビットが取得できるま
で２２〜２３ラインの各ラインで位相調整値を最小値か
ら最大値まで変化させてＣＣ信号のサーチを行う。そし
て、水平ライン設定レジスタ１０８の設定値が２３ライ
ンに達するまでに、ステップ２０３においてスタートビ
ットが取得され、ＣＣ信号の検出が可能な位相調整値が
得られれば、前記と同様にステップ２１３において位相
調整値の補正を行ってＣＣ信号とサンプリングクロック
との位相を合わせた状態とし、位相遅延量の自動調整処
理を終了する。

【００４８】一方、ステップ２０９において、スタート
ビットが取得できないまま水平同期信号のライン数が２
３ラインに達した場合は、水平同期信号の２１〜２３ラ
イン以外にＣＣ信号が重畳されている可能性があるの
で、ステップ２１０以降の処理に進んで８〜２０ライン
の間でＣＣ信号のサーチを行う。ステップ２１０の水平
ライン設定処理では、水平ライン設定レジスタ１０８に
水平同期信号のライン数「２１」を設定し、ステップ２
１１の水平ラインダウン処理において、水平ライン設定
レジスタ１０８に設定されていた水平同期信号のライン
数「２１」より１を引いて「２０」とする。

【００４９】次いで、ステップ２１２の水平ライン判定
処理において、水平ライン設定レジスタ１０８に設定さ
れている水平同期信号のライン数の判定を行い、ライン
数が８に達していない場合はステップ２０３に戻り、前
記と同様にスタートビットが取得できるまで各ラインで
位相調整値を最小値から最大値まで変化させてＣＣ信号
のサーチを行う。スタートビットが取得できない場合
は、この場合２０ライン以下であるためステップ２０７
よりステップ２１１に進み、８ラインに達するまでステ
ップ２０３〜２０７、ステップ２１１〜２１２の手順を
繰り返して、スタートビットが取得できるまで８〜２０
ラインの間でＣＣ信号のサーチを行う。

【００５０】そして、水平ライン設定レジスタ１０８の
設定値が８ラインに達するまでに、ステップ２０３にお
いてスタートビットが取得され、ＣＣ信号の検出が可能
な位相調整値が得られれば、前記と同様にステップ２１
３において位相調整値の補正を行ってＣＣ信号とサンプ
リングクロックとの位相を合わせた状態とし、位相遅延
量の自動調整処理を終了する。

【００５１】一方、ＣＣ信号の取得が可能な位相調整値
が得られないまま、ステップ２１２において水平同期信
号のライン数が８ラインに達した場合は、水平同期信号
の８〜２３ラインにおいてＣＣ信号が重畳されていな
い、すなわちこの映像信号にはＣＣ信号はないと判断し
て処理を終了する。

【００５２】以上説明した本発明の実施形態によれば、
ソフトウェア制御によってサンプリングクロックの位相
を順次遅延させてＣＣ信号のスタートビットを検出する
ことにより、位相ずれが生じたＣＣ信号であっても正し
くラッチしてデコードすることが可能となる。また、Ｃ
Ｃ信号が重畳される水平ライン数を順次変化させてＣＣ
信号のスタートビットを検出することにより、規格で定
められた垂直帰線期間における２１ライン以外の位置に
ＣＣ信号が重畳された映像信号の場合でも、８〜２３ラ
インの間でＣＣ信号を検出してラッチし、デコードする
ことが可能となる。よって、ダビングを繰り返したビデ
オテープを再生した映像信号、ＣＣ信号の重畳を繰り返
したテレビ放送を受信して得られた映像信号、あるいは
ＣＡＴＶ局等においてＣＣ信号を新たに重畳した映像信
号などにおいて、ＣＣ信号の位相ずれや水平ラインずれ
がある場合でも、映像信号の状態に応じて安定したＣＣ
信号の検出ができ、画面上に正しい文字情報を表示する
ことが可能となる。

【００５３】前述したプロセッサ１１５のソフトウェア
処理によってＣＣ信号の位相サーチ及びデコードを行う
回路は、ＣＣデコーダ１０９を含めて同一チップ上に形
成したマイクロコンピュータ等により構成し、映像機器
等の電子機器に搭載することが可能である。映像機器と
しては、ビデオ機器、テレビ受信機、及びテレビ及びビ
デオ機能が一体となった映像複合機器などが挙げられ
る。また、デコード回路とプロセッサの２つのチップを
１つのチップに集積したマルチチップモジュールの構成
とすることもできる。

【００５４】ＣＣ信号は、図４に示すように、３ビット
のスタートビットの前に７サイクルの正弦波からなるク
ロックランイン信号を有している。これは本来５０３ｋ
Ｈｚのサンプリングクロックの同期を取るために使用さ
れ、このためＰＬＬやＶＣＯ等のアナログ回路を必要と
する。しかし、本実施形態においては、位相遅延信号分
周器１０６及び位相遅延回路１０７を用いることによ
り、サンプリングクロックとＣＣ信号のスタートビット
の同期をとるようにしているので、すべてディジタル回
路で構成することができ、マイクロコンピュータにおい
てワンチップ化することが容易になる。

【００５５】このようなマイクロコンピュータを搭載し
た電子機器の一例としてビデオ機器の場合を説明する。
ビデオテープへの録画機能を有するビデオ機器では、ダ
ビングを繰り返すことによって水平同期信号の劣化が生
じたり、録画・再生時にジッタ成分が生じることがあ
る。このようなダビングを繰り返したビデオテープや、
ＣＣ信号の重畳が繰り返された放送を録画したビデオテ
ープを再生する場合、水平同期信号からＣＣ信号までの
位相がずれたり、ＣＣ信号が重畳される水平ラインが規
格の２１ラインから外れることがある。

【００５６】このような場合でも、上述したＣＣ信号の
位相サーチ動作をマイクロコンピュータのソフトウェア
処理で行うことにより、サンプリングクロックの位相遅
延量を調整し、映像信号に重畳されたＣＣ信号の位相と
水平同期信号からのＣＣ信号の検出タイミングとを自動
調整することができ、ＣＣ信号のデコード及び表示にお
ける誤りを防止できる。

【００５７】また、ＣＣ信号を検出できた水平同期信号
のライン数や位相遅延データを、受信チャンネル情報や
再生したビデオテープの種別等を判別可能なテープナビ
機能の情報などによる映像信号のソースに関する映像ソ
ース情報と関連付けて、マイクロコンピュータの内蔵Ｒ
ＡＭや外付けの不揮発性メモリに保存することが容易に
なる。これにより、ＣＣ信号の位相サーチ処理起動時
に、ビデオテープの種別や受信チャンネルの判定を行
い、これらの情報に対応してメモリに保存されている水
平同期信号のライン数と位相遅延量とをサーチ開始点の
初期値として用いれば、高速な処理が可能となる。

【００５８】上述したように、本実施形態では、映像信
号に重畳されたＣＣ信号のスタートビットから水平同期
信号の位相ロック状態をソフトウエアで判別し、従来は
ＲＯＭデータとして変更できなかったスタートビットの
位相遅延量の設定値と水平同期信号のライン数とを可変
することで、規格から外れた位置に重畳されたＣＣ信号
でも正しく抽出してデコードし、文字情報を表示するこ
とができる。これにより、ＣＣ信号の文字情報が表示さ
れなかったり、誤って表示されたりすることを防止でき
る。また、ＣＣ信号のスタートビットの位相サーチ処理
を起動する条件として、位相・速度比較器からの位相・
速度ロック信号を監視することで、映像信号から分離し
た水平同期信号の一時的なノイズによる乱れによる誤動
作を防ぐことができる。また、ＣＣ信号のサーチ回路を
ソフトウェアで実現するため、新たなハードウェア（回
路）を追加する必要もなく、安価なシステム構成とする
ことができる。

【００５９】

【発明の効果】以上説明したように本発明によれば、ク
ローズドキャプション信号のデコードを確実かつ安定に
行うことが可能なクローズドキャプション信号デコード
装置及び方法を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るクローズドキャプシ
ョン信号デコード装置の構成を示すブロック図である。

【図２】本発明の一実施形態に係るクローズドキャプシ
ョン信号の位相サーチ処理の手順を示すフローチャート
である。

【図３】本実施形態に係るクローズドキャプション信号
の位相サーチ処理におけるクローズドキャプション信号
とサンプリングクロックとの位相関係を示すタイミング
チャートである。

【図４】映像信号に重畳されるクローズドキャプション
信号のフォーマット規格を示す説明図である。

【図５】従来技術によるクローズドキャプション信号デ
コード装置の構成例を示すブロック図である。

【符号の説明】 １０１ 同期スライス回路 １０２ ＡＦＣ回路 １０３ 位相・速度比較器 １０４ ＴＶ基準信号生成回路 １０５ 水平ラインカウンタ １０６ 位相遅延信号分周器 １０７ 位相遅延回路 １０８ 水平ライン設定レジスタ １０９ ＣＣデコーダ １１０ ＣＣ位相サーチ処理 １１１ 不揮発性メモリ １１５ プロセッサ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 7/083 7/087 7/088 (72)発明者 阿部 秀次 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5C025 BA13 BA14 BA16 BA25 BA30 CA02 CA09 CA20 CB10 DA05 DA10 5C063 AA02 AB01 AB07 AC01 AC05 AC10 CA14 CA38 DA03 DA13 DB02 5J106 AA04 BB04 CC15 CC21 CC59 DD33 DD34 DD38 HH02 KK02

Claims (10)

【特許請求の範囲】
1. 【請求項１】 映像信号に重畳したクローズドキャプシ
   ョン信号をデコードするクローズドキャプション信号デ
   コード装置であって、 前記クローズドキャプション信号を取得するためのサン
   プリングクロックを生成するサンプリングクロック生成
   手段と、 前記クローズドキャプション信号が重畳される映像信号
   の水平同期信号に対する前記サンプリングクロックの位
   相を調整する位相調整手段と、 を備えたクローズドキャプション信号デコード装置。
2. 【請求項２】 前記サンプリングクロック生成手段は、
   前記サンプリングクロックとして、前記クローズドキャ
   プション信号が重畳される映像信号の水平ラインの所定
   位置から始まり、前記クローズドキャプション信号の周
   期に相応するクロック信号を生成するものであり、 前記位相調整手段は、前記クローズドキャプション信号
   の周期を単位として前記サンプリングクロックの位相遅
   延量を変化させるものである請求項１記載のクローズド
   キャプション信号デコード装置。
3. 【請求項３】 前記位相調整手段は、さらに、前記クロ
   ーズドキャプション信号のスタートビットを検出する映
   像信号の水平ライン数を変化させ、この水平ラインにお
   いて前記サンプリングクロックの位相遅延量の調整を行
   うものである請求項２記載のクローズドキャプション信
   号デコード装置。
4. 【請求項４】 前記位相調整手段は、前記水平同期信号
   の位相及び速度の同期化がなされたときに、前記サンプ
   リングクロックによる前記クローズドキャプション信号
   のスタートビットの検出動作を開始するものである請求
   項１記載のクローズドキャプション信号デコード装置。
5. 【請求項５】 前記位相調整手段は、前記クローズドキ
   ャプション信号のスタートビットを検出できるまで、前
   記サンプリングクロックの位相遅延量を順次変化させて
   位相をずらすものである請求項４記載のクローズドキャ
   プション信号デコード装置。
6. 【請求項６】 前記位相調整手段は、さらに、前記クロ
   ーズドキャプション信号のスタートビットを検出できる
   まで、前記映像信号の水平ライン数を順次変化させ、こ
   の水平ラインにおいて前記サンプリングクロックの位相
   遅延量を順次変化させるものである請求項５記載のクロ
   ーズドキャプション信号デコード装置。
7. 【請求項７】 前記位相調整手段による位相調整処理が
   なされて前記クローズドキャプション信号が取得できた
   ときのサンプリングクロックにおける位相遅延量と映像
   信号中の水平ライン数とを記憶する記憶手段を備えた請
   求項１記載のクローズドキャプション信号デコード装
   置。
8. 【請求項８】 前記記憶手段は、前記位相調整処理後の
   サンプリングクロックにおける位相遅延量と映像信号中
   の水平ライン数とともに、前記映像信号のソースに関す
   る映像ソース情報を関連づけて記憶するものであり、 前記位相調整手段は、前記記憶手段に記憶された情報に
   基づいて位相調整処理を開始する際の初期値を設定する
   ものである請求項７記載のクローズドキャプション信号
   デコード装置。
9. 【請求項９】 請求項１〜８のいずれかに記載の位相調
   整手段の機能をソフトウェアにより実行するプロセッサ
   を備えた電子機器。
10. 【請求項１０】 映像信号に重畳したクローズドキャプ
    ション信号をデコードするクローズドキャプション信号
    デコード方法であって、 前記クローズドキャプション信号を取得するためのサン
    プリングクロックを生成するサンプリングクロック生成
    ステップと、 前記クローズドキャプション信号が重畳される映像信号
    の水平同期信号に対する前記サンプリングクロックの位
    相を調整する位相調整ステップと、 前記位相調整されたサンプリングクロックにより前記ク
    ローズドキャプション信号を取得してデコードするデコ
    ードステップと、 を有するクローズドキャプション信号デコード方法。