JP6467923B2 - Ｔｓデータ読出し装置及びｔｓデータ読出し方法 - Google Patents

Description

本発明は、ＴＳデータ読出し装置及び方法に関し、特に、メモリからＴＳデータの読出しを行うＴＳデータ読出し装置及び方法に関する。

映像と音声等をまとめて伝送する場合、ＭＰＥＧ２−ＴＳ方式（ＩＳＯ／ＩＥＣ１３８１８−１）にしたがって、映像、音声、これらに関連するデータ情報を符号化し、１本のトランスポートストリーム（ＴＳ）信号に多重化して伝送することが一般的に行われている。ＴＳ信号は、伝送パラメータが変わると、ＴＳ信号のビットレートを変換して伝送することになっている。このビットレート変換のとき、ＴＳ信号を扱う機器では、ＴＳ信号を一時バッファメモリに蓄えた後、異なる出力ビットレートで読出し、レート変換して出力することが行われている。

例えば、特許文献１にこの種の技術を用いたＰＣＲ（Ｐｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）補正回路が開示されている。ＰＣＲ補正回路は、１つのプログラムにつき１つのＶＣＸＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ：電圧制御水晶発振器）およびＳＴＣ（Ｓｙｓｔｅｍ Ｔｉｍｅ Ｃｌｏｃｋ）カウンタを持つことが一般的である。ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は精度の高い制御が必要な為、回路の複雑化や規模が大きくなるという問題がある。

特許文献１に記載のＰＣＲ補正回路は、基準カウンタ値を付加したＴＳ信号を一時バッファメモリに蓄えた後、異なる出力ビットレートで読出してビットレートを変換し、出力ＴＳ信号の入力時の入力時刻基準カウンタ値を抽出する。同時に、ＰＣＲ補正カウンタ値を求め、ＰＣＲカウンタ値に算出したＰＣＲ補正カウンタ値を加算して新たなＰＣＲカウンタ値として付け替える。この構成により、プログラム数分のＰＣＲ補正用ＰＬＬ回路を必要とせずにＰＣＲの補正を実現している。

特開２００８−２４５０５０号公報

しかしながら、特許文献１は、ＴＳ信号を一時バッファメモリから、バッファメモリに蓄えたときと異なる出力ビットレートで読出す構成となっている。したがってＰＣＲ補正用にはＰＬＬ回路を不要としているが、メモリからの読出しクロックを、ＰＬＬ回路を用いて生成すると、回路規模が大きくなってしまう。また、伝送パラメータによっては、ＰＬＬロックまでに時間がかかり、その期間、ジッタ発生の恐れがある。

本発明は、メモリからＴＳデータの読出しを行う回路を、小規模な回路で実現でき、ＴＳデータの伝送パラメータによらず、ＴＳデータの読出しにおけるジッタを少なくできるＴＳデータ読出し装置及びＴＳデータ読出し装置方法を提供することを目的とする。

本発明のＴＳデータ読出し装置は、ＴＳデータを蓄積するメモリと、前記メモリからＴＳデータを読み出すタイミングを示すパルス列であるメモリ読出しフレームをシステムクロックに同期したクロックを基準として前記ＴＳデータの伝送パラメータに応じて生成する読出しフレーム生成部とを有する。

本発明のＴＳデータ読出し方法は、ＴＳデータを蓄積するメモリからＴＳデータを読み出すＴＳデータ読出し方法であって、前記メモリから伝送パラメータに応じてＴＳデータを読み出すメモリ読出しフレームをシステムクロックに同期したクロックを基準として生成する。

本発明によれば、メモリからＴＳデータの読出しを行う回路を、小規模な回路で実現でき、ＴＳデータの伝送パラメータによらず、ＴＳデータの読出しにおけるジッタを少なくできる。

図１は、第１の実施形態の構成を示すブロック図である。 図２は、図１の読出しフレーム生成部１２の構成の１例を示すブロック図である。 図３は、図２のメモリ読出しフレーム生成の動作を示す説明図である。 図４は、図２のランダムパルス発生部１３２の端数処理フラグ発生の動作を示す説明図である。

図１は、本発明のＴＳデータ読出し装置の第１の実施形態の構成を示すブロック図である。

図１に示すように、第１の実施形態のＴＳデータ読出し装置１は、ＴＳデータを蓄積するメモリ１１と、メモリ１１からＴＳデータの伝送パラメータに応じてＴＳデータを読み出すメモリ読出しフレームをシステムクロックに同期した２７ＭＨｚのクロックを基準として生成する読出しフレーム生成部１２と、を備える。ここでＴＳデータの伝送パラメータとは、主に、ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭ等のキャリア変調方式、畳み込み符合等の内符号の符号化率、２ｋ、４ｋ、８ｋ等の解像度、ＩＦＦＴ後の出力データに付加されるガードインターバル、ＩＳＤＢ−Ｔ方式では６ＭＨｚ、７ＭＨｚ、８ＭＨｚ等に規定されている使用周波数帯域幅、等である。またメモリ読出しフレームは、１パケット分のデータを読み出すタイミングを示すパルス列である。

メモリ１１は、メモリ読出しフレームのパルスが入力されると、システムクロックに同期した２７ＭＨｚのクロックを基準に、１パケット分のデータを読み出して出力し、この動作を繰り返し行うことでＴＳ信号を出力する。

また、本実施形態のＴＳデータ読出し装置１は、システムクロックを基準としてＴＳデータの伝送パラメータに応じたメモリ読出しフレームを生成するためのパラメータを読出しフレーム生成部１２に設定するパラメータ設定部１３を備えている。パラメータ設定部１３は、例えば、１パケットがシステムクロックに同期した２７ＭＨｚのクロックの何クロック分に相当するかを示すパケット値Ａと、１スーパーフレームの期間に相当する前記クロックのクロック数を示すスーパーフレーム値Ｂと、等を、読出しフレーム生成部１２に設定する。

これらのパラメータの設定方法について説明する。キャリア変調方式の１シンボルあたりのビット数が多いほど、伝送される１パケットあたりのデータ量が多くなり、メモリ読出しの時間間隔は長くなる。したがってパラメータ設定部１３は、キャリア変調方式の１シンボルあたりのビット数に比例して大きい値にパケット値Ａを設定する。

また符号化率、すなわち伝送データ中に占めるデータの割合が大きい（内符号の割合が少ない）ほど、伝送される１パケットあたりのデータ量が多くなり、メモリ読出しの時間間隔は長くなる。したがってパラメータ設定部１３は、符号化率に比例して大きい値にパケット値Ａを設定する。同様に、高解像度であればあるほど、伝送される１パケットあたりのデータ量が多くなり、メモリ読出しの時間間隔は長くなる。パラメータ設定部１３は、解像度に比例して、すなわち４ｋであれば２ｋの２倍の値をパケット値Ａとして読出しフレーム生成部１２に設定する。

高解像度であればあるほど、またガードインターバルが長いほど、また帯域幅が狭いほど、伝送される１スーパーフレームあたりのメモリ読出しの時間間隔は長くなる。したがって、パラメータ設定部１３は、高解像度であればあるほど、またガードインターバルが長いほど、また帯域幅が狭いほど、スーパーフレーム値Ｂを大きい値に設定する。

読出しフレーム生成部１２は、読出しフレーム発生部１２１と、ランダムパルス発生部１２２を備えている。図示しないクロック回路によって、システムクロック（ＦＳ）を生成するためのもとになるクロックを分周することによりシステムクロックに対してジッタのない２７ＭＨｚのクロックが生成される。読出しフレーム生成部１２は、データを読出すためのメモリ読出しフレームをこの２７ＭＨｚのクロックを基準として生成する。このことにより、システムクロックに対してジッタなくメモリ１１からＴＳデータを読み出すことができる。

また読出しフレーム生成部１２は、２７ＭＨｚクロックを基準にメモリ読出しフレームのパルスを生成する。このため、パケット値Ａに応じて一律にメモリ読出しフレームのパルスを生成すると規定されたタイミングに対して徐々にずれが大きくなっていく。このずれをタイムリーに補うためのパルスを、ランダムパルス発生部１２２が生成する。

パラメータ設定部１３は、１スーパーフレーム期間中にパルスを発生する回数を指定する設定値である端数Ｄをランダムパルス発生部１２２に設定する。ランダムパルス発生部１２２は、１スーパーフレーム期間中に、端数Ｄで指定された回数、パルスを生成する。読出しフレーム発生部１２１は、ランダムパルス発生部１２２の生成したパルスに応じて、メモリ読出しフレームの次のパルスのタイミングを２７ＭＨｚのクロックの１クロック分、遅らせる。この動作により２７ＭＨｚクロックを基準としてメモリ読出しフレームを生成することによって生じるずれをなくし、メモリ読出しフレームのパルスのタイミングを適切に調整する。

図２は、図１の読出しフレーム生成部１２の構成の１例を示すブロック図である。図３は、図２のメモリ読出しフレーム生成の動作を示す説明図である。

パラメータ設定部１３は、一部上述したように、メモリ読出しフレーム生成のために必要なパラメータ、例えば、パケット値Ａ、スーパーフレーム値Ｂ、パケット数Ｃ、端数Ｄを生成する。これらはＴＳデータの伝送パラメータから決定される。パラメータ設定部１３には、ＴＳデータの伝送パラメータが入力され、入力されたＴＳデータの伝送パラメータに基づいてメモリ読出しフレーム生成のために必要なパラメータ、例えば、パケット値Ａ、スーパーフレーム値Ｂ、パケット数Ｃ、端数Ｄを算出するよう構成してもよい。また必要なパラメータを複数パターン記憶するパラメータ記憶部を備え、入力されたＴＳデータの伝送パラメータに基づいて記憶されたパラメータのうちから選択するよう構成してもよい。

パケット値Ａは、２７ＭＨｚクロックでは、１パケットが何クロック分か計算した計算結果である。例えば、１６ＱＡＭ、符号化率３／４、２ｋの場合、７５６となる。

スーパーフレーム値Ｂは、２７ＭＨｚクロックでは、ＦＳレートの信号（ＳＦＰ）の周期が何クロック分か計算した計算結果である。例えば、２ｋ、ガードインターバル１／４、帯域幅６ＭＨｚの場合、２７４１７６０となる。

パケット数Ｃは、スーパーフレーム値Ｂをパケット値Ａで割り算した商である。端数Ｄは、スーパーフレーム値Ｂをパケット値Ａで割り算したあまりである。例えば、１６ＱＡＭ、符号化率３／４、２ｋ、ガードインターバル１／４、帯域幅６ＭＨｚの場合、２７４１７６０÷７５６＝３６２６あまり５０４であり、Ｃは３６２６、Ｄは５０４である。

ＴＳデータの伝送パラメータに基づいて決定されたパケット値Ａは、パケットカウンタ１２１２に、２７ＭＨｚクロック用スーパーフレーム値Ｂは、スーパーフレームカウンタ１２１１に、パケット数Ｃは、読出しフレーム制御部１２１３及び端数処理フラグ発生部１２２２に、端数Ｄは、端数処理フラグ発生部１２２２に設定される。

スーパーフレームカウンタ１２１１は、パラメータ設定部１３によって設定されたスーパーフレーム値Ｂに基づいて２７ＭＨｚのクロックをカウントし、図３に示すように、スーパーフレームカウンタ１２１１は、２７ＭＨｚのＢクロック周期で信号ＳＦＰを生成する。信号ＳＦＰは、読出しフレーム制御部１３１３、パケットカウンタ１２１２、乱数カウンタ１２２１のカウンタをリセットする信号として使用される。

パケットカウンタ１２１２は、パラメータ設定部１３によって設定されたパケット値Ａに基づいて２７ＭＨｚのクロックをカウントし、図３に示すように、２７ＭＨｚのＡクロック周期でパルス（パケット信号）を出力する。図３に示すように信号ＳＦＰの直前のパルスと信号ＳＦＰのタイミングは、スーパーフレーム値Ｂをパケット値Ａで除算して、あまりがあるとき、そのあまりの数である端数Ｄの分ずれることになる。

端数処理フラグ発生部１２２２は、端数Ｄに等しい数のパルス（端数処理フラグ）を、ある期間に固まらないよう１スーパーフレーム期間中、ほぼ等間隔に生成し、次のメモリ読出しタイミングを端数処理フラグ１つにつき１クロックずつ遅らせる。

読出しフレーム制御部１２１３には、パケットカウンタ１２１２から２７ＭＨｚのＡクロック周期でパケット信号が入力され、端数処理フラグ発生部１３２２から端数処理フラグが入力される。読出しフレーム制御部１３１３は、図３に示すように、端数処理フラグ発生部１２２２から端数処理フラグが入力されると次のパルス生成のタイミングを前回のパルスからＡ+１クロック後に遅らせる。

図４は、図２のランダムパルス発生部１２２の端数処理フラグ発生の動作を示す説明図である。図４には、簡単のためパケット数Ｃ＝１２８、端数Ｄ＝８とした例を示している。

乱数カウンタ１２２１には、読出しフレーム制御部１２１３からメモリ１１に出力されるメモリ読出しフレームが入力され、乱数カウンタ１２２１は、メモリ読出しフレームのパルスをカウントし、端数処理フラグ発生部１２２２にカウント値を出力する。

端数処理フラグ発生部１２２２は、図４に示すように、パケット数Ｃが１２８＝２^７であれば、入力されたカウント値を７ケタで表した数値について、ビットリバースを行う。すなわち最上位ビットを最下位ビットへビットの順番を反対にした数値にする。端数処理フラグ発生部１２２２は、ビットリバースした数値と端数Ｄとを比較し、乱数カウンタ１２２１のカウント値のビットリバース値が端数Ｄ以下であれば、読出しフレーム制御部１２１３に、次のメモリ読出しタイミングを１クロック遅らせるための端数処理フラグを出力する。

例えば、図４に示すように、メモリ読出しフレームのカウント値が１のとき７ケタの数値「００００００１」をビットリバースした数値「１００００００」すなわち６４をＤ＝８と比較し、Ｄより大きいので、端数処理フラグを生成しない。同様にメモリ読出しフレームのカウント値が２のとき７ケタの数値「０００００１０」をビットリバースした数値「０１０００００」すなわち３２をＤ＝８と比較し、Ｄより大きいので、端数処理フラグを生成しない。

端数処理フラグを生成するのは、図４に示すように、メモリ読出しフレームのカウント値が、８、１６、３２、４８、６４、８０、９６、１１２、の８つの数値のときである。これ以外の数値ではビットリバースした数値がＤより大きいので、端数処理フラグを生成しない。端数処理フラグ発生部１２２２は、メモリ読出しフレームのカウント値が上記の８つの数値のとき、次のメモリ読出しタイミングを１クロック遅らせるため、読出しフレーム制御部１３１３に端数処理フラグを出力する。このようにカウント値のビットリバースを行うことで乱数を生成することができ、端数Ｄを均等に分配することができる。

以上、説明したように、本実施形態のＴＳデータ読出し装置によれば、メモリ１１からＴＳデータを読み出すタイミングを示すパルス列であるメモリ読出しフレームをシステムクロックに同期した２７ＭＨｚのクロックを基準として伝送パラメータに応じて生成することができる。したがって、メモリからＴＳデータの読出しを行う回路を、小規模な回路で実現でき、ＴＳデータの伝送パラメータによらず、ＴＳデータの読出しにおけるジッタを少なくできる。

以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

例えば、上述の実施形態においては、パラメータ設定部１３は、入力されたＴＳデータの伝送パラメータに基づいてメモリ読出しフレーム生成のために必要なパラメータを算出する、あるいは記憶されたものから選択すると説明したが、これに限らず、使用されるＴＳデータの伝送パラメータに応じた設定値を外部からパラメータ設定部１３に入力する構成としてもよい。また必要なパラメータを複数パターン記憶するパラメータ記憶部を備え、入力された端数処理フラグに基づいて記憶されたパラメータのうちから選択するよう構成してもよい。パケット値Ａとスーパーフレーム値Ｂをもとにパケット数Ｃ、端数Ｄを算出すると説明したが、スーパーフレーム値Ｂとパケット数Ｃをもとにスーパーフレーム値Ｂをパケット数Ｃで除算した商をパケット値Ａ、あまりを端数Ｄとしてもよい。

また端数処理フラグ発生部１２２２は、図４に示すように、ビットリバースした数値と端数Ｄとを比較し、乱数カウンタ１２２１のカウント値のビットリバース値が端数Ｄ以下であれば、読出しフレーム制御部１３１３に、次のメモリ読出しタイミングを１クロック遅らせるための端数処理フラグを出力すると説明したが、これに限らない。例えばランダムパルス発生部１２２は、端数Ｄでスーパーフレーム値Ｂを除算した結果Ｅを設定したカウンタを備え、Ｅクロックごとに端数処理フラグを読出しフレーム制御部１２１３に出力する構成としてもよい。

また乱数カウンタ１２２１にはメモリ１１に出力されるメモリ読出しフレームを入力するとして説明したが、これに限らず、パケットカウンタ１２１２の出力するパルスを乱数カウンタ１２２１に入力してもよい。

また端数処理フラグが生成されたとき、パケットカウンタ１２１２が次の２７ＭＨｚのクロックを１回カウントしないよう制御し、パケットカウンタ１２１２の出力をメモリ読出しフレームとして出力する構成としてもよい。

なお、本発明のＴＳデータ読出し装置１は、ソフトウェアによって実現することも可能である。ＴＳデータ読出し装置１を制御するプログラムのメモリ読出しフレーム生成及び端数処理フラグ発生の動作は、図３、図４を用いて説明した動作と同じである。すなわち、読出しフレーム生成部１２、パラメータ設定部１３、読出しフレーム発生部１２２、ランダムパルス発生部、スーパーフレームカウンタ１２１１、パケットカウンタ１２１２、読出しフレーム制御部１２１３、乱数カウンタ１２２１、端数処理フラグ発生部１２２２が行う処理を、ＴＳデータ読出し装置１が備えるプロセッサ（図示なし）がプログラムを実行することによって実現してもよい。

上記のプログラムは、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ等の半導体記憶装置、光ディスク、磁気ディスク、光磁気ディスク等、非一時的な媒体に格納されてもよい。

１ ＴＳデータ読出し装置
１１ メモリ
１２ 読出しフレーム生成部
１３ パラメータ設定部
１２１ 読出しフレーム発生部
１２２ ランダムパルス発生部
１２１１ スーパーフレームカウンタ
１２１２ パケットカウンタ
１２１３ 読出しフレーム制御部
１２２１ 乱数カウンタ
１２２２ 端数処理フラグ発生部

Claims (6)

1. ＴＳデータを蓄積するメモリと、前記メモリからＴＳデータを読み出すタイミングを示すパルス列であるメモリ読出しフレームをシステムクロックに同期したクロックを基準として前記ＴＳデータの伝送パラメータに応じて生成する読出しフレーム生成部とを有するＴＳデータ読出し装置において、
   １パケットが前記クロックの何クロック分に相当するかを示すパケット値と、１スーパーフレームの期間に相当する前記クロックのクロック数を示すスーパーフレーム値とを、前記ＴＳデータの伝送パラメータに応じて前記読出しフレーム生成部に設定するパラメータ設定部をさらに有し、
   前記読出しフレーム生成部は、前記クロックを前記パケット値に基づいてカウントするパケットカウンタと、前記スーパーフレーム値に基づいて前記パケットカウンタをリセットする信号を生成するスーパーフレームカウンタとを有する、ＴＳデータ読出し装置。
2. 前記パラメータ設定部は、前記パケット値を前記スーパーフレーム値で除算した端数を、前記読出しフレーム生成部に設定し、
   前記読出しフレーム生成部は、メモリ読出しを１クロック遅らせるパルスである端数処理フラグを、１スーパーフレームの期間に前記端数で示された個数、生成するランダムパルス発生部を有する、請求項１に記載のＴＳデータ読出し装置。
3. 前記ランダムパルス発生部は、メモリ読出しフレームのパルスをカウントする乱数カウンタと、前記乱数カウンタのカウンタ値をもとに前記端数処理フラグを生成する端数処理フラグ発生部を有する、請求項２に記載のＴＳデータ読出し装置。
4. 前記ランダムパルス発生部は、前記乱数カウンタのカウント値をビットリバースし、前記端数と比較し、ビットリバースされた前記カウント値が前記端数以下であればランダムパルスを生成する、請求項３に記載のＴＳデータ読出し装置。
5. ＴＳデータを蓄積するメモリからＴＳデータを読み出すＴＳデータ読出し方法において、前記メモリから伝送パラメータに応じてＴＳデータを読み出すメモリ読出しフレームをシステムクロックに同期したクロックを基準として生成し、
   １パケットが前記クロックの何クロック分に相当するかを示すパケット値と、１スーパーフレームの期間に相当する前記クロックのクロック数を示すスーパーフレーム値とを、前記ＴＳデータの伝送パラメータに応じて設定し、
   前記クロックを前記パケット値に基づいてカウントし、前記スーパーフレーム値に基づいて前記パケット値に基づくカウントをリセットする信号を生成する、ＴＳデータ読出し方法。
6. ＴＳデータを蓄積するメモリを備えるＴＳデータ読出し装置のコンピュータに、前記メモリから伝送パラメータに応じてＴＳデータを読み出すメモリ読出しフレームをシステムクロックに同期したクロックを基準として生成する処理と、
   １パケットが前記クロックの何クロック分に相当するかを示すパケット値と、１スーパーフレームの期間に相当する前記クロックのクロック数を示すスーパーフレーム値とを、前記ＴＳデータの伝送パラメータに応じて設定する処理と、
   前記クロックを前記パケット値に基づいてカウントする処理と、
   前記スーパーフレーム値に基づいて前記パケット値に基づくカウントをリセットする信号を生成する処理と、
   を実行させることを特徴とするＴＳデータ読出しプログラム。

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