CN104937946A - 信号处理装置、信号处理方法及程序 - Google Patents

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Abstract

本技术涉及允许输出与接近用于更高的分辨率的TS比特率的平均频率相对应的串行时钟和并行时钟的信号处理装置、信号处理方法以及程序。计数单元(53)计算TS有效信号变得有效的区间中的运行时钟的数量(N)，所述区间表示TS比特率。时钟宽度计算单元(55)计算N/(188×2)作为时钟宽度(Ddiv)。并行单元(61)的并行调节部(73)根据时钟宽度(Ddiv)的小数部分(Drem)的大小来调节时钟宽度(Ddiv)的整数部分(Dint)的计数值，通过组合具有调节后的计数值的多个Ddiv生成各种串行时钟信号。本技术可以应用于接收装置。

Description

信号处理装置、信号处理方法及程序
技术领域
本技术涉及信号处理装置、信号处理方法及程序，并且具体地，涉及能够生成具有与传输流(TS)的数据速率相对应的高分辨率的TS时钟的信号处理装置、信号处理方法及程序。
背景技术
例如，在数字广播中，图片(活动图像)等被利用预定的编码方法，诸如编码活动图像专家组(MPEG)编码并且传输包括由传输流(TS)包所组成的TS的广播波，布置在有效载荷中的编码数据生成该广播波。
在接收数字广播的接收器中进行广播波的解调和误差校正使得TS恢复并输出。
从在接收器中进行误差校正的大规模集成(LSI)输出的信号包括TS，TS时钟信号表示TS的定时等。
顺便说一下，从进行误差校正的LSI输出的TS等被供应给接收TS等的模块(在下文中，也称为TS处理模块)，其连接至LSI的随后的步骤。因此，进行误差校正的LSI需要输出符合连接至随后的步骤的TS处理模块可以接受的规范的TS等。
指定TS处理模块的接口的标准包括，例如，数字视频广播-通用接口Plus(DVB-CI+)(非专利文献)。
在DVB-CI+标准中，“K.1.7.5通用接口MPEG信号定时”指定TS时钟信号的规范。
现在，在下文中，在DVB-CI+标准中指定的TS时钟信号的规范还可以被称为AC规范(AC spec)。
引用列表
非专利文献
非专利文献1:CI Plus Specification v1.3.1(2011-10)
发明内容
技术问题
顺便说一下，当从LSI的TS接口常规输出TS时，在并行时钟中，为了满足DVB-CI Plus标准，输出具有根据TS比特率确定的50％负载的TS时钟信号(TS时钟信号的高/低速率)。此外，为了满足相同的标准，在串行时钟中，为了减小接收RF中的噪声，选择并输出运行时钟的固定段诸如2、3、4的TS时钟信号。
然而，在并行时钟中，因为仅在运行时钟中进行50％负载的段并且，此外，在串行时钟中，在运行时钟中仅准备有限的段模式，存在输出的TS时钟信号的平均频率的分辨率在两种情况下都变得粗糙的风险。
同时，连接至TS接口的装置根据TS比特率要求TS时钟信号的平均频率具有更高的分辨率并且输入相对于TS比特率具有最低可能的平均频率的TS时钟信号。
因此，要求对具有相对于TS比特率具有比之前更高的分辨率的平均频率的TS时钟信号进行测量。
本技术鉴于以上情形做出并且，尤其是，使能够输出由对应于相对于TS比特率具有更高的分辨率并且接近TS比特率的平均频率的串行时钟信号和并行时钟信号形成的TS时钟信号。
问题的解决方案
根据本技术的一方面，提供一种信号处理装置，有效时钟宽度计算单元，被配置为计算与存在传输流(TS)包的有效区间的比特率相对应的有效时钟宽度；以及TS时钟信号生成单元，被配置为基于通过有效时钟宽度计算单元计算出的有效时钟宽度通过组合具有不同分频率(frequencydividing rate)的时钟组合来生成TS时钟信号。
TS时钟信号生成单元可以包括：并行时钟信号生成单元，被配置为基于有效时钟宽度通过将具有不同分频率的时钟进行组合来生成并行时钟信号；以及串行时钟信号生成单元，被配置为基于通过并行时钟信号生成单元已生成的并行时钟信号的电平H区间或者电平L区间的并行时钟宽度，通过将具有不同分频率的时钟进行组合来生成串行时钟信号。
并行时钟信号生成单元基于表示有效时钟宽度的运行时钟信号的时钟数的小数部分的值，通过以下方式生成并行时钟信号：将与运行时钟信号的时钟数的整数部分相对应的时钟数的时钟信号与预定整数的时钟数被加到运行时钟信号的时钟数的整数部分或者从运行时钟信号的时钟数的整数部分减去了预定整数的时钟数的时钟信号进行组合。
串行时钟信号生成单元基于当通过并行时钟信号生成单元已生成的并行时钟信号的电平H区间或者电平L区间的并行时钟宽度的运行时钟信号的时钟数除以预定整数时所获得的余数，通过以下方式生成串行时钟信号：将当并行时钟信号的电平H区间或者电平L区间的并行时钟宽度的运行时钟信号的时钟数除以预定整数时所获得的商的整数部分的时钟数的时钟信号、与预定整数的时钟数被加到当并行时钟信号的电平H区间或者电平L区间的并行时钟宽度的运行时钟信号的时钟数除以预定整数时所获得的商的整数部分或者从商的整数部分减去了预定整数的时钟数的时钟信号进行组合。
根据本技术的一方面，提供一种信号处理方法，包括以下步骤：执行计算与存在传输流(TS)包的有效区间的比特率相对应的有效时钟宽度的有效时钟宽度计算处理；并且执行基于通过有效时钟宽度计算处理计算出的有效时钟宽度通过将具有不同分频率的时钟进行组合来生成TS时钟信号的TS时钟信号生成处理。
根据本技术的一方面，提供了一种程序，被配置为使计算机执行包括以下步骤的处理：计算与存在传输流(TS)包的有效区间的比特率相对应的有效时钟宽度的有效时钟宽度计算步骤；以及基于通过有效时钟宽度计算步骤计算出的有效时钟宽度通过将具有不同分频率的时钟进行组合来生成TS时钟信号的TS时钟信号生成步骤。
在本技术的一方面，计算与存在传输流(TS)包的有效区间的比特率相对应的有效时钟宽度，并且基于计算出的有效时钟宽度，通过组合具有不同的分频率的时钟来生成TS时钟信号。
根据本技术的一方面的信号处理装置可以是单独的装置或者可以是执行处理的块(block)。
发明有益效果
本公开内容的一方面使能够输出由对应于相对于TS比特率具有更高的分辨率并且接近TS比特率的平均频率的串行时钟信号和并行时钟信号形成的TS时钟信号。
附图说明
[图1]是示出了应用根据本技术的信号处理装置的接收系统的实施方式的示例性配置的框图。
[图2]是示出了FEC单元输出的示例性信号的示图。
[图3]是用于描述AC规范的示图。
[图4]是示出了平滑单元的示例性配置的框图。
[图5]是用于描述TS时钟信号平滑处理的流程图。
[图6]是用于描述并行的时钟信号平滑处理的流程图。
[图7]是用于描述TS时钟信号平滑处理的示图。
[图8]是用于描述串行的时钟信号平滑处理的流程图。
[图9]是用于描述TS时钟信号平滑处理的示图。
[图10]是用于描述通用个人计算机的示例性配置的示图。
具体实施方式
<应用了本技术的接收系统>
图1是示出应用了本技术的接收系统的示例性配置的框图。
例如，图1的接收系统接收数字广播。
换言之，在图1中，接收系统包括天线10和接收器20。
例如，天线10接收包括TS的数字广播的广播波并且将由该接收接收到的所生成的信号供应给接收器20。
接收器20恢复并处理来自接收到的信号的TS，所接收到的信号来自天线10。
换言之，接收器20包括解调单元21、前向纠错(FEC)单元22、选择器23、平滑单元24、处理模块25及时钟生成单元26和27。
解调单元21解调从天线10接收到的信号并将所生成的解调后的信号供应给FEC单元22。
FEC单元22对来自解调单元21的解调后的信号执行误差校正并将所生成的信号(诸如TS)供应给选择器23。
从FEC单元22输出的输出信号(TS同步信号、TS有效信号、数据信号以及TS时钟信号)被供应给选择器23。从外部调谐器(未示出)输出的输出信号(TS同步信号、TS有效信号、数据信号以及TS时钟信号)和从其他芯片(未示出)输出的输出信号(TS同步信号、TS有效信号、数据信号及TS时钟信号)被另外供应给选择器23。
选择器23根据例如用户的操作选择FEC单元22的输出信号、外部调谐器的输出信号、其他芯片的输出信号中任一个并将所选择的输出信号供应给平滑单元24。
与处理模块25相似，平滑单元24根据通过时钟生成单元27所生成的运行时钟信号进行操作。
将时钟信号的输出信号从选择器23供应给平滑单元24。
平滑单元24生成时钟信号，通过将包含在来自选择器23的输出信号中的TS时钟信号平滑化为成形的TS时钟信号来将所该时钟信号的周期平均地均一化，该成形的TS时钟信号是已经执行了成形化的TS时钟信号。
此外，连同成形的TS时钟信号，平滑单元24将包含在来自选择器23的输出信号中的与成形的TS时钟信号同步的信号，即，TS(数据信号)、TS同步信号以及TS有效信号供应给处理模块25。
处理模块25是对TS执行处理的TS处理模块。
现在，关于TS处理模块，存在对TS执行解扰等的并可连接至接收器20并从接收器20可拆卸的诸如条件访问模块(CAM)的模块。当处理模块25是CAM时，从FEC单元22输出的诸如TS的信号需要符合DVB-CI+标准所指定的AC规范等。
时钟生成单元26例如由锁相环(PLL)组成，并且生成用于运行组成接收器20的解调单元21和FEC单元22的运行时钟信号，并将该运行时钟信号供应给解调单元21和FEC单元22。解调单元21和FEC单元22根据供给自时钟生成单元26的运行时钟信号进行操作。
与时钟生成单元26相似，例如，时钟生成单元27由PLL组成，生成用于运行平滑单元24和处理模块25的运行时钟信号，并将所生成的运行时钟信号供应给平滑单元24和处理模块25。
因此，解调单元21和FEC单元22根据通过时钟生成单元26所生成的运行时钟信号进行操作，而平滑单元24和处理模块25根据通过时钟生成单元27所生成的运行时钟信号进行操作。
应注意，解调单元21和FEC单元22以及平滑单元24和处理模块25都可以根据相同的运行时钟信号进行操作。
<从FEC 22输出的信号的示例>
图2是示出了FEC单元22输出的示例性信号的示图。
FEC单元22输出TS同步信号、TS有效信号、数据信号以及TS时钟信号。
TS同步信号表示包含在TS中的各个TS包的报头的定时。TS同步信号例如仅在各个TS包的报头的定时处暂时从电平L(低)变为电平H(高)。
TS有效信号表示其中存在TS包的TS中的区间(有效区间)。TS有效信号例如在有效区间中变为电平H并且在除了有效区间之外的区间中变为电平L。换言之，TS有效信号在各个TS包的报头至末端之间的区间中变为电平H并在其他区间变为电平L。
数据信号是TS的信号并包括TS包。TS包均是具有188字节的数据长度(包长度)的包，其前4字节是报头。
TS时钟信号是表示组成TS的数据的定时的信号。TS时钟信号是在电平L与电平H之间交替的类似脉冲的信号。
例如，如果现在FEC单元22以8比特为单位并行输出TS包(数据信号)(并行的)，TS时钟信号的单个周期(TS时钟信号的单个脉冲)将表示从FEC单元22并行输出的TS包的8位定时。
应注意，除了TS(数据信号)之外，TS同步信号和TS有效信号也是与TS时钟信号同步的信号。
换言之，例如，TS同步信号和TS有效信号均是其电平根据TS时钟信号的下降沿的定时而改变的信号。
现在，因为FEC单元22根据通过时钟生成单元26所生成的运行时钟信号进行操作，所以TS同步信号、TS有效信号、数据信号以及TS时钟信号中任一个是与通过时钟生成单元26所生成的运行时钟信号相同步的信号(其电平根据运行时钟信号的边沿的定时而改变并且其中电平变化的最小间隔尺寸是运行时钟信号的周期的信号)。
尽管FEC单元22输出上述的TS同步信号、TS有效信号、数据信号以及TS时钟信号，存在当在从FEC单元22输出的TS时钟信号中生成抖动时，TS时钟信号未满足由随后的步骤的处理模块25所要求的AC规范的情形。
<AC规范>
图3是用于描述AC规范的示图。
参考图3，Tclkp是TS时钟信号的最小时钟宽度，换言之，Tclkp表示作为从上升沿(下降沿)至下一个上升沿(下降沿)的最小时间值的最小时钟宽度。
此外，Tclkh表示最小H电平区间，其为(单个周期的)TS时钟信号的电平H区间(时间)的最小值；而Tclkl表示最小电平L区间，其为TS时钟信号的电平L区间的最小值。
AC规范规定将96Mbps和72Mbps作为TS的比特率的上限，并且最小时钟宽度Tclkp、最小电平H区间Tclkh以及最小电平L区间Tclkl均被单独规定用于96Mbps以下(的TS)以及用于72Mbps以下(的TS)。
换言之，规定的是当低于或者等于96Mbps时，最小时钟宽度Tclkp需要是83纳秒(ns)或更长，并且最小电平H区间Tclkh和最小电平L区间Tclkl均需要是20ns或更长。
此外，规定的是当低于或者等于72Mbps时，最小时钟宽度Tclkp需要是111ns或更长，并且最小电平H区间Tclkh和最小电平L区间Tclkl均需要是40ns或更长。
现在，当TS包如在图2中所描述的以8比特为单位并行输出(并行的)时并且当TS的数据速率是96Mbps时，表示以8比特为单位的TS包的定时的TS时钟信号的时钟宽度(周期)需要是1/(96Mbps/8比特)＝83.333...ns或者更短。
此外，当TS的数据速率是72Mbps时，TS时钟信号的时钟宽度需要是1/(72Mbps/8比特)＝111.111…ns或者更短。
如上所述，在TS时钟信号中物理要求的时钟宽度83.333...ns和111.111...ns极其接近在AC规范中所要求的最小时钟宽度Tclkp是83ns和111ns。
因此，当在来自选择器23的时钟信号的输出信号中生成抖动时，包含在输出信号中的TS时钟信号的时钟宽度变得比在AC规范中所规定的83ns和111ns短，使其难以满足AC规范。
平滑单元24生成时钟信号，生成的周期通过使包含在来自选择器23的输出信号中的TS时钟信号变平滑为成形的TS时钟信号一致，该成形的TS时钟信号是已经进行成形的TS时钟信号。
此外，连同成形的TS时钟信号，平滑单元24将包含在来自选择器23的输出信号中的与该成形的TS时钟信号同步的信号，即TS(数据信号)、TS同步信号以及TS有效信号供应给处理模块25。
<平滑单元24的示例性配置>
图4是示出了图1的平滑单元24的示例性配置的框图。
参考图4，平滑单元24包括存储单元51、延迟单元52、计数单元53和54、时钟宽度计算单元55、生成单元56以及输出控制单元57。
包含在来自选择器23的输出信号中的数据信号(TS)被供应给存储单元51。
存储单元51临时存储来自选择器23的数据信号(TS)。
包含在来自选择器23的输出信号中的TS同步信号被供应给延迟单元52。
延迟单元52使来自选择器23的TS同步信号延迟并将延迟的TS同步信号供应给输出控制单元57。
换言之，延迟单元52使表示用作来自选择器23的TS同步信号的TS包的报头的脉冲延迟一定量的时间，即，直至下一个TS包的报头的定时，并将延迟的TS同步信号供应给输出控制单元57。
计数单元53设置有包含在来自选择器23的输出信号中的TS有效信号以及在时钟生成单元26中生成的运行时钟信号。
计数单元53检测来自于来自选择器23的TS有效信号的存在TS包的数据信号(TS)中的有效区间；并且对在时钟生成单元27中生成的有效区间中的运行时钟信号的时钟数N(上升沿的数量或者下降沿的数量)(在下文中，也被称为有效运行时钟数)进行计数。
此外，计数单元53将有效运行时钟数N供应给时钟宽度计算单元55。
包含在来自选择器23的输出信号中的TS时钟信号和TS有效信号被供应给计数单元54。
计数单元54检测来自选择器23的TS有效信号的有效区间并且对有效区间中的来自选择器23的TS时钟信号的时钟数(在下文中，也被称为有效TS时钟数)进行计数。
此外，当有效TS时钟数(有效区间中的TS时钟信号中的时钟的数量的计数值)低于188字节(其为TS包的数据长度)时，计数单元54输出意味着TS包的数据长度中存在异常的错误消息。
时钟宽度计算单元55通过使用来自计数单元53的有效运行时钟数N来计算与TS的有效区间的数据速率相对应的时钟宽度Ddiv。
换言之，时钟宽度计算单元55使来自计数单元53的有效运行时钟数N除以作为TS包的数据长度的半周期的(188×2)字节，以获得值(在下文中，还被称为字节时钟数)N/(188×2)作为时钟宽度Ddiv。
现在，因为字节时钟数N/(188×2)是TS包的数据速率的半周期的倒数并且对应于TS包的数据速率，所以可以说通过字节时钟数N/(188×2)表示的时钟宽度Ddiv对应于TS包的(有效区间的)数据速率。
应注意，表示时钟宽度的Ddiv的单位是在时钟生成单元26中生成的运行时钟信号(在下文中，还被简称为运行时钟信号)的时钟数。因此，可以通过将Ddiv乘以作为运行时钟信号的周期的时间量获得基于时间单位的时钟宽度。
此外，在时钟宽度计算单元55中，大于或等于AC规范的最小时钟宽度Tclkp的时间量(对应于此的时钟数)被计算作为时钟宽度Ddiv。
时钟宽度计算单元55将时钟宽度Ddiv供应给生成单元56。
生成单元56生成其周期是在时钟宽度计算单元44中已被计算出的时钟宽度Ddiv的类似时钟信号，并且将类似脉冲时钟信号作为成形的TS时钟信号输出至输出控制单元57，成形的TS时钟信号是已执行了成形处理的TS包的TS时钟信号。
输出控制单元57与来自生成单元56的成形的TS时钟信号同步并执行将存储在存储单元51中的数据信号(TS)和在延迟单元52中已被延迟的TS同步信号输出至处理模块25的输出控制。
此外，输出控制单元57执行从TS同步信号的上升沿生成其中总计成形的TS时钟信号的188个时钟的区间为电平H的TS有效信号的输出控制并且将TS有效信号输出至处理模块25。
应注意，当计数单元54输出意味着在TS包的数据长度中存在异常的错误消息时，输出控制单元57丢弃(删除)在包含在存储在存储单元51中的数据信号中的数据长度中具有异常的TS包，而不输出异常的TS包。
此外，生成单元56包括并行单元61、计数单元62、时钟宽度计算单元63及串行单元64，其中并行单元61在成形的TS时钟信号中生成并行时钟信号，串行单元64在成形的TS时钟信号中生成串行时钟信号。
并行单元61包括整数部71、小数部72以及并行调节部73。整数部71计算并存储时钟宽度Ddiv的整数部分Dint。小数部72计算并存储时钟宽度Ddiv的小数部分Drem。基于时钟宽度Ddiv的整数部分Dint，并行调节部73基于TS时钟信号设置并行时钟信号的电平H区间和电平L区间的参考长度，并且基于时钟宽度Ddiv的小数部分Drem，通过添加TS时钟信号的最小区间来调节利用整数部分Dint设置的电平H区间和电平L区间的参考长度，以生成成形的并行时钟信号。
计数单元62对并行时钟的运行时钟信号的电平H区间或者电平L区间中的时钟数M进行计数，并将该时钟数M供应给时钟宽度计算单元63。
时钟宽度计算单元63使用来自计数单元62的时钟数M计算与TS的有效区间的数据速率相对应的并行时钟信号的时钟宽度Mdiv。
串行单元64包括整数部81、余数部82以及串行调节部83。基于通过时钟宽度计算单元63所生成的并行时钟信号的时钟宽度Mdiv，整数部81计算当使时钟宽度Mdiv除以预定整数时获得的商，作为整数部分Mint。余数部82计算当将时钟宽度Mdiv除以预定整数时获得的余数Mrem。基于时钟宽度Mdiv的整数部分Mint，串行调节部83基于TS时钟信号设置串行时钟信号的电平H区间和电平L区间的参考长度，并且基于时钟宽度Mdiv的余数Mrem通过增加TS时钟信号的最小区间来调节利用整数部分Mint所设置的电平H区间和电平L区间的参考长度，以生成成形的串行时钟信号。
<TS时钟信号的平滑处理>
参考图5中的流程图，接下来将描述利用平滑单元24执行TS时钟信号的平滑处理。
在步骤S11，并行单元61执行并行时钟信号平滑处理以使并行时钟信号成形并输出并行时钟信号。
在步骤S12，并行单元62执行串行时钟信号平滑处理以使串行时钟信号成形并输出串行时钟信号。
利用以上处理，为TS时钟信号的并行时钟信号和串行时钟信号被成形并输出。应注意，将分别参考图6和图8中的流程图描述并行时钟信号平滑处理和串行时钟信号平滑处理的细节。
<并行时钟信号平滑处理>
参考图6中的流程图，接下来将描述并行时钟信号平滑处理。应注意，在下文中，将描述在运行时钟是192MHz和TS包的数据长度是188字节时将并行时钟的平均频率平滑至12.0MHz、11.6MHz、11.3MHz、11.0MHz、10.7MHz以及10.4MHz的情形；然而，可以利用类似的方法执行平滑至其他平均频率。
在步骤S31，计数单元53对有效运行时钟数N进行计数并将计数的有效运行时钟数N供应给时钟宽度计算单元55。换言之，计数单元53对有效区间中的运行时钟数进行计数，在该有效区间中，TS信号表示为电平H，如参考图2所描述的。
在步骤S32，时钟宽度计算单元55基于从计数单元53供应的有效运行时钟数N来计算TS时钟的半周期宽度Ddiv。更具体地，时钟宽度计算单元55获得除以TS包的数据长度的188字节的值的字节时钟数N/188，将其作为TS时钟的周期宽度，并且此外，将所获得的字节时钟数N/188的一半作为TS时钟的半周期宽度N/(188×2)。此外，时钟宽度计算单元55计算作为时钟宽度Ddiv的其中省去了小数点第二位以后的TS时钟的半周期宽度N/(188×2)的数字的值。
在步骤S33，并行单元61将时钟宽度Ddiv划分为整数部分Dint和小数部分Drem。换言之，在并行单元61中，整数部71计算并存储时钟宽度Ddiv的整数部分Dint。以类似方式，在并行单元61中，小数部72计算并存储时钟宽度Ddiv的小数部分Drem。因此，时钟宽度Ddiv被划分为整数部分Dint和小数部分Drem并存储在整数部71和小数部72中。
在步骤S34，并行调节部73确定小数部分Drem是否小于0.25。在步骤S34，例如，当确定小数部分Drem小于0.25时，处理进行至步骤S35。
在步骤S35，并行调节部73改变并输出并行时钟信号的电平L区间和电平H区间，使得以Dint、Dint、Dint、Dint的长度间隔重复该区间，并且处理结束。换言之，如在图7中的右部的最上方的并行时钟信号中所示出的，电平L区间和电平H区间以长度Dint、Dint、Dint、Dint的间隔重复并输出。在这种情况下，如在图7中的左部中所示出的，例如，以12MHz输出并行时钟信号。换言之，在12MHz的情况下，因为运行时钟是192MHz，所以输出其中电平H和电平L在运行时钟的每八个分段(division)，换言之以运行时钟的八个计数的间隔交替变化的时钟信号。此外，如在图7中的左部中所示出的，例如，以10.7MHz输出并行时钟信号。换言之，在10.7MHz的情况下，因为运行时钟是192MHz，所以输出其中电平H和电平L在运行时钟的每九个分段，换言之以运行时钟的九个计数的间隔交替变化的时钟信号。
应注意，在图7中的左部份中，平均频率(MHz)被写在左列中，串行时钟信号的频率被写在上方的行中，而并行时钟信号的频率被写在下方的行中，同时每个频率彼此对应。此外，在图7的左部的中间列中，在写并行的列中，在应用本技术的情形中和在应用传统技术的情形中，为可以表示并行时钟信号的频率录入圆圈符号。此外，在图7的左部中的右列中，其中写串行的列中，在应用本技术的情形中和在应用传统技术的情形下，为可以表示为串行时钟信号的频率录入圆圈符号。
另一方面，在步骤S34，例如，当小数部分Drem被确定为不小于0.25时，处理进行至步骤S36。
在步骤S36，并行调节部73确定小数部分Drem是否大于0.25并且小于0.5。在步骤S36，例如，当小数部分Drem被确定为大于0.25并小于0.5时，处理进行至步骤S37。
在步骤S37，并行调节部73改变并输出并行时钟信号的电平L区间和电平H区间，使得区间以具有Dint、Dint、Dint、Dint+1的长度的间隔重复，并且处理结束。换言之，如在图7中的来自右上部的第二排的并行时钟信号中所示出的，电平L区间和电平H区间以具有长度Dint、Dint、Dint、Dint+1的间隔重复并输出。在这种情况下，如在图7的左部中所示出的，例如，输出11.6MHz的并行时钟信号。换言之，在11.6MHz的情况下，因为运行时钟是192MHz，所以输出其中电平H和电平L交替变化使得运行时钟的八个分段(即，运行时钟的八个计数的间隔)与运行时钟的九个分段(即，运行时钟的九个计数的间隔)之间的比例为3：1的时钟信号。应注意，在图7中，示出了运行时钟的间隔按照Dint、Dint、Dint、Dint+1的顺序改变的示例；然而，仅在设置时钟信号的平均频率下是充分的，并且只要比例类似，不同的时钟计数的间隔的顺序可以是不同的。因此，不同的时钟计数的间隔例如可以按照Dint+1、Dint、Dint、Dint的顺序、按照Dint、Dint+1、Dint、Dint的顺序或者按照Dint、Dint、Dint+1、Dint的顺序。
此外，如在图7的左部中示出的，例如，输出10.4MHz的并行时钟信号。换言之，在10.4MHz的情况下，因为运行时钟是192MHz，所以输出其中电平H和电平L交替变化使得运行时钟的九个分段(即，运行时钟的九个计数的间隔)与运行时钟的十个分段(即，运行时钟的十个计数的间隔)之间的比例为3：1的时钟信号。同样在以上情形中，以类似方式，只要比例类似，则不同的时钟计数的间隔的顺序可以是不同的。
此外，在步骤S36，例如，当小数部分Drem被确定不大于0.25或不小于0.5时，处理进行至步骤S38。
在步骤S38，并行调节部73确定小数部分Drem是否大于0.5并小于0.75。在步骤S38，例如，当小数部分Drem被确定大于0.5并小于0.75时，处理进行至步骤S39。
在步骤S39，并行调节部73改变并输出并行时钟信号的电平L区间和电平H区间，使得区间以具有Dint、Dint+1、Dint、Dint+1的长度的间隔重复，并且处理结束。换言之，如在图7中的来自右上部的第三排的并行时钟信号中所示出的，电平L区间和电平H区间以具有长度Dint、Dint+1、Dint、Dint+1的间隔重复并输出。在这种情况下，如在图7的左部中示出的，例如，输出11.3MHz的并行时钟信号。换言之，在11.3MHz的情况下，因为运行时钟是192MHz，所以输出其中电平H和电平L交替变化使得运行时钟的八个分段(即，运行时钟的八个计数的间隔)与运行时钟的九个分段(即，运行时钟的九个计数的间隔)之间的比例为1：1的时钟信号。应注意，在图7中，示出了运行时钟的间隔按照Dint、Dint+1、Dint、Dint+1的顺序改变的示例；然而，仅在设置时钟信号的平均频率下是充分的，并且只要比例类似，不同的时钟计数的间隔的顺序可以是不同的。因此，不同的时钟计数的间隔例如可以按照Dint+1、Dint、Dint、Dint+1的顺序，按照Dint、Dint、Dint+1、Dint+1的顺序，按照Dint+1、Dint、Dint+1、Dint的顺序，按照Dint+1、Dint+1、Dint、Dint的顺序或者按照Dint、Dint+1、Dint+1、Dint的顺序。
此外，在步骤S38，当小数部分Drem确定不大于0.5或者不小于0.75时，即，例如，当小数部分Drem被假定为大于0.75时，处理进行至步骤S38。
在步骤S40，并行调节部73改变并输出并行时钟信号的电平L区间和电平H区间，使得区间以具有Dint、Dint+1、Dint+1、Dint+1的长度的间隔进行重复。换言之，如在图7中的来自右上部的第四排的并行时钟信号中所示出的，电平L区间和电平H区间以具有长度Dint、Dint+1、Dint+1、Dint+1的间隔重复并输出。在这种情况下，如在图7的左部中所示出的，例如，输出11.0MHz的并行时钟信号。换言之，在11.0MHz的情况下，因为运行时钟是192MHz，所以输出其中电平H和电平L交替变化使得运行时钟的八个分段(即，运行时钟的八个计数的间隔)与运行时钟的九个分段(即，运行时钟的九个计数的间隔)之间的比例为1：3的时钟信号。应注意，在图7中，示出了运行时钟的间隔按照Dint、Dint+1、Dint+1、Dint+1的顺序改变的示例；然而，仅在设置时钟信号的平均频率下是充分的，并且只要比例类似，不同的时钟计数的间隔的顺序可以是不同的。因此，不同的时钟计数的间隔例如可以按照Dint+1、Dint、Dint+1、Dint+1的顺序、按照Dint+1、Dint+1、Dint、Dint+1的顺序或者按照Dint+1、Dint+1、Dint+1、Dint的顺序。
利用以上处理，通过组合运行时钟中具有不同分频率的时钟，可以根据TS数据速率生成具有各种频率的并行时钟信号。应注意，上述并行时钟信号的生成的频率的示例仅是示例性，并且通过组合具有各种分频率的时钟信号，可以生成具有不同于上述那些频率的并行时钟信号。
<串行时钟信号平滑处理>
参考图8中的流程图，接下来将描述串行时钟信号平滑处理。应注意，在下文中，将描述在运行时钟是192MHz和TS包的数据长度是188字节时，串行时钟的平均频率被平滑至96.0MHz、93.1MHz、90.4MHz、87.8MHz、85.3MHz以及83.0MHz的情形；然而，可以利用类似的方法执行平滑至其他平均频率。此外，因为串行时钟信号平滑处理是使用在前述的并行时钟信号平滑处理中已获得的并行时钟信号的处理，所以在在串行时钟信号平滑处理之前已执行了并行时钟信号平滑处理的前提下执行串行时钟信号平滑处理。
换言之，在步骤S61中，计数单元62对电平H区间和电平L区间中的时钟数M进行计数并将时钟数M供应给时钟宽度计算单元55。换言之，计数单元62对其中并行时钟信号被表示在电平H或者电平L出的区间中的运行时钟数M进行计数，如参考图7所描述的。
在步骤S62中，时钟宽度计算单元63将已从计数单元62供给的并行时钟数M除以8并计算得出的时钟宽度Mint和余数部分Mrem。
在步骤S63中，在串行单元64中，将时钟宽度Mint存储在整数部81中。以类似方式，在串行单元64中，将余数部分Mrem存储在余数部82中。
在步骤S64中，串行调节部83确定余数部分Mrem是否是0。在步骤S64中，例如，当余数部分Mrem被确定是0时，例如，处理进行至步骤S65。
在步骤S65中，串行调节部83改变并输出串行时钟信号的电平L区间和电平H区间，使得区间以具有Mint、Mint、Mint、Mint、Mint、Mint、Mint、Mint的长度的间隔进行重复，并且处理结束。换言之，如在图7中的右部最上方中的串行时钟信号中所示出的，电平L区间和电平H区间以具有长度Mint、Mint、Mint、Mint、Mint、Mint、Mint、Mint的间隔进行重复并输出。在这种情况下，如在图7中的左部中所示出的，例如，串行时钟信号以96MHz(对应于并行时钟信号的12MHz)输出。换言之，在96MHz的情况下，因为运行时钟是192MHz，所以输出其中电平H和电平L在运行时钟的1计数的间隔交替变化的时钟信号。
另一方面，在步骤S64中，例如，当余数部分Mrem被确定不是0时，处理进行至步骤S66。
在步骤S66中，串行调节部83确定余数部分Mrem是否是1。在步骤S66中，例如，当确定余数部分Mrem是1时，例如，处理进行至步骤S67。
在步骤S67中，串行调节部83改变并输出并行时钟信号的电平L区间和电平H区间，使得区间以具有Mint、Mint、Mint、Mint、Mint、Mint、Mint、Mint+1的长度的间隔进行重复，并且处理结束。换言之，在图7中的从右上部的第二行中的具有九个分频率的并行时钟信号中的电平L区间和电平H区间以具有长度Mint、Mint、Mint、Mint、Mint、Mint、Mint、Mint+1的间隔进行重复并输出。在以上情形中，如在图7中的左部中示出的，例如，通过以具有Mint、Mint、Mint、Mint、Mint、Mint、Mint、Mint+1的长度的间隔重复设置表示为并行时钟信号的Dint、Dint、Dint、Dint+1中的Dint+1的区间中的串行时钟信号的电平L区间和电平H区间，输出93.1MHz(对应于并行时钟信号的11.6MHz)的串行时钟信号。
换言之，示出在93.1MHz的情况下通过交替改变电平H和电平L使得在并行时钟信号中，运行时钟的八个分段(即，运行时钟的八个计数的间隔)与运行时钟的九个分段(即，运行时钟的九个计数的间隔)之间的比例是7：1，并且通过重复设置运行时钟的每九个分段中，即，运行时钟的九个计数的间隔中的串行时钟信号的电平L区间和电平H区间以具有Mint、Mint、Mint、Mint、Mint、Mint、Mint、Mint+1的长度的间隔进行重复来输出93.1MHz(对应于并行时钟信号的11.6MHz)的串行时钟信号的示例。换言之，在运行时钟的九个计数的间隔中，串行时钟信号的电平L和电平H被改变使得串行时钟信号的电平L区间和电平H区间中的单个分段，即，运行时钟的单个计数的间隔与两个分段，即，运行时钟的两个计数的间隔之间的比例是7：1。
应注意，仅在设置串行时钟信号的平均频率下是充分的，并且因此，只要比例类似，即7：1，不同的时钟计数的间隔的顺序可以是不同的。因此，不同的时钟计数的间隔例如可以按照Mint、Mint+1、Mint、Mint、Mint、Mint、Mint、Mint的顺序，按照Mint、Mint、Mint+1、Mint、Mint、Mint、Mint、Mint的顺序，按照Mint、Mint、Mint、Mint+1、Mint、Mint、Mint、Mint的顺序，按照Mint、Mint、Mint、Mint、Mint+1、Mint、Mint、Mint的顺序，按照Mint、Mint、Mint、Mint、Mint、Mint+1、Mint、Mint的顺序，按照Mint、Mint、Mint、Mint、Mint、Mint、Mint+1、Mint的顺序或者按照Mint、Mint、Mint、Mint、Mint、Mint、Mint、Mint+1的顺序。
在步骤S66，例如，当余数部分Mrem确定不是1时，例如，处理进行至步骤S68。
在步骤S68，串行调节部83确定余数部分Mrem是否是2。在步骤S68，例如，当余数部分Mrem被确定是2时，例如，处理进行至步骤S69。
在步骤S69，串行调节部83改变并输出并行时钟信号的电平L区间和电平H区间，使得区间以具有Mint、Mint、Mint、Mint+1、Mint、Mint、Mint、Mint+1的长度的间隔进行重复，并且处理结束。换言之，在图7中的来自右上部的第三行中的具有十个分频率的并行时钟信号中的电平L区间和电平H区间以具有长度Mint、Mint、Mint、Mint+1、Mint、Mint、Mint、Mint+1的间隔进行重复并输出。在以上情形中，如在图7中的左部中示出的，例如，通过以具有Mint、Mint、Mint、Mint、Mint、Mint、Mint、Mint+1的长度的间隔重复设置被表示为并行时钟信号的Dint、Dint、Dint、Dint+1中的Dint+1的区间中的串行时钟信号的电平L区间和电平H区间，输出83.0MHz(对应于并行时钟信号的20.8MHz)的串行时钟信号。
换言之，示出在20.8MHz的情况下通过交替改变电平H和电平L使得在并行时钟信号中，运行时钟的九个分段(即，运行时钟的九个计数的间隔)与运行时钟的十个分段(即，运行时钟的十个计数的间隔)之间的比例是6：2，并且通过重复设置运行时钟的每十个分段中(即，运行时钟的十个计数的间隔中)的串行时钟信号的电平L区间和电平H区间以具有Mint、Mint、Mint、Mint+1、Mint、Mint、Mint、Mint+1的长度的间隔重复来输出83.0MHz(对应于并行时钟信号的20.8MHz)的串行时钟信号的示例。换言之，在运行时钟的十个计数的间隔中，串行时钟信号的电平L和电平H被改变使得串行时钟信号的电平L区间和电平H区间中的单个分段(即，运行时钟的单个计数的间隔)与两个分段(即，运行时钟的两个计数的间隔)之间的比例是6：2。
应注意，仅在设置串行时钟信号的平均频率下是充分的，因此，只要比例类似，即6：2，不同的时钟计数的间隔的顺序可以是不同的。因此，不同的时钟计数的间隔例如可以按照Mint+1、Mint+1、Mint、Mint、Mint、Mint、Mint、Mint的顺序，按照Mint+1、Mint、Mint+1、Mint、Mint、Mint、Mint、Mint的顺序，按照Mint+1、Mint、Mint、Mint+1、Mint、Mint、Mint、Mint的顺序，按照Mint+1、Mint、Mint、Mint、Mint+1、Mint、Mint、Mint的顺序，按照Mint+1、Mint、Mint、Mint、Mint、Mint+1、Mint、Mint的顺序，按照Mint+1、Mint、Mint、Mint、Mint、Mint、Mint+1、Mint的顺序，按照Mint+1、Mint、Mint、Mint、Mint、Mint、Mint、Mint+1的顺序等。
此外，在步骤S68，例如，当余数部分Mrem确定不是2时，处理进行至步骤S70。
在步骤S70，串行调节部83确定余数部分Mrem是否是3。在步骤S70，例如，当余数部分Mrem被确定是3时，例如，处理进行至步骤S71。
在步骤S71，串行调节部83改变并输出并行时钟信号的电平L区间和电平H区间，使得区间以具有Mint、Mint、Mint、Mint+1、Mint、Mint、Mint+1、Mint+1的长度的间隔进行重复，并且处理结束。换言之，在并行时钟信号中的运行时钟的十一个计数的间隔中，串行时钟信号的电平L和电平H被改变使得串行时钟信号的电平L区间和电平H区间中的单个分段(即，运行时钟的单个计数的间隔)与两个分段(即，运行时钟的两个计数的间隔)之间的比例是5：3。
应注意，仅在设置串行时钟信号的平均频率下是充分的，因此，只要运行时钟的单个计数的间隔与运行时钟的两个计数的间隔的比例类似，即，5：3，不同的时钟计数的间隔的顺序可以是不同的。
在步骤S70，例如，当确定余数部分Mrem不是3时，处理进行至步骤S72。
在步骤S72，串行调节部83确定余数部分Mrem是否是4。在步骤S72，例如，当确定余数部分Mrem是4时，例如，处理进行至步骤S73。
在步骤S73，串行调节部83改变并输出并行时钟信号的电平L区间和电平H区间，使得区间以具有Mint、Mint、Mint+1、Mint+1、Mint、Mint、Mint+1、Mint+1的长度的间隔重复，并且处理结束。换言之，在并行时钟信号中的运行时钟的十二个计数的间隔中，串行时钟信号的电平L和电平H被改变使得串行时钟信号的电平L区间和电平H区间中的单个分段(即，运行时钟的单个计数的间隔)与两个分段(即，运行时钟的两个计数的间隔)之间的比例是4：4。
应注意，仅在设置串行时钟信号的平均频率下是充分的，因此，只要运行时钟的单个计数的间隔与运行时钟的两个计数的间隔的比例类似，即，4：4，不同的时钟计数的间隔的顺序可以是不同的。
此外，在步骤S72，例如，当确定余数部分Mrem不是4时，处理进行至步骤S74。
在步骤S74，串行调节部83确定余数部分Mrem是否是5。在步骤S74，例如，当确定余数部分Mrem是5时，例如，处理进行至步骤S75。
在步骤S75，串行调节部83改变并输出并行时钟信号的电平L区间和电平H区间，使得区间以具有Mint、Mint、Mint+1、Mint+1、Mint、Mint+1、Mint+1、Mint+1的长度的间隔进行重复，并且处理结束。换言之，在并行时钟信号中的运行时钟的十三个计数的间隔中，串行时钟信号的电平L和电平H被改变使得串行时钟信号的电平L区间和电平H区间中的单个分段(即，运行时钟的单个计数的间隔)与两个分段(即，运行时钟的两个计数的间隔)之间的比例是3：5。
应注意，仅在设置串行时钟信号的平均频率下是充分的，因此，只要运行时钟的单个计数的间隔与运行时钟的两个计数的间隔的比例类似，即，3：5，不同的时钟计数的间隔的顺序可以是不同的。
在步骤S74，例如，当确定余数部分Mrem不是5时，处理进行至步骤S76。
在步骤S76，串行调节部83确定余数部分Mrem是否是6。在步骤S76，例如，当确定余数部分Mrem是6时，例如，处理进行至步骤S77。
在步骤S77，串行调节部83改变并输出并行时钟信号的电平L区间和电平H区间，使得区间以Mint、Mint+1、Mint+1、Mint+1、Mint、Mint+1、Mint+1、Mint+1的长度的间隔重复，并且处理结束。换言之，在并行时钟信号中的运行时钟的十四个计数的间隔中，串行时钟信号的电平L和电平H被改变使得串行时钟信号的电平L区间和电平H区间中的单个分段，(即，运行时钟的单个计数的间隔)与两个分段(即，运行时钟的两个计数的间隔)之间的比例是2：6。
应注意，仅在设置串行时钟信号的平均频率下是充分的，因此，只要运行时钟的单个计数的间隔与运行时钟的两个计数的间隔的比例类似，即，2：6，不同的时钟计数的间隔的顺序可以是不同的。
此外，在步骤S76，当余数部分Mrem确定不是6时，例如，余数部分Mrem被假定为7，并且处理进行至步骤S78。
在步骤S78，串行调节部83改变并输出并行时钟信号的电平L区间和电平H区间，使得区间以具有Mint+1、Mint+1、Mint+1、Mint+1、Mint、Mint+1、Mint+1、Mint+1的长度的间隔进行重复，并且处理结束。换言之，在并行时钟信号中的运行时钟的十五个计数的间隔中，串行时钟信号的电平L和电平H被改变使得串行时钟信号的电平L区间和电平H区间中的单个分段(即，运行时钟的单个计数的间隔)与两个分段(即，运行时钟的两个计数的间隔)之间的比例是1：7。
应注意，这仅在设置了串行时钟信号的平均频率下是充分的，因此，只要运行时钟的单个计数的间隔与运行时钟的两个计数的间隔的比例类似，即，1：7，则不同的时钟计数的间隔的顺序可以是不同的。
利用上述处理，通过组合运行时钟中的具有不同分频率的时钟，可以生成具有基于TS数据速率的各种频率的串行时钟信号。应注意，上述串行时钟信号的生成的频率的示例仅是示例性，并且可以通过组合具有各种分频率的时钟，生成具有不同于上述那些频率的并行时钟信号。
换言之，如在图9中的左上部中所示出的，传统地，并行时钟信号的电平H和电平L的比例仅可被设置为运行时钟的计数值的50％。
然而，如在图9中的左下部中所示出的，利用上文所描述的本技术，在运行时钟的计数值中，并行时钟信号的电平H与电平L的比例毋庸置疑的可以以与相关技术类似的方式，设置为如在并行时钟信号的模式A中示出的x：x并且可以设置为如在并行时钟信号的模式B中示出的x：x+1。因此，通过将时钟信号与不同的计数值进行组合，可以设置具有各种平均频率的时钟信号。此外，通过使在图9中的左下部中所示出的并行时钟信号的模式A与并行时钟信号的模式B相结合，可以另外设置不同的并行时钟信号。
此外，如在图9中的左上部中示出的，仅固定模式可以被用于串行时钟信号的电平H和电平L。
然而，利用上述本技术，如在图9中的左下部中示出的，可以设置串行时钟信号的电平H和电平L的各种模式。
因此，虽然迄今为止，仅96MHz等可以被设置作为串行时钟信号，如在图9中的右部中示出的，可以利用本技术的应用设置诸如96MHz、93.1MHz、90.4MHz、87.8MHz、85.3MHz、83MHz、80.8MHz、78.8MHz、76.8MHz、74.9MHz、73.1MHz、71.4MHz及69.8MHz的频率。此外，以类似方式，同样在并行时钟中，虽然迄今为止仅可以设置12.0MHz、10.7MHz、9.6MHz、8.7MHz等，但如在图9中的右部中示出的，可以设置迄今不能设置的频率，诸如12.0MHz、11.6MHz、11.3MHz、11.0MHz、10.7MHz、10.4MHz、10.1MHz、9.9MHz、9.6MHz、9.4MHz、9.1MHz、8.9MHz以及8.7MHz。
应注意，在图9中，在左上部中示出相关技术的TS时钟信号的示例。从顶部，写表示为CK的运行时钟信号、表示为并行的并行时钟信号以及表示为串行的串行时钟信号。此外，在左下部中示出已应用本技术的TS时钟信号的示例。从顶部，写示出为CK的运行时钟信号、示出为并行A的模式A的并行时钟信号以及示出为串行A的模式A的串行时钟信号。此外，在以上下面，写示出作为并行B的模式B的并行时钟信号并且示出了作为串行B的模式B的串行时钟信号。
此外，在上文中，给出了在使并行时钟信号平滑时，时钟宽度Ddiv被分为整数部分和小数部分，并且根据小数部分的大小，通过增加运行时钟信号的计数值而在整数部分上进行调节的示例；然而，与串行时钟信号的过程相似，时钟宽度Ddiv可以被获得作为商及其余数，并且根据余数，通过增加运行时钟的计数值可以对整数部分(即，商)进行调节。此外，以类似方式，在使串行时钟信号平滑时，时钟宽度Mdiv可以被分为整数部分和小数部分，并且根据小数部分的大小，可以对运行时钟信号的计数值的整数部分进行调节。此外，在上文中，给出了通过增加整数部分的运行时钟数的计数值来对串行时钟信号和并行时钟信号执行调节的示例，然而，调节可以通过减法执行。
如上所述，根据本技术，可以输出与相对于TS比特率具有更高的分辨率并且接近TS比特率的更高的分辨率相对应的串行时钟和并行时钟。
顺便说一下，以上系列处理例如可以通过硬件执行，或者可以通过软件执行。在通过软件执行一系列处理的情况下，配置该软件的程序被安装在包含在专用硬件中的计算机，或者当从记录介质安装各种程序时可以执行各种功能的通用个人计算机等中，
图10示出通用个人计算机的示例性配置。计算机包括CPU(中央处理单元)1001。输入输出接口1005通过总线1004连接至CPU 1001。ROM(只读存储器)1002和RAM(随机存取存储器)1003连接至总线1004。
包括被用户使用以输入操作指令的诸如键盘、鼠标等的输入装置的输入单元1006、将处理操作屏幕或过程结果的图像输出至显示装置的输出单元1007、包括存储程序或者各种数据项的硬盘驱动器等的存储单元1008及包括通过互联网代表的网络执行通信处理的LAN(局域网)适配器等的通信单元1009被连接至输入输出接口1005。另外，连接的是从可移除介质1011读取数据并将数据写入可移除介质1011的驱动器1010，可移除介质1011诸如磁盘(包括软盘)、光盘(包括CD-ROM(只读光盘驱动器)和DVD(数字通用光盘))、磁性光盘(包括MD(微型光碟))或者半导体存储器等。
CPU 1001根据存储在ROM 1002中的程序或者从诸如磁盘、光盘、磁性光盘、或者半导体存储器等的可移除介质1011读取的、被安装在存储单元1008中并且从存储单元1008加载至RAM 1003的程序来执行各种处理。视情况而定，RAM 1003还存储当CPU 1001执行各种处理等时所需要的数据。
在如上所述构成的计算机中，CPU 1001经由输入输出接口1005和总线1004将例如存储在存储单元1008中的程序加载到RAM 1003上，并且执行程序。如此执行上述系列处理。
通过计算机(CPU 1001)执行的程序被设置记录在封装式介质等的可移动介质1011中。同样，可以经由有线或无线传输介质，例如局域网、互联网或数字卫星广播提供程序。
在计算机中，通过将可移动的介质1011插入到驱动器1010中，该程序可经由输入输出接口1005安装在存储单元1008中。此外，该程序可经由有线或者无线传输介质被通信单元1009接收并且可安装在存储单元1008中。此外，该程序可提前安装在ROM 1002或者存储单元1008中。
应注意，由计算机执行的程序可以是根据在本说明书中描述的顺序按照时间顺序处理的程序，或者并行或在例如当调用时在需要的定时处进行处理的程序。
此外，在本公开中，系统具有一组多个构成要素(诸如装置或模块(部件))的意思，并且不考虑是否所有的构成要素在同一壳体之内。因此，系统或者可以是存储在单独的壳体中并且通过网络连接的多个设备，或者是单个壳体内的多个模块。
本公开内容的实施方式不限于上述的实施方式，并且在不脱离本公开内容的范围的情况下，可以做出各种改变和修改。
例如，本公开内容可采用通过网络由多个设备分配并连接一个功能的处理的云计算的配置。
此外，由上述流程图描述的每个步骤可以由一个设备或通过分配多个设备而执行。
此外，在一个步骤中包括多个处理的情况下，包含在这一步骤中的多个处理可以由一个设备或通过共享多个设备而执行。
此外，本技术还可进行如下配置。
(1)一种信号处理装置，包括：
有效时钟宽度计算单元，被配置为计算与存在传输流(TS)包的有效区间的比特率相对应的有效时钟宽度；以及
TS时钟信号生成单元，被配置为基于通过所述有效时钟宽度计算单元计算出的所述有效时钟宽度通过将具有不同分频率的时钟进行组合来生成TS时钟信号。
(2)根据(1)所述的信号处理装置，
其中，所述TS时钟信号生成单元包括：
并行时钟信号生成单元，被配置为基于所述有效时钟宽度通过将所述具有不同分频率的时钟进行组合来生成并行时钟信号；以及
串行时钟信号生成单元，被配置为基于通过所述并行时钟信号生成单元已生成的所述并行时钟信号的电平H区间或者电平L区间的并行时钟宽度，通过将具有不同分频率的时钟进行组合来生成串行时钟信号。
(3)根据(1)或(2)所述的信号处理装置，
其中，所述并行时钟信号生成单元基于表示所述有效时钟宽度的运行时钟信号的时钟数的小数部分的值，通过以下方式生成所述并行时钟信号：将与所述运行时钟信号的时钟数的整数部分相对应的时钟数的时钟信号与将预定整数的时钟数被加到所述运行时钟信号的时钟数的整数部分或者从所述运行时钟信号的时钟数的整数部分减去了所述预定整数的时钟数的时钟信号进行组合，并且
其中，所述串行时钟信号生成单元基于当通过所述并行时钟信号生成单元已生成的所述并行时钟信号的电平H区间或者电平L区间的并行时钟宽度的运行时钟信号的时钟数除以所述预定整数时所获得的余数，通过以下方式生成所述串行时钟信号：将当所述并行时钟信号的电平H区间或者电平L区间的并行时钟宽度的运行时钟信号的时钟数除以所述预定整数时所获得的商的整数部分的时钟数的时钟信号、与将所述预定整数的时钟数被加到当所述并行时钟信号的电平H区间或者电平L区间的并行时钟宽度的运行时钟信号的时钟数除以所述预定整数时所获得的商的整数部分或者从所述商的整数部分减去了所述预定整数的时钟数的时钟信号进行组合。
(4)一种信号处理方法，包括以下步骤：
执行计算与存在传输流(TS)包的有效区间的比特率相对应的有效时钟宽度的有效时钟宽度计算处理；并且
执行基于通过所述有效时钟宽度计算处理计算出的所述有效时钟宽度通过将具有不同分频率的时钟进行组合来生成TS时钟信号的TS时钟信号生成处理。
(5)一种程序，被配置为使计算机执行包括以下步骤的处理：
计算与存在传输流(TS)包的有效区间的比特率相对应的有效时钟宽度的有效时钟宽度计算步骤；以及
基于通过所述有效时钟宽度计算步骤计算出的所述有效时钟宽度通过将具有不同分频率的时钟进行组合来生成TS时钟信号的TS时钟信号生成步骤。
参考标记列表
10       天线
20       接收器
21       解调单元
22       FEC单元
23       选择器
24       平滑单元
25       处理模块
26、27   时钟生成单元
51       存储单元
52       延迟单元
53、54   计数单元
55       时钟宽度计算单元
56         生成单元
57         输出控制单元
61         并行单元
62         计数单元
63         时钟宽度计算单元
64         串行单元
71         整数部
72         小数部
73         并行调节部
81         整数部
82         余数部
83         串行调节部

Claims (5)

1.一种信号处理装置，包括：
有效时钟宽度计算单元，被配置为计算与存在传输流(TS)包的有效区间的比特率相对应的有效时钟宽度；以及
TS时钟信号生成单元，被配置为基于通过所述有效时钟宽度计算单元计算出的所述有效时钟宽度通过将具有不同分频率的时钟进行组合来生成TS时钟信号。
2.根据权利要求1所述的信号处理装置，
其中，所述TS时钟信号生成单元包括：
并行时钟信号生成单元，被配置为基于所述有效时钟宽度通过将所述具有不同分频率的时钟进行组合来生成并行时钟信号；以及
串行时钟信号生成单元，被配置为基于通过所述并行时钟信号生成单元已生成的所述并行时钟信号的电平H区间或者电平L区间的并行时钟宽度，通过将具有不同分频率的时钟进行组合来生成串行时钟信号。
3.根据权利要求2所述的信号处理装置，
其中，所述并行时钟信号生成单元基于表示所述有效时钟宽度的运行时钟信号的时钟数的小数部分的值，通过以下方式生成所述并行时钟信号：将与所述运行时钟信号的时钟数的整数部分相对应的时钟数的时钟信号与预定整数的时钟数被加到所述运行时钟信号的时钟数的整数部分或者从所述运行时钟信号的时钟数的整数部分减去了所述预定整数的时钟数的时钟信号进行组合，并且
其中，所述串行时钟信号生成单元基于当通过所述并行时钟信号生成单元已生成的所述并行时钟信号的电平H区间或者电平L区间的并行时钟宽度的运行时钟信号的时钟数除以所述预定整数时所获得的余数，通过以下方式生成所述串行时钟信号：将当所述并行时钟信号的电平H区间或者电平L区间的并行时钟宽度的运行时钟信号的时钟数除以所述预定整数时所获得的商的整数部分的时钟数的时钟信号、与所述预定整数的时钟数被加到当所述并行时钟信号的电平H区间或者电平L区间的并行时钟宽度的运行时钟信号的时钟数除以所述预定整数时所获得的商的整数部分或者从所述商的整数部分减去了所述预定整数的时钟数的时钟信号进行组合。
4.一种信号处理方法，包括以下步骤：
执行计算与存在传输流(TS)包的有效区间的比特率相对应的有效时钟宽度的有效时钟宽度计算处理；并且
执行基于通过所述有效时钟宽度计算处理计算出的所述有效时钟宽度通过将具有不同分频率的时钟进行组合来生成TS时钟信号的TS时钟信号生成处理。
5.一种程序，被配置为使计算机执行包括以下步骤的处理：
计算与存在传输流(TS)包的有效区间的比特率相对应的有效时钟宽度的有效时钟宽度计算步骤；以及
基于通过所述有效时钟宽度计算步骤计算出的所述有效时钟宽度通过将具有不同分频率的时钟进行组合来生成TS时钟信号的TS时钟信号生成步骤。
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