JP2002101079A - クロック信号生成回路 - Google Patents
クロック信号生成回路Info
- Publication number
- JP2002101079A JP2002101079A JP2000292278A JP2000292278A JP2002101079A JP 2002101079 A JP2002101079 A JP 2002101079A JP 2000292278 A JP2000292278 A JP 2000292278A JP 2000292278 A JP2000292278 A JP 2000292278A JP 2002101079 A JP2002101079 A JP 2002101079A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- signal
- period
- skip
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 任意の速度でほぼ一様なクロック信号を容易
に生成できるクロック信号生成回路を提供することを目
的とする。 【解決手段】 既知信号値の間の時間を基本クロック信
号の周期の倍数としてカウントしてカウント値出力する
カウンタ１３と、その出力を前記既知信号値の間の情報
の数で割り、商と剰余を求める除算回路１４と、該商と
剰余を基に前記既知信号値の間の時間にできるだけ均等
にパルスが存在するような基本クロック信号に同調した
クロック信号を生成するクロック生成回路１５とを有す
るよう構成した。
に生成できるクロック信号生成回路を提供することを目
的とする。 【解決手段】 既知信号値の間の時間を基本クロック信
号の周期の倍数としてカウントしてカウント値出力する
カウンタ１３と、その出力を前記既知信号値の間の情報
の数で割り、商と剰余を求める除算回路１４と、該商と
剰余を基に前記既知信号値の間の時間にできるだけ均等
にパルスが存在するような基本クロック信号に同調した
クロック信号を生成するクロック生成回路１５とを有す
るよう構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、同期型ディジタル
回路において、レジスタ動作の時間的基準を与えるため
のクロック信号を生成するクロック信号生成回路に係
り、特にディジタル回路の処理内容の影響で非一様なク
ロック信号にならざるを得ない場合にも一様に近いクロ
ック信号を生成できるクロック信号生成回路に関するも
のである。
回路において、レジスタ動作の時間的基準を与えるため
のクロック信号を生成するクロック信号生成回路に係
り、特にディジタル回路の処理内容の影響で非一様なク
ロック信号にならざるを得ない場合にも一様に近いクロ
ック信号を生成できるクロック信号生成回路に関するも
のである。
【０００２】
【従来の技術】特に大規模なディジタル回路を構成する
場合には、一つの基本クロック信号基準として、ディジ
タル回路内の全てのレジスタを基本クロック信号に同期
させて動作させる同期設計型回路によりディジタル回路
を構成することが多い。この場合、ディジタル回路内で
使われる他のクロック信号は、一般に、基本クロック信
号を分周することにより生成され、それゆえ、クロック
信号生成回路は分周回路として構成される。例えば、基
本クロック信号に同期してディジタル回路にビット列信
号が入力される場合、バイト単位の処理で必要になるク
ロック信号は、基本クロック信号を８分周して生成され
る。また、符号化レート１／２の畳み込み符号の復号処
理において、入力信号が基本クロック信号の１／２の速
度の信号となり、この出力信号のためのクロック信号は
基本クロック信号を２分周して生成される。
場合には、一つの基本クロック信号基準として、ディジ
タル回路内の全てのレジスタを基本クロック信号に同期
させて動作させる同期設計型回路によりディジタル回路
を構成することが多い。この場合、ディジタル回路内で
使われる他のクロック信号は、一般に、基本クロック信
号を分周することにより生成され、それゆえ、クロック
信号生成回路は分周回路として構成される。例えば、基
本クロック信号に同期してディジタル回路にビット列信
号が入力される場合、バイト単位の処理で必要になるク
ロック信号は、基本クロック信号を８分周して生成され
る。また、符号化レート１／２の畳み込み符号の復号処
理において、入力信号が基本クロック信号の１／２の速
度の信号となり、この出力信号のためのクロック信号は
基本クロック信号を２分周して生成される。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のクロック信号生成回路においては、必要となる
クロック信号が基本クロックを単純に分周して生成でき
ないような非一様なクロック信号であった場合には適用
できないという問題点があった。例えば日本や欧州の標
準ディジタル衛星放送用受信機では、情報速度が２Ｍｂ
ｐｓ程度から４０Ｍｂｐｓ程度まで大きくばらつき、さ
らに畳み込み符号化の符号化レートも数種類あり、ま
た、リードソロモン符号の復号処理により２０４バイト
の信号の内でパリティに相当する１６バイトは除去され
るため、これらの復調及び復号処理後の信号の速度は一
定でなく、また一様であるとも限らないため、受信機の
出力信号のためのクロック信号は非一定速度かつ非一様
となり、単純な分周回路では対応できない。
た従来のクロック信号生成回路においては、必要となる
クロック信号が基本クロックを単純に分周して生成でき
ないような非一様なクロック信号であった場合には適用
できないという問題点があった。例えば日本や欧州の標
準ディジタル衛星放送用受信機では、情報速度が２Ｍｂ
ｐｓ程度から４０Ｍｂｐｓ程度まで大きくばらつき、さ
らに畳み込み符号化の符号化レートも数種類あり、ま
た、リードソロモン符号の復号処理により２０４バイト
の信号の内でパリティに相当する１６バイトは除去され
るため、これらの復調及び復号処理後の信号の速度は一
定でなく、また一様であるとも限らないため、受信機の
出力信号のためのクロック信号は非一定速度かつ非一様
となり、単純な分周回路では対応できない。
【０００４】本発明は、以上の点を考慮してなされたも
のであり、任意の速度でほぼ一様なクロック信号を容易
に生成できるクロック信号生成回路を提供することを目
的とする。
のであり、任意の速度でほぼ一様なクロック信号を容易
に生成できるクロック信号生成回路を提供することを目
的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、既知信号の間の時間を基本クロック
信号の周期の倍数としてカウントしてカウント数を出力
するカウンタと、該カウンタの出力を前記既知信号の間
の情報の数で割り、商と剰余を求める除算回路と、該商
と剰余を基に前記既知信号値の間の時間に略均等にパル
スを存在させ、かつ上記基本クロック信号に同調したク
ロック信号を生成するクロック生成回路とを有するよう
構成した。
め、第１の発明は、既知信号の間の時間を基本クロック
信号の周期の倍数としてカウントしてカウント数を出力
するカウンタと、該カウンタの出力を前記既知信号の間
の情報の数で割り、商と剰余を求める除算回路と、該商
と剰余を基に前記既知信号値の間の時間に略均等にパル
スを存在させ、かつ上記基本クロック信号に同調したク
ロック信号を生成するクロック生成回路とを有するよう
構成した。
【０００６】第２の発明は、第１の発明において、前記
クロック生成回路は、基本クロック信号をカウントし、
パルスが出力されたらカウント値をリセットするカウン
ト手段と、クロック信号のパルス間隔を１基本クロック
信号周期だけ広げるかどうかを示すスキップ信号を出力
するスキップ判定手段と、前記カウント手段の出力が前
記除算回路から出力される商以上になった場合、前記ス
キップ信号が前記パルス間隔を広げることを示していな
いときには直ぐにパルスを出力し、一方、前記スキップ
信号が前記パルス間隔を広げることを示しているときに
は、１基本クロック信号周期だけ遅れてからパルスを出
力するパルス出力手段とで構成されるようにした。
クロック生成回路は、基本クロック信号をカウントし、
パルスが出力されたらカウント値をリセットするカウン
ト手段と、クロック信号のパルス間隔を１基本クロック
信号周期だけ広げるかどうかを示すスキップ信号を出力
するスキップ判定手段と、前記カウント手段の出力が前
記除算回路から出力される商以上になった場合、前記ス
キップ信号が前記パルス間隔を広げることを示していな
いときには直ぐにパルスを出力し、一方、前記スキップ
信号が前記パルス間隔を広げることを示しているときに
は、１基本クロック信号周期だけ遅れてからパルスを出
力するパルス出力手段とで構成されるようにした。
【０００７】第３の発明は、第２の発明において、前記
スキップ判定手段は、前記既知信号の間の情報の数をそ
の１／２のべき乗の和で表現し、各要素を該要素の値と
同じ数の情報の位置に対応させ、前記除算回路からの剰
余を前記１／２のべき乗の和で表現したときに使われる
要素に対応した情報位置では前記スキップ信号をパルス
幅を広げることを示すように設定し、それ以外はパルス
幅を広げることを示さないように設定するようにした。
スキップ判定手段は、前記既知信号の間の情報の数をそ
の１／２のべき乗の和で表現し、各要素を該要素の値と
同じ数の情報の位置に対応させ、前記除算回路からの剰
余を前記１／２のべき乗の和で表現したときに使われる
要素に対応した情報位置では前記スキップ信号をパルス
幅を広げることを示すように設定し、それ以外はパルス
幅を広げることを示さないように設定するようにした。
【０００８】第４の発明は、既知信号の間の時間を基本
クロック信号の周期の倍数としてカウントしてカウント
数を出力するカウンタと、該カウンタの出力を前記既知
信号の間の情報の数の２倍で割り、商と剰余を求める除
算回路と、該商と剰余を基に前記既知信号値の間の時間
に略均等にパルスが存在し、かつハイレベルとローレベ
ルの期間が略同じ長さになるような基本クロック信号に
同期したクロック信号を生成するクロック生成回路とを
有するよう構成した。
クロック信号の周期の倍数としてカウントしてカウント
数を出力するカウンタと、該カウンタの出力を前記既知
信号の間の情報の数の２倍で割り、商と剰余を求める除
算回路と、該商と剰余を基に前記既知信号値の間の時間
に略均等にパルスが存在し、かつハイレベルとローレベ
ルの期間が略同じ長さになるような基本クロック信号に
同期したクロック信号を生成するクロック生成回路とを
有するよう構成した。
【０００９】第５の発明は、第４の発明において、前記
クロック生成回路は、基本クロック信号をカウントし、
パルスが出力されたらカウント値をリセットするカウン
ト手段と、前記クロック信号のハイまたはローレベルの
一定レベル期間を１基本クロック信号周期だけ広げるか
どうかを示すスキップ信号を出力するスキップ判定手段
と、前記カウント手段の出力が前記除算回路から出力さ
れる商以上になった場合、前記スキップ信号が前記一定
レベル期間を広げることを示していないときには直ぐに
信号値を反転し、一方、前記スキップ信号が前記一定レ
ベル期間を広げることを示しているときには、１基本ク
ロック信号周期だけ遅れてから信号値を反転する信号値
反転手段とで構成されるようにした。
クロック生成回路は、基本クロック信号をカウントし、
パルスが出力されたらカウント値をリセットするカウン
ト手段と、前記クロック信号のハイまたはローレベルの
一定レベル期間を１基本クロック信号周期だけ広げるか
どうかを示すスキップ信号を出力するスキップ判定手段
と、前記カウント手段の出力が前記除算回路から出力さ
れる商以上になった場合、前記スキップ信号が前記一定
レベル期間を広げることを示していないときには直ぐに
信号値を反転し、一方、前記スキップ信号が前記一定レ
ベル期間を広げることを示しているときには、１基本ク
ロック信号周期だけ遅れてから信号値を反転する信号値
反転手段とで構成されるようにした。
【００１０】第６の発明は、第５の発明において、前記
スキップ判定手段は、前記既知信号値の間の情報の数を
その１／２のべき乗の和で表現し、各要素を該要素の値
と同じ数の情報の位置に対応させ、前記除算回路からの
剰余を前記１／２のべき乗の和で表現したときに使われ
る要素に対応した情報の位置では前記スキップ信号を一
定レベル期間を広げることを示すように設定し、それ以
外の位置では一定レベル期間を広げることを示さないよ
うに設定するようにした。
スキップ判定手段は、前記既知信号値の間の情報の数を
その１／２のべき乗の和で表現し、各要素を該要素の値
と同じ数の情報の位置に対応させ、前記除算回路からの
剰余を前記１／２のべき乗の和で表現したときに使われ
る要素に対応した情報の位置では前記スキップ信号を一
定レベル期間を広げることを示すように設定し、それ以
外の位置では一定レベル期間を広げることを示さないよ
うに設定するようにした。
【００１１】第７の発明は、第１乃至第６の発明のいず
れか１つにおいて、前記カウンタは、予め定めた期間を
基本クロック信号周期の倍数としてカウントする時間と
して与えられ、かつ該期間の情報の数をカウントして出
力し、前記除算回路は、前記基本クロック信号周期の倍
数を前記情報の数で割って商と剰余を出力するように構
成した。
れか１つにおいて、前記カウンタは、予め定めた期間を
基本クロック信号周期の倍数としてカウントする時間と
して与えられ、かつ該期間の情報の数をカウントして出
力し、前記除算回路は、前記基本クロック信号周期の倍
数を前記情報の数で割って商と剰余を出力するように構
成した。
【００１２】
【発明の実施の形態】図１は、本発明のクロック信号生
成回路の実施の形態のブロック図である。このクロック
信号生成回路は、基本クロック入力端子１１、信号入力
端子１２、カウンタ１３、除算回路１４、クロック生成
回路１５、出力端子１６を有する。
成回路の実施の形態のブロック図である。このクロック
信号生成回路は、基本クロック入力端子１１、信号入力
端子１２、カウンタ１３、除算回路１４、クロック生成
回路１５、出力端子１６を有する。
【００１３】図２は、本発明のクロック信号生成回路の
動作を説明するための波形例である。図２において、
（ａ）は基本クロック信号、（ｂ）は元の信号、（ｃ）
は本発明のクロック信号生成回路から出力されるクロッ
ク信号、（ｄ）は本発明のクロック信号生成回路から出
力されるクロック信号に同期した信号、（ｅ）は本発明
のクロック信号生成回路から出力されるクロック信号の
別の波形例である。なお、図２では、本発明のクロック
信号生成回路の動作に対しては本質的な影響を与えない
ため、回路の処理遅延を無視して簡単化した波形例を示
している。
動作を説明するための波形例である。図２において、
（ａ）は基本クロック信号、（ｂ）は元の信号、（ｃ）
は本発明のクロック信号生成回路から出力されるクロッ
ク信号、（ｄ）は本発明のクロック信号生成回路から出
力されるクロック信号に同期した信号、（ｅ）は本発明
のクロック信号生成回路から出力されるクロック信号の
別の波形例である。なお、図２では、本発明のクロック
信号生成回路の動作に対しては本質的な影響を与えない
ため、回路の処理遅延を無視して簡単化した波形例を示
している。
【００１４】以下に、図１と図２を参照しながら、本発
明のクロック信号生成回路の動作について、詳細に説明
する。
明のクロック信号生成回路の動作について、詳細に説明
する。
【００１５】カウンタ１３は、基本クロック入力端子１
１から基本クロック信号が入力されると共に、信号入力
端子１２から元の信号が入力され、元の信号内の既知信
号値の間の時間を、基本クロック信号の周期の倍数とし
てカウントする。例えば、日本や欧州の標準ディジタル
衛星放送では、１８８バイト周期で既知の周期バイトが
送られているため、同期バイトから周期バイトまでの時
間を、基本クロック信号周期の倍数としてカウントする
ことで、その１８８バイトを送るために必要な時間を知
ることが出来る。図２の例では、（ｂ）に示すように既
知信号値である同期信号値が送られており、同期信号値
から同期信号値の間に送られる情報の数は７となってお
り、また、その間に基本クロック信号が３０周期あるた
め、カウンタ１３から出力されるカウント値は３０とな
る。
１から基本クロック信号が入力されると共に、信号入力
端子１２から元の信号が入力され、元の信号内の既知信
号値の間の時間を、基本クロック信号の周期の倍数とし
てカウントする。例えば、日本や欧州の標準ディジタル
衛星放送では、１８８バイト周期で既知の周期バイトが
送られているため、同期バイトから周期バイトまでの時
間を、基本クロック信号周期の倍数としてカウントする
ことで、その１８８バイトを送るために必要な時間を知
ることが出来る。図２の例では、（ｂ）に示すように既
知信号値である同期信号値が送られており、同期信号値
から同期信号値の間に送られる情報の数は７となってお
り、また、その間に基本クロック信号が３０周期あるた
め、カウンタ１３から出力されるカウント値は３０とな
る。
【００１６】除算回路１４は、カウンタ１３から出力さ
れるカウント値を前記の既知信号値間に送られる情報の
数Ｍで除算し、商Ｑと剰余Ｒを求める。Ｍは、前記の日
本や欧州の標準ディジタル衛星放送の例では１８８であ
り、図２の例では７である。図２の例では、カウント値
３０をＭ＝７で割ると、商Ｑ＝４、剰余Ｒ＝２となる。
れるカウント値を前記の既知信号値間に送られる情報の
数Ｍで除算し、商Ｑと剰余Ｒを求める。Ｍは、前記の日
本や欧州の標準ディジタル衛星放送の例では１８８であ
り、図２の例では７である。図２の例では、カウント値
３０をＭ＝７で割ると、商Ｑ＝４、剰余Ｒ＝２となる。
【００１７】クロック生成回路１５は、商Ｑと剰余Ｒよ
りクロック信号を生成し、出力端子１６へ出力する。図
２の例では、（ｃ）に示すように、クロック生成回路１
５で生成されるクロック信号は、Ｑ＝４であるため基本
的には基本クロック信号の４周期毎にパルスがあるよう
な波形になるが、更にＲ＝２であるため同期信号値間の
７つのパルス内で２つは５基本クロック信号周期の間隔
を有するような波形となる。図２の（ｄ）は、クロック
生成回路１５からのクロック信号に同期した信号を示し
ており、（ｂ）と比べて一定に近い間隔の信号になって
いる。
りクロック信号を生成し、出力端子１６へ出力する。図
２の例では、（ｃ）に示すように、クロック生成回路１
５で生成されるクロック信号は、Ｑ＝４であるため基本
的には基本クロック信号の４周期毎にパルスがあるよう
な波形になるが、更にＲ＝２であるため同期信号値間の
７つのパルス内で２つは５基本クロック信号周期の間隔
を有するような波形となる。図２の（ｄ）は、クロック
生成回路１５からのクロック信号に同期した信号を示し
ており、（ｂ）と比べて一定に近い間隔の信号になって
いる。
【００１８】図２の（ｅ）は、（ｃ）ではパルス幅を基
本クロック信号と同じにしていたが、これをハイレベル
の期間とローレベルの期間がほぼ同じになるようにした
ときのクロック信号を示している。このようにすること
で、クロック信号に必要な周波数帯域幅を小さくするこ
とができる。
本クロック信号と同じにしていたが、これをハイレベル
の期間とローレベルの期間がほぼ同じになるようにした
ときのクロック信号を示している。このようにすること
で、クロック信号に必要な周波数帯域幅を小さくするこ
とができる。
【００１９】図３は、クロック生成経路１５の動作アル
ゴリズムを示す第１のフローチャートであり、図２の
（ｃ）のクロック信号を生成する場合に対応している。
クロック生成回路１５は、マイクロプロセッサ等により
図３のアルゴリズムをソフト的に実現する形で構成する
こともできるし、図３のアルゴリズムを実現する論理回
路を構成することでディジタル回路として構成すること
もできる。
ゴリズムを示す第１のフローチャートであり、図２の
（ｃ）のクロック信号を生成する場合に対応している。
クロック生成回路１５は、マイクロプロセッサ等により
図３のアルゴリズムをソフト的に実現する形で構成する
こともできるし、図３のアルゴリズムを実現する論理回
路を構成することでディジタル回路として構成すること
もできる。
【００２０】図３内のｓｋｉｐ計算ブロックは、剰余Ｒ
からクロック信号のパルスの間隔を１基本クロック信号
周期だけ広げるかどうかを示す信号ｓｋｉｐを計算す
る。ｓｋｉｐは、０は間隔を広げず、一方、１は間隔を
広げることを示す。
からクロック信号のパルスの間隔を１基本クロック信号
周期だけ広げるかどうかを示す信号ｓｋｉｐを計算す
る。ｓｋｉｐは、０は間隔を広げず、一方、１は間隔を
広げることを示す。
【００２１】図２の例を用いて、このｓｋｉｐ計算ブロ
ックの動作を詳しく説明する。まず、Ｍ＝７を、１／２
のべき乗の和に分解する。すなわち、 ７＝３＋２＋１＋１＝ｒ（０）＋ｒ（１）＋ｒ（２）＋
ｒ（３） となり、 ｒ（０）＝３ ｒ（１）＝２ ｒ（２）＝１ ｒ（３）＝１ である。そして、剰余Ｒを、これらのｒの和で表す。Ｒ
＝２の場合、 Ｒ＝２＝ｒ（１） となる。
ックの動作を詳しく説明する。まず、Ｍ＝７を、１／２
のべき乗の和に分解する。すなわち、 ７＝３＋２＋１＋１＝ｒ（０）＋ｒ（１）＋ｒ（２）＋
ｒ（３） となり、 ｒ（０）＝３ ｒ（１）＝２ ｒ（２）＝１ ｒ（３）＝１ である。そして、剰余Ｒを、これらのｒの和で表す。Ｒ
＝２の場合、 Ｒ＝２＝ｒ（１） となる。
【００２２】一方、同期信号値間の７つの信号値に対し
て、ｒが表す値と対応する信号値の数が一致するように
ｒを割り当てる。このとき、一つのｒは、できるだけ均
等に散らばるようにする。例えば、 同期信号値：ｒ（０） ｄ１ ：ｒ（２） ｄ２ ：ｒ（０） ｄ３ ：ｒ（１） ｄ４ ：ｒ（０） ｄ５ ：ｒ（３） ｄ６ ：ｒ（１） のように割り当てる。これは、未だ割り当てられていな
い信号値を、順に１つおきに割り当てていくことで実現
できる。そして、Ｒを表すために加算に使われたｒを割
り当てられた信号値のときはｓｋｉｐを１にする。前記
の例では、Ｒ＝２＝ｒ（１）であるので、ｒ（１）に対
応するｄ３とｄ６の信号値でｓｋｉｐが１となり、図２
の（ｃ）に示すように、そのときのパルスの幅が１基本
クロック信号周期だけ広くなる。
て、ｒが表す値と対応する信号値の数が一致するように
ｒを割り当てる。このとき、一つのｒは、できるだけ均
等に散らばるようにする。例えば、 同期信号値：ｒ（０） ｄ１ ：ｒ（２） ｄ２ ：ｒ（０） ｄ３ ：ｒ（１） ｄ４ ：ｒ（０） ｄ５ ：ｒ（３） ｄ６ ：ｒ（１） のように割り当てる。これは、未だ割り当てられていな
い信号値を、順に１つおきに割り当てていくことで実現
できる。そして、Ｒを表すために加算に使われたｒを割
り当てられた信号値のときはｓｋｉｐを１にする。前記
の例では、Ｒ＝２＝ｒ（１）であるので、ｒ（１）に対
応するｄ３とｄ６の信号値でｓｋｉｐが１となり、図２
の（ｃ）に示すように、そのときのパルスの幅が１基本
クロック信号周期だけ広くなる。
【００２３】図４は、クロック生成回路１５の動作アル
ゴリズムを示す第２のフローチャートであり、図２の
（ｅ）のクロック信号を生成する場合に対応している。
この場合、除算回路１４で用いられる既知信号値間に送
られる情報の数Ｍは、図３の場合の２倍になる。すなわ
ち、図２の例では、Ｍ＝１４となり、商Ｑ＝２、剰余Ｒ
＝２となる。そして、図４に示すアルゴリズムに従っ
て、クロック信号の値を反転しながら、（ｅ）に示すよ
うなクロック信号を生成する。その他は、図３の場合と
同様である。
ゴリズムを示す第２のフローチャートであり、図２の
（ｅ）のクロック信号を生成する場合に対応している。
この場合、除算回路１４で用いられる既知信号値間に送
られる情報の数Ｍは、図３の場合の２倍になる。すなわ
ち、図２の例では、Ｍ＝１４となり、商Ｑ＝２、剰余Ｒ
＝２となる。そして、図４に示すアルゴリズムに従っ
て、クロック信号の値を反転しながら、（ｅ）に示すよ
うなクロック信号を生成する。その他は、図３の場合と
同様である。
【００２４】さて、以上の実施の形態では、カウンタ１
３において、同期信号値のような既知信号値を利用し
て、既知の情報の数を送るための時間をカウントしてい
た。しかし、このような既知信号値がない場合にも、本
発明のクロック信号生成回路は、容易に適用することが
できる。すなわち、この場合は、元の信号の時間的な偏
りを直すために十分な長さの時間を基本クロック信号周
期の倍数として予め与え、カウンタ１３では、この時間
内の情報の数Ｍを求める。このようなことを行うために
は、カウンタ１３は、時間をカウントするカウンタと情
報の数Ｍをカウントするカウンタの２つのカウンタを有
するように変形する必要がある。その後は、図１から図
４で説明した実施の形態と同様にして、クロック信号を
生成することができる。
３において、同期信号値のような既知信号値を利用し
て、既知の情報の数を送るための時間をカウントしてい
た。しかし、このような既知信号値がない場合にも、本
発明のクロック信号生成回路は、容易に適用することが
できる。すなわち、この場合は、元の信号の時間的な偏
りを直すために十分な長さの時間を基本クロック信号周
期の倍数として予め与え、カウンタ１３では、この時間
内の情報の数Ｍを求める。このようなことを行うために
は、カウンタ１３は、時間をカウントするカウンタと情
報の数Ｍをカウントするカウンタの２つのカウンタを有
するように変形する必要がある。その後は、図１から図
４で説明した実施の形態と同様にして、クロック信号を
生成することができる。
【００２５】以上、クロック信号生成回路の実施の形態
について説明したが、本発明は、上述したような実施の
形態に限定されるものではなく、他にも本発明の趣旨を
逸脱しない範囲で様々な態様で実施可能であることは勿
論である。
について説明したが、本発明は、上述したような実施の
形態に限定されるものではなく、他にも本発明の趣旨を
逸脱しない範囲で様々な態様で実施可能であることは勿
論である。
【００２６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、情報の数Ｍとそれを送るための時間である基本ク
ロック信号周期の倍数としてのカウント値を基に、カウ
ント値を情報の数Ｍで割った商Ｑと剰余Ｒを求め、更
に、商Ｑと剰余Ｒを基にできるだけ一様になるようにク
ロック信号を生成するため、任意の速度でほぼ一様なク
ロック信号を生成できるクロック信号生成回路を提供す
ることができる。
れば、情報の数Ｍとそれを送るための時間である基本ク
ロック信号周期の倍数としてのカウント値を基に、カウ
ント値を情報の数Ｍで割った商Ｑと剰余Ｒを求め、更
に、商Ｑと剰余Ｒを基にできるだけ一様になるようにク
ロック信号を生成するため、任意の速度でほぼ一様なク
ロック信号を生成できるクロック信号生成回路を提供す
ることができる。
【図１】本発明のクロック信号生成回路の実施の形態の
ブロック図である。
ブロック図である。
【図２】本発明のクロック信号生成回路の動作を説明す
るための波形例である。
るための波形例である。
【図３】クロック生成回路１５の動作アルゴリズムを示
す第１のフローチャートである。
す第１のフローチャートである。
【図４】クロック生成回路１５の動作アルゴリズムを示
す第２のフローチャートである。
す第２のフローチャートである。
１１：基本クロック入力端子、１２：信号入力端子、１
３：カウンタ、１４：除算回路、１５：クロック生成回
路、１６：出力端子
３：カウンタ、１４：除算回路、１５：クロック生成回
路、１６：出力端子
Claims (7)
- 【請求項１】 既知信号の間の時間を基本クロック信号
の周期の倍数としてカウントしてカウント数を出力する
カウンタと、該カウンタの出力を前記既知信号の間の情
報の数で割り、商と剰余を求める除算回路と、該商と剰
余を基に前記既知信号値の間の時間に略均等にパルスを
存在させ、かつ上記基本クロック信号に同調したクロッ
ク信号を生成するクロック生成回路とを有することを特
徴とするクロック信号生成回路。 - 【請求項２】 請求項１において、 前記クロック生成回路は、基本クロック信号をカウント
し、パルスが出力されたらカウント値をリセットするカ
ウント手段と、 クロック信号のパルス間隔を１基本クロック信号周期だ
け広げるかどうかを示すスキップ信号を出力するスキッ
プ判定手段と、 前記カウント手段の出力が前記除算回路から出力される
商以上になった場合、前記スキップ信号が前記パルス間
隔を広げることを示していないときには直ぐにパルスを
出力し、一方、前記スキップ信号が前記パルス間隔を広
げることを示しているときには、１基本クロック信号周
期だけ遅れてからパルスを出力するパルス出力手段とを
有することを特徴とするクロック信号生成回路。 - 【請求項３】 請求項２において、 前記スキップ判定手段は、前記既知信号の間の情報の数
をその１／２のべき乗の和で表現し、各要素を該要素の
値と同じ数の情報の位置に対応させ、前記除算回路から
の剰余を前記１／２のべき乗の和で表現したときに使わ
れる要素に対応した情報の位置では前記スキップ信号を
パルス幅を広げることを示すように設定し、それ以外の
位置ではパルス幅を広げることを示さないように設定す
ることを特徴とするクロック信号生成回路。 - 【請求項４】 既知信号の間の時間を基本クロック信号
の周期の倍数としてカウントしてカウント数を出力する
カウンタと、該カウンタの出力を前記既知信号の間の情
報の数の２倍で割り、商と剰余を求める除算回路と、該
商と剰余を基に前記既知信号値の間の時間に略均等にパ
ルスが存在し、かつハイレベルとローレベルの期間が略
同じ長さになるような基本クロック信号に同期したクロ
ック信号を生成するクロック生成回路とを有することを
特徴とするクロック信号生成回路。 - 【請求項５】 請求項４において、 前記クロック生成回路は、基本クロック信号をカウント
し、パルスが出力されたらカウント値をリセットするカ
ウント手段と、 前記クロック信号のハイまたはローレベルの一定レベル
期間を１基本クロック信号周期だけ広げるかどうかを示
すスキップ信号を出力するスキップ判定手段と、 前記カウント手段の出力が前記除算回路から出力される
商以上になった場合、前記スキップ信号が前記一定レベ
ル期間を広げることを示していないときには直ぐに信号
値を反転し、一方、前記スキップ信号が前記一定レベル
期間を広げることを示しているときには、１基本クロッ
ク信号周期だけ遅れてから信号値を反転する信号値反転
手段とを有することを特徴とするクロック信号生成回
路。 - 【請求項６】 請求項５において、 前記スキップ判定手段は、前記既知信号の間の情報の数
をその１／２のべき乗の和で表現し、各要素を該要素の
値と同じ数の情報の位置に対応させ、前記除算回路から
の剰余を前記１／２のべき乗の和で表現したときに使わ
れる要素に対応した情報の位置では前記スキップ信号を
一定レベル期間を広げることを示すように設定し、それ
以外の位置では一定レベル期間を広げることを示さない
ように設定することを特徴とするクロック信号生成回
路。 - 【請求項７】 請求項１乃至６のいずれかにおいて、 前記カウンタは、予め定めた期間を基本クロック信号周
期の倍数としてカウントする時間として与えられ、かつ
該期間の情報の数をカウントして出力し、 前記除算回路は、前記基本クロック信号周期の倍数を前
記情報の数で割って、商と剰余を出力することを特徴と
するクロック信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000292278A JP2002101079A (ja) | 2000-09-26 | 2000-09-26 | クロック信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000292278A JP2002101079A (ja) | 2000-09-26 | 2000-09-26 | クロック信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002101079A true JP2002101079A (ja) | 2002-04-05 |
Family
ID=18775238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000292278A Pending JP2002101079A (ja) | 2000-09-26 | 2000-09-26 | クロック信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002101079A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007166179A (ja) * | 2005-12-13 | 2007-06-28 | Denso Corp | シリアル通信装置 |
| JP2014082696A (ja) * | 2012-10-18 | 2014-05-08 | New Japan Radio Co Ltd | シリアル通信装置 |
| KR101803558B1 (ko) * | 2010-07-30 | 2017-12-28 | 엘지디스플레이 주식회사 | 백라이트유닛과 이를 이용한 액정표시장치 |
-
2000
- 2000-09-26 JP JP2000292278A patent/JP2002101079A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007166179A (ja) * | 2005-12-13 | 2007-06-28 | Denso Corp | シリアル通信装置 |
| JP4736775B2 (ja) * | 2005-12-13 | 2011-07-27 | 株式会社デンソー | シリアル通信装置 |
| KR101803558B1 (ko) * | 2010-07-30 | 2017-12-28 | 엘지디스플레이 주식회사 | 백라이트유닛과 이를 이용한 액정표시장치 |
| JP2014082696A (ja) * | 2012-10-18 | 2014-05-08 | New Japan Radio Co Ltd | シリアル通信装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI602046B (zh) | 用於串列資料傳輸的顫動電路 | |
| KR20030017527A (ko) | 프로그램가능한 주파수 분주기 및 이를 포함하는마이크로프세서 시스템 | |
| JP2002101079A (ja) | クロック信号生成回路 | |
| CN112290939B (zh) | 一种分频时钟产生电路及其分频方法 | |
| JP3649874B2 (ja) | 分周回路 | |
| JP2003134098A (ja) | シリアル受信装置 | |
| US8340236B2 (en) | Circuit for a radio system, use and method for operation | |
| US9705669B2 (en) | Signal processing device, signal processing method, and program | |
| CA2212099C (en) | Apparatus and method for removing error data decoding delay in a dtv | |
| US5966421A (en) | Emulation of an m bit counter driven by a desired clock frequency given a central clock frequency | |
| US7924966B2 (en) | Symmetry corrected high frequency digital divider | |
| JP2007088994A (ja) | トラヒックシェーピング装置、およびトラヒックシェーピング方法 | |
| JP2763019B2 (ja) | フレームパルス発生装置 | |
| KR0174707B1 (ko) | 클럭 발생기 | |
| JP2006165931A (ja) | 分周回路および通信装置 | |
| CN113746477A (zh) | 精确定时方法、装置以及信号空位预留方法、装置 | |
| Grynchyshyn et al. | Special Processors Simulation for Forming and Digital Processing of Error-Correcting Codes in Computer Systems | |
| KR100258213B1 (ko) | 동기식 전송장치에 있어서 시분할 엔비트 카운터회로 | |
| JPH071885B2 (ja) | ワ−ド同期器 | |
| JPS61189731A (ja) | 離散値計数回路 | |
| KR0159390B1 (ko) | 디지탈 오디오 데이타의 샘플링 레이트 변환 장치 | |
| JPS62130037A (ja) | クロツク位相選択方法及びその装置 | |
| JP2647834B2 (ja) | カウンタ回路 | |
| JP2004363833A (ja) | 受信装置、その方法及びそのプログラム | |
| JPH06224748A (ja) | 可変分周回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070528 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090916 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090929 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100223 |