KR101803558B1 - 백라이트유닛과 이를 이용한 액정표시장치 - Google Patents

Abstract

본 발명의 실시예는, 발광다이오드들을 포함하는 발광부들; 발광부들을 구동하는 트랜지스터들; 및 트랜지스터들의 게이트전극에 펄스폭신호를 공급하되, 한 주기 내 클록펄스의 개수와 한 주기 내 생성하길 원하는 펄스폭신호의 개수를 연산하고 연산결과에 따라 펄스폭신호를 모두 동일한 크기로 할당되도록 변조하여 출력하거나 적어도 하나가 다른 크기로 할당되도록 변조하여 출력하는 구동제어부를 포함하는 백라이트유닛을 제공한다.

Description

백라이트유닛과 이를 이용한 액정표시장치{Back Light Unit and Liquid Crystal Display Device Using the same}

본 발명의 실시예는 백라이트유닛과 이를 이용한 액정표시장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 액정표시장치(Liquid Crystal Display: LCD), 유기전계발광소자(Organic Light Emitting Diodes: OLED) 및 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등과 같은 평판 표시장치(Flat Panel Display: FPD)의 사용이 증가하고 있다. 그 중 고해상도를 구현할 수 있고 소형화뿐만 아니라 대형화가 가능한 액정 표시장치가 널리 사용되고 있다.

액정표시장치는 박막 트랜지스터, 스토리지 커패시터 및 화소전극 등이 형성된 트랜지스터기판과 컬러필터 및 블랙매트릭스 등이 형성된 컬러필터기판 사이에 위치하는 액정층을 포함한다. 액정표시장치는 화소전극과 트랜지스터기판 또는 컬러필터기판에 형성된 공통전극에 걸리는 전계에 액정층의 배열 방향을 조절하여 백라이트유닛으로부터 입사된 광을 출사하는 방식으로 영상을 표시한다.

백라이트유닛 중 일부에는 발광다이오드(LED)를 구동하는 트랜지스터의 게이트전극에 펄스폭신호(PWM)를 공급하여 발광을 제어하는 구조가 있다.

펄스폭신호는 통상 외부로부터 공급된 주기(period)와 하이(high) 구간과 같은 기준 신호를 기반으로 생성된다. 이와 같은 기준 신호가 주어지지 않는 장치는 펄스폭신호를 내부적으로 생성해야 한다. 그런데, 기준 신호가 주어지지 않는 장치는 주기와 펄스폭신호의 해상도가 배수관계가 아닐 경우 신호가 균일하게 할당되도록 생성함에 어려움이 있고 회로의 복잡도가 높은 문제가 있다.

상술한 배경기술의 문제점을 해결하기 위한 본 발명의 실시예는, 주기와 펄스폭신호의 해상도가 배수관계가 아닐 때, 펄스폭신호의 크기를 균일하게 할당하여 출력할 수 있는 펄스폭신호생성장치인 구동제어부로 균일한 광을 생성할 수 있는 백라이트유닛과 이를 이용한 액정표시장치를 제공하는 것이다.

상술한 과제 해결 수단으로 본 발명의 실시예는, 발광다이오드들을 포함하는 발광부들; 발광부들을 구동하는 트랜지스터들; 및 트랜지스터들의 게이트전극에 펄스폭신호를 공급하되, 한 주기 내 클록펄스의 개수와 한 주기 내 생성하길 원하는 펄스폭신호의 개수를 연산하고 연산결과에 따라 펄스폭신호를 모두 동일한 크기로 할당되도록 변조하여 출력하거나 적어도 하나가 다른 크기로 할당되도록 변조하여 출력하는 구동제어부를 포함하는 백라이트유닛을 제공한다.

구동제어부는, 연산결과에서 나머지가 0이면 펄스폭신호를 모두 동일한 크기로 할당된 제1펄스폭신호로 출력하고, 연산결과에서 나머지가 0이 아니면 펄스폭신호를 제1펄스폭신호 및 제1펄스폭신호와 크기가 다른 제2펄스폭신호가 적어도 하나 포함되도록 조합하여 출력할 수 있다.

구동제어부는, P = S * M + R (0 ≤ R < S)로 정의되는 수학식을 이용하여 펄스폭신호의 크기를 할당하되, P는 클록펄스의 개수이고, S는 펄스폭신호의 개수이며, M은 P와 S의 몫이고, R은 P와 S의 나머지일 수 있다.

구동제어부는, 수학식을 이용하여 펄스폭신호의 크기를 할당하되, 초기 설정은 R(0) = 0으로 하고, R(n) + R < S 이면, R(n+1)은 R(n) + R로 설정하고, 제1펄스폭신호를 n번째로 할당하는 반면, R(n) + R ≥ S 이면, R(n+1)은 R(n) + R - S로 설정하고, 제2펄스폭신호를 n번째로 할당하며, n이 S에 대응될 때까지 반복 연산하여 펄스폭신호의 크기를 할당할 수 있다.

구동제어부는, 클록펄스의 개수와 펄스폭신호의 개수를 연산하여 몫을 도출하는 제1연산부와, 클록펄스의 개수와 펄스폭신호의 개수를 연산하여 나머지를 도출하는 제2연산부와, 제1연산부로부터 도출된 몫을 이용하여 제1펄스폭신호와 제2펄스폭신호를 생성하는 제3연산부와, 제2연산부로부터 도출된 나머지와 펄스폭신호의 개수를 연산하여 제1펄스폭신호 및 제2펄스폭신호 중 하나가 출력되도록 제3연산부를 제어하는 제4연산부를 포함할 수 있다.

구동제어부는, 제3연산부 및 제4연산부에 의해 출력된 제1펄스폭신호 및 제2펄스폭신호를 균일하게 분포하여 출력하기 위해 출력을 지연하는 제5연산부를 포함할 수 있다.

다른 측면에서 본 발명은, 액정패널; 및 액정패널에 광을 제공하는 백라이트유닛을 포함하며, 백라이트유닛은, 발광다이오드들을 포함하는 발광부들과, 발광부들을 구동하는 트랜지스터들과, 트랜지스터들의 게이트전극에 펄스폭신호를 공급하되, 한 주기 내 클록펄스의 개수와 한 주기 내 생성하길 원하는 펄스폭신호의 개수를 연산하고 연산결과에 따라 펄스폭신호를 모두 동일한 크기로 할당되도록 변조하여 출력하거나 적어도 하나가 다른 크기로 할당되도록 변조하여 출력하는 구동제어부를 포함하는 액정표시장치를 제공한다.

구동제어부는, 나머지가 0이면 펄스폭신호를 모두 동일한 크기로 할당된 제1펄스폭신호로 출력하고, 나머지가 0이 아니면 펄스폭신호를 제1펄스폭신호 및 제1펄스폭신호와 크기가 다른 제2펄스폭신호가 적어도 하나 포함되도록 조합하여 출력할 수 있다.

구동제어부는, 하기 수학식을 이용하여 상기 펄스폭신호의 크기를 할당하되, P = S * M + R (0 ≤ R < S) P는 클록펄스의 개수이고, S는 펄스폭신호의 개수이며, M은 P와 S의 몫이고, R은 P와 S의 나머지일 수 있다.

구동제어부는, 수학식을 이용하여 상기 펄스폭신호의 크기를 할당하되, 초기 설정은 R(0) = 0으로 하고, R(n) + R < S 이면, R(n+1)은 R(n) + R로 설정하고, 제1펄스폭신호를 n번째로 할당하는 반면, R(n) + R ≥ S 이면, R(n+1)은 R(n) + R - S로 설정하고, 제2펄스폭신호를 n번째로 할당하며, n이 S에 대응될 때까지 반복 연산하여 펄스폭신호의 크기를 할당할 수 있다.

본 발명의 실시예는, 주기와 펄스폭신호의 해상도가 배수관계가 아닐 때, 펄스폭신호의 크기를 균일하게 할당하여 출력할 수 있는 펄스폭신호생성장치인 구동제어부로 균일한 광을 생성할 수 있는 백라이트유닛과 이를 이용한 액정표시장치를 제공하는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 액정표시장치의 블록도.
도 2는 게이트구동부의 블록도.
도 3은 데이터구동부의 블록도.
도 4 및 도 5는 본 발명의 일 실시예에 따른 백라이트유닛의 개략적인 구성도.
도 6은 백라이트유닛에 포함된 구동제어부의 개략적인 블록도.
도 7은 구동제어부로부터 출력되는 펄스폭신호의 예시도.
도 8은 도 6에 도시된 구동제어부의 상세 블록도.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.

도 1은 본 발명의 일 실시예에 따른 액정표시장치의 블록도 이고, 도 2는 게이트구동부의 블록도 이며, 도 3은 데이터구동부의 블록도 이다.

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 액정표시장치는 타이밍구동부(TCN), 액정패널(PNL), 게이트구동부(SDRV), 데이터구동부(DDRV), 백라이트유닛(BLU) 및 구동제어부(150)를 포함한다.

타이밍구동부(TCN)는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK), 데이터신호(DATA)를 공급받는다. 타이밍구동부(TCN)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK) 등의 타이밍신호를 이용하여 데이터구동부(DDRV)와 게이트구동부(SDRV)의 동작 타이밍을 제어한다. 타이밍구동부(TCN)는 1 수평기간의 데이터 인에이블 신호(DE)를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 타이밍구동부(TCN)에서 생성되는 제어신호들에는 게이트구동부(SDRV)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(DDRV)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함될 수 있다. 게이트 타이밍 제어신호(GDC)에는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등이 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트신호가 발생하는 게이트 드라이브 IC(Integrated Circuit)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다. 데이터 타이밍 제어신호(DDC)에는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터구동부(DDRV)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터구동부(DDRV) 내에서 데이터의 샘플링 동작을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터구동부(DDRV)의 출력을 제어한다. 한편, 데이터구동부(DDRV)에 공급되는 소스 스타트 펄스(SSP)는 데이터전송 방식에 따라 생략될 수도 있다.

액정패널(PNL)은 트랜지스터기판(이하 TFT기판으로 약칭)과 컬러필터 기판 사이에 위치하는 액정층을 포함하며 매트릭스형태로 배치된 서브 픽셀을 포함한다. TFT기판에는 데이터라인, 게이트라인, TFT, 스토리지 커패시터 등이 형성되고, 컬러필터 기판에는 블랙매트릭스, 컬러필터 등이 형성된다. 하나의 서브 픽셀(SP)은 상호 교차하는 데이터라인(DL1)과 게이트라인(SL1)에 의해 정의된다. 서브 픽셀(SP)에는 게이트라인(SL1)을 통해 공급된 게이트신호에 의해 구동하는 TFT, 데이터라인(DL1)을 통해 공급된 데이터신호를 데이터전압으로 저장하는 스토리지 커패시터(Cst), 스토리지 커패시터(Cst)에 저장된 데이터전압에 의해 구동하는 액정셀(Clc)이 포함된다. 액정셀(Clc)은 화소전극(1)에 공급된 데이터전압과 공통전극(2)에 공급된 공통전압(Vcom)에 의해 구동된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 컬러필터 기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 TFT기판 상에 형성된다. 액정패널(PNL)의 TFT기판과 컬러필터 기판에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정패널(PNL)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.

게이트구동부(SDRV)는 타이밍구동부(TCN)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 표시패널(PNL)에 포함된 서브 픽셀들(SP)의 트랜지스터들이 동작 가능한 게이트 구동전압의 스윙폭으로 신호의 레벨을 시프트시키면서 게이트신호를 순차적으로 생성한다. 게이트구동부(SDRV)에는 게이트라인들(SL1~SLm)을 통해 생성된 게이트신호를 표시패널(PNL)에 포함된 서브 픽셀들(SP)에 공급한다. 도 2에 도시된 바와 같이, 게이트구동부(SDRV)는 게이트 드라이브 IC들로 구성된다. 게이트 드라이브 IC들은 각각 쉬프트레지스터(61), 레벨쉬프터(63), 쉬프트레지스터(61)와 레벨쉬프터(63) 사이에 접속된 다수의 논리곱 게이트(이하, "AND 게이트"라 함)(62) 및 게이트 출력 인에이블신호(GOE)를 반전시키기 위한 인버터(64) 등을 포함한다. 쉬프트레지스터(61)는 종속적으로 접속된 다수의 D-플립플롭을 이용하여 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시킨다. AND 게이트들(62)은 각각 쉬프트레지스터(61)의 출력신호와 게이트 출력 인에이블신호(GOE)의 반전신호를 논리곱하여 출력을 발생한다. 인버터(64)는 게이트 출력 인에이블신호(GOE)를 반전시켜 AND 게이트들(62)에 공급한다. 레벨쉬프터(63)는 AND 게이트(62)의 출력전압 스윙폭을 표시패널(PNL)에 포함된 트랜지스터들이 동작 가능한 게이트전압의 스윙폭으로 쉬프트시킨다. 레벨쉬프터(63)로부터 출력되는 게이트신호는 게이트라인들(SL1~SLm)에 순차적으로 공급된다.

데이터구동부(DDRV)는 타이밍구동부(TCN)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍구동부(TCN)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터구동부(DDRV)는 병렬 데이터 체계의 데이터로 변환할 때, 데이터신호(DATA)를 감마 기준전압으로 변환한다. 데이터구동부(DDRV)는 데이터라인들(DL1~DLn)을 통해 변환된 데이터신호(DATA)를 표시패널(PNL)에 포함된 서브 픽셀들(SP)에 공급한다. 도 3에 도시된 바와 같이, 쉬프트 레지스터(51), 데이터 레지스터(52), 제1래치(53), 제2래치(54), 변환부(55), 출력회로(56) 등을 포함한다. 쉬프트레지스터(51)는 타이밍구동부(TCN)로부터 공급된 소스 샘플링 클럭(SSC)을 쉬프트시킨다. 쉬프트레지스터(51)는 이웃하는 다음 단의 소스 드라이브 IC의 쉬프트레지스터에 캐리신호(CAR)를 전달한다. 데이터레지스터(52)는 타이밍구동부(TCN)로부터 공급된 데이터신호(DATA)를 일시 저장하고 이를 제1래치(53)에 공급한다. 제1래치(53)는 쉬프트레지스터(51)로부터 순차적으로 공급되는 클럭에 따라 직렬로 입력되는 데이터신호(DATA)를 샘플링하여 래치한 다음 래치한 데이터들을 동시에 출력한다. 제2래치(54)는 제1래치(53)로부터 공급되는 데이터들을 래치한 다음 소스 출력 인에이블신호(SOE)에 응답하여 다른 소스 드라이브 IC들의 제2래치(54)와 동기 하여 래치한 데이터들을 동시에 출력한다. 변환부(55)는 제2래치(54)로부터 입력되는 데이터신호(DATA)를 감마 기준전압(GMA1~GMAn)으로 변환한다. 출력회로(56)로부터 출력되는 데이터신호(DATA)는 소스 출력 인에이블신호(SOE)에 응답하여 데이터라인들(DL1~DLn)에 공급된다.

백라이트유닛(BLU)은 액정패널(PNL)에 광을 제공한다. 백라이트유닛(BLU)은 직류전원부, 발광부들, 트랜지스터들 및 구동제어부(150) 등을 포함하는 광원회로부와 커버버텀, 도광판 및 광학시트 등을 포함하는 광학기구부를 포함한다. 백라이트유닛(BLU)은 엣지형(edge type), 듀얼형(dual type), 직하형(direct type) 등으로 다양하게 구성될 수 있다. 여기서, 엣지형은 액정패널(PNL)의 일측면에 발광다이오드들이 줄(또는 스트링) 형태로 배치된 것이다. 듀얼형은 액정패널(PNL)의 양측면에 발광다이오드들이 줄(또는 스트링) 형태로 배치된 것이다. 직하형은 액정패널(PNL)의 하부에 발광다이오드들이 블록 또는 매트릭스 형태로 배치된 것이다. 백라이트유닛(BLU)의 광원회로부에 포함된 구동제어부(150)는 타이밍콘트롤러(TCN)나 외부 시스템보드 등으로부터 클록펄스 등을 공급받고 이를 기초로 펄스폭신호(PWM; Pulse Width Modulation)를 생성하여 백라이트유닛(BLU)을 구동한다. 구동제어부(150)는 타이밍콘트롤러(TCN)나 외부 시스템보드 등으로부터 클록펄스는 물론 데이터신호, 디밍신호 등을 함께 공급받고 이를 기초로 백라이트유닛(BLU)을 글로벌 디밍하거나 로컬 디밍할 수도 있다.

이하, 본 발명의 일 실시예에 따른 백라이트유닛에 대해 더욱 자세히 설명한다.

도 4 및 도 5는 본 발명의 일 실시예에 따른 백라이트유닛의 개략적인 구성도 이고, 도 6은 백라이트유닛에 포함된 구동제어부의 개략적인 블록도 이며, 도 7은 구동제어부로부터 출력되는 펄스폭신호의 예시도 이고, 도 8은 도 6에 도시된 구동제어부의 상세 블록도 이다.

도 4에 도시된 바와 같이, 백라이트유닛에는 직류전원부(DCDC), 발광부들(DP1~DPn), 트랜지스터들(T1~Tn) 및 구동제어부(150)가 포함된다.

직류전원부(DCDC)는 제1직류전원전압을 제2직류전원전압(이하 직류전원전압으로 통칭)으로 변환하는 직류직류변환부(DC to DC Converter)로 구성될 수 있다. 직류전원부(DCDC)는 출력단에 연결된 전원배선(VCC)을 통해 생성된 직류전원전압을 출력한다.

발광부들(DP1~DPn)에는 직류전원부(DCDC)의 출력단에 연결된 전원배선(VCC)에 직렬로 연결된 발광다이오드들(D1~Dn)이 포함된다. 발광부들(DP1~DPn)은 전원배선(VCC)에 애노드 전극이 병렬로 연결된다. 여기서, 하나의 발광부(DP1)는 "LED String" 이라 한다.

트랜지스터들(T1~Tn)은 발광부들(DP1~DPn)의 캐소드 전극에 제1전극이 연결되고 접지배선(GND)에 제2전극이 연결되며 구동제어부(150)에 게이트전극이 연결된다. 트랜지스터들(T1~Tn)은 게이트전극에 공급된 펄스폭신호(PWM)에 따라 발광부들(DP1~DPn)을 제어한다. 트랜지스터들(T1~Tn)은 전계효과트랜지스터(field effect transistor)로 구성되나 이에 한정되지 않는다. 여기서, 트랜지스터들(T1~Tn)의 제2전극과 접지배선(GND) 사이에는 저항기들(R1~Rn)이 각각 위치할 수 있다.

구동제어부(150)는 트랜지스터들(T1~Tn)의 게이트전극에 펄스폭신호(PWM)를 공급하되, 한 주기 내 클록펄스(CLK)의 개수와 한 주기 내 생성하길 원하는 펄스폭신호의 개수를 연산하고 연산결과에 따라 펄스폭신호(PWM)를 모두 동일한 크기로 할당되도록 변조하여 출력하거나 적어도 하나가 다른 크기로 할당되도록 변조하여 출력한다. 구동제어부(150)는 외부 예컨대, 도 1의 타이밍제어부(TCN) 등으로부터 공급된 수직 동기신호(Vsync)를 한 주기 내 클록펄스(CLK)로 사용한다. 그리고 클록펄스(CLK)를 시간으로 계산하여 한 주기 내 생성하길 원하는 펄스폭신호의 개수를 연산하거나 외부로부터 생성하길 원하는 펄스폭신호의 개수를 공급받을 수 있다.

구동제어부(150)는 제1 내지 제n개의 펄스폭신호(PWM1~PWMn)를 제1 내지 제n트랜지스터들(T1~Tn)의 게이트전극에 각각 공급하는 것을 일례로 도시하였으나 이에 한정되지 않는다. 구동제어부(150)는 도 5에 도시된 바와 같이, 트랜지스터들(T1~Tn)의 제2전극과 저항기들(R1~Rn)의 사이에 접속된 신호배선들(F1~Fn)에 의해 트랜지스터들(T1~Tn)을 통해 흐르는 전류를 되먹임 받고 이를 기반으로 생성된 피드백신호(FBC)를 이용하여 직류전원부(DCDC)의 출력을 제어할 수 있으나 이에 한정되지 않는다.

한편, 구동제어부(150)는 연산결과에서 나머지가 0이면 펄스폭신호(PWM)를 모두 동일한 크기로 할당된 제1펄스폭신호로 출력하고, 연산결과에서 나머지가 0이 아니면 펄스폭신호(PWM)를 제1펄스폭신호 및 제1펄스폭신호와 크기가 다른(예컨대, 한 클록펄스 만큼의 차이가 나는) 제2펄스폭신호가 적어도 하나 포함되도록 조합하여 출력한다. 이를 위해, 구동제어부(150)는 하기 수학식 P = S * M + R (0 ≤ R < S)을 이용하여 펄스폭신호의 크기를 할당하되, P는 클록펄스(CLK)의 개수이고, S는 펄스폭신호의 개수이며, M은 P와 S의 몫이고, R은 P와 S의 나머지이다.

도 6에 도시된 바와 같이, 구동제어부(150)에는 제1연산부(151), 제2연산부(152), 제3연산부(155), 제4연산부(156) 및 제5연산부(157)가 포함된다.

제1연산부(151)는 클록펄스의 개수(P)와 펄스폭신호의 개수(S)를 연산하여 몫(M)을 도출하는 역할을 한다. 제2연산부(152)는 클록펄스의 개수(P)와 펄스폭신호의 개수(S)를 연산하여 나머지(R)를 도출하는 역할을 한다. 제3연산부(155)는 제1연산부(151)로부터 도출된 몫(M)을 이용하여 제1펄스폭신호와 제2펄스폭신호를 생성하는 역할을 한다. 제4연산부(156)는 제2연산부(152)로부터 도출된 나머지(R)와 펄스폭신호의 개수(S)를 연산하여 제1펄스폭신호 및 제2펄스폭신호 중 하나가 출력되도록 제3연산부(155)를 제어하는 역할을 한다. 제5연산부(157)는 제3연산부(155) 및 제4연산부(156)에 의해 출력된 제1펄스폭신호 및 제2펄스폭신호를 균일하게 분포하여 출력하기 위해 출력을 지연하는 역할을 한다.

구동제어부(150)는 앞서 설명된 수학식을 기반으로 구성된 제1연산부(151), 제2연산부(152), 제3연산부(155), 제4연산부(156) 및 제5연산부(157)를 이용하여 펄스폭신호의 크기를 할당하되, 초기 설정은 R(0) = 0으로 하고, R(n) + R < S 이면, R(n+1)은 R(n) + R로 설정하고, 제1펄스폭신호를 n번째로 할당한다. 반면, R(n) + R ≥ S 이면, R(n+1)은 R(n) + R - S로 설정하고, 제2펄스폭신호를 n번째로 할당하며, n이 S에 대응될 때까지 반복 연산하여 펄스폭신호의 크기를 할당한다.

앞서 설명된 수학식을 이용한 펄스폭신호의 크기를 할당하는 방법의 일례를 설명하면 다음과 같다. 클록펄스(CLK)인 P = 73이고, 펄스폭신호의 개수인 S = 10으로 주어졌을 때, 이의 몫인 M = 7이 되고, 이의 나머지인 R = 73 mod 10 = 3으로 계산된다.

STEP 1 : R(0) = 0

STEP 2 : R(0) + R = 3 < 10이므로 R(1) = 3, 첫 번째 펄스폭신호는 7로 설정된다.

STEP 3 : R(1) + R = 3 + 3 < 10이므로 R(2) = 6, 두 번째 펄스폭신호는 7로 설정된다.

STEP 4 : R(2) + R = 6 + 3 < 10이므로 R(3) = 9, 세 번째 펄스폭신호는 7로 설정된다.

STEP 5 : R(3) + R = 9 + 3 ≥ 10이므로 R(4) = 2, 네 번째 펄스폭신호는 8로 설정된다.

STEP 6 : R(4) + R = 2 + 3 < 10이므로 R(5) = 5, 다섯 번째 펄스폭신호는 7로 설정된다.

STEP 7 : R(5) + R = 5 + 3 < 10이므로 R(6) = 8, 여섯 번째 펄스폭신호는 7로 설정된다.

STEP 8 : R(6) + R = 8 + 3 ≥ 10이므로 R(7) = 1, 일곱 번째 펄스폭신호는 8로 설정된다.

STEP 9 : R(7) + R = 1 + 3 < 10이므로 R(8) = 4, 여덟 번째 펄스폭신호는 7로 설정된다.

STEP 10 : R(8) + R = 4 + 3 < 10이므로 R(9) = 7, 아홉 번째 펄스폭신호는 7로 설정된다.

STEP 11 : R(9) + R = 7 + 3 ≥ 10이므로 R(10) = 0, 열 번째 펄스폭신호는 8로 설정된다.

앞서와 같은 연산결과에 따라 펄스폭신호(PWM)는 도 7에 도시된 바와 같이, 제1펄스폭신호인 7과 제2펄스폭신호인 8이 조합되어 7, 7, 7, 8, 7, 7, 8, 7, 7, 8로 구성된다. 여기서, 구동제어부(150)에 의해 조합된 펄스폭신호(PWM)는 7(제1펄스폭신호) * 7(제1펄스폭신호의 개수) + 8(제2펄스폭신호) * 3(제2펄스폭신호의 개수) = 73이 만족 되고, 8(제2펄스폭신호)이 7(제1펄스폭신호)의 중간 중간에 균일하게 할당된다.

앞서 설명한 예에 의하면, 구동제어부(150)는 1프레임(1Frame)의 수직 동기신호(Vsync)를 클록펄스(CLK)로 공급받고 이의 73 주기 내에 구성될 수 있는 10 개의 펄스폭신호(a)를 펄스폭의 차가 적고 균일한 크기를 갖는 펄스폭신호(b)로 출력할 수 있게 된다.

앞서 설명한 예에서는 클록펄스(CLK)인 P = 73이고, 펄스폭신호의 개수인 S = 10으로 설정된 경우이므로, 구동제어부(150)는 펄스폭신호(PWM)를 제1펄스폭신호인 7과 제2펄스폭신호인 8로 조합하여 출력한다. 그러나 클록펄스(CLK)인 P = 70이고, 펄스폭신호의 개수인 S = 10으로 설정된 경우, 구동제어부(150)는 펄스폭신호(PWM)를 모두 제1펄스폭신호인 7로만 조합하여 출력한다.

한편, 구동제어부(150)에 포함된 제1연산부(151), 제2연산부(152), 제3연산부(155), 제4연산부(156) 및 제5연산부(157)는 도 8에 도시된 바와 같이 구성될 수 있다.

제1연산부(151)는 클록펄스(CLK)인 P와 펄스폭신호의 개수인 S를 A단자와 B단자로 공급받고 연산을 통해 몫인 M을 도출한다. 제2연산부(152)는 클록펄스(CLK)인 P와 펄스폭신호의 개수인 S를 A단자와 B단자로 공급받고 연산을 통해 나머지인 R을 도출한다.

제3연산부(155)에는 덧셈부(155b), 제2레지스터(155a), 제3레지스터(155c) 및 판단부(155d)가 포함된다. 제3연산부(155)는 몫(M)을 이용하여 제1펄스폭신호(M)와 제2펄스폭신호(M+1)를 생성한다. 제1펄스폭신호(M)는 한 주기에 한번씩 제2레지스터(155a)에 저장된 후 트리거펄스(TR1)에 의해 출력된다. 제2펄스폭신호(M+1)는 덧셈부(155b)에 의해 +1 덧셈되고 한 주기에 한번씩 제3레지스터(155c)에 저장된 후 트리거펄스(TR1)에 의해 출력된다. 판단부(155d)는 제4연산부(156)에 의해 공급된 신호에 따라 Yes이면 제1펄스폭신호(M)가 출력되도록 하고 No이면 제2펄스폭신호(M+1)가 출력되도록 한다.

제4연산부(156)에는 제1레지스터(156a), 덧셈부(156b), 뺄셈부(156c), 비교부(156d), 판단부(156e) 및 제4레지스터(156f)가 포함된다. 제4연산부(156)는 제2연산부(152)로부터 공급된 나머지(R)가 제1레지스터(156a)에 저장된 후 트리거펄스(TR1)에 의해 출력되도록 하고, 제1레지스터(156a)로부터 출력된 나머지(R)를 연산결과에 따라 덧셈부(156b)로 덧셈한다. 뺄셈부(156c)는 덧셈부(156b)로부터 출력된 결과값과 펄스폭신호의 개수(S)를 A단자와 B단자로 공급받고 연산을 통해 결과값을 출력한다. 판단부(156e)는 뺄셈부(156c)로부터 출력된 결과값이 만족되어 Yes면 이를 제4레지스터(156f)에 전달하고 그렇지 않고 No이면 덧셈부(156b)로부터 출력된 결과값을 제4레지스터(156f)에 전달한다. 제4레지스터(156f)에 저장된 결과값은 제5연산부(157)로부터 전달된 펄스폭신호(PWM1)에 따라 출력된다. 비교부(156d)는 덧셈부(156b)로부터 출력된 결과값과 펄스폭신호의 개수(S)를 A단자와 B단자로 공급받고 연산을 통해 결과값을 출력한다. 비교부(156d)로부터 출력된 결과값에 의해 제3연산부(155)의 판단부(155d)와 제4연산부(156)의 판단부(156e)는 제어된다.

제5연산부(157)에는 판단부(157a), 제5레지스터(157b), 뺄셈부(157c) 및 조합부(157d)가 포함된다. 제5연산부(157)는 제3연산부(155) 및 제4연산부(157)에 의해 출력된 제1펄스폭신호(M) 및 제2펄스폭신호(M+1)를 균일하게 분포하여 출력하기 위해 출력을 지연한다. 판단부(157a)는 제3연산부(155)로부터 출력된 결과값인 제1펄스폭신호(M) 또는 제2펄스폭신호(M+1)가 만족되어 Yes이면 이를 제5레지스터(157b)에 저장하고 클록펄스(CLK)에 대응되는 주기 마다 출력한다. 반면, 판단부(157a)는 제3연산부(155)로부터 출력된 결과값이 No이면 제1펄스폭신호(M) 및 제2펄스폭신호(M+1)를 뺄셈부(157c)의 결과값을 저장한다. 여기서, 뺄셈부(157c)는 앞서 생성된 펄스폭신호를 균일하게 분포하여 출력하기 위해 -1 뺌셈을 하여 신호의 출력 지연역할을 한다. 조합부(157d)는 뺄셈부(157c)로부터 출력된 결과값이 A == 0을 만족하면 최종 조합된 펄스폭신호(PWM1)를 출력한다.

위와 같은 구성에 의해, 구동제어부(150)는 앞서 설명된 수학식을 이용한 펄스폭신호의 크기를 할당하는 방법의 일례와 같은 방식으로 펄스폭신호(PWM1)를 균일하게 할당하여 출력할 수 있게 된다. 일 실시예는 예컨대, 주기가 3000이고, 펄스폭신호를 8bit(255단계)으로 조절할 경우, 3000을 255개로 균일하게 분할한 신호로 만들 수 있는 구동제어부를 제공하는 효과가 있다. 일반적으로 기준 신호를 일률적으로 “11”로 할 경우, 195가 남고, “12”로 할 경우 마지막에 60이 부족하게 된다. 그런데, 실시예의 구동제어부(150)는 나눗셈 연산 등을 통해 “11”과 “12”를 적절히 조합하여 펄스폭신호로 생성하고 이를 균일하게 할당하여 출력할 수 있게 된다.

이상 본 발명의 실시예는 주기와 펄스폭신호의 해상도가 배수관계가 아닐 때, 펄스폭신호의 크기를 균일하게 할당하여 출력할 수 있는 펄스폭신호생성장치인 구동제어부로 균일한 광을 생성할 수 있는 백라이트유닛과 이를 이용한 액정표시장치를 제공하는 효과가 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

TCN: 타이밍구동부 PNL: 액정패널
SDRV: 게이트구동부 DDRV: 데이터구동부
BLU: 백라이트유닛 150: 구동제어부
DCDC: 직류전원부 DP1~DPn: 발광부들
T1~Tn: 트랜지스터들 151: 제1연산부
152: 제2연산부 155: 제3연산부
156: 제4연산부 157: 제5연산부

Claims (12)

1. 발광다이오드들을 포함하는 발광부들;
   상기 발광부들을 구동하는 트랜지스터들; 및
   상기 트랜지스터들의 게이트전극에 펄스폭신호를 공급하되, 한 주기 내 클록펄스의 개수와 한 주기 내 생성하길 원하는 펄스폭신호의 개수를 연산하고 연산결과에 따라 상기 펄스폭신호를 모두 동일한 크기로 할당되도록 변조하여 출력하거나 적어도 하나가 다른 크기로 할당되도록 변조하여 출력하는 구동제어부를 포함하고,
   상기 구동제어부는, 상기 연산결과에서 나머지가 0이면 상기 펄스폭신호를 모두 동일한 크기로 할당된 제1펄스폭신호로 출력하고, 상기 연산결과에서 상기 나머지가 0이 아니면 상기 펄스폭신호를 상기 제1펄스폭신호 및 상기 제1펄스폭신호와 크기가 다른 제2펄스폭신호가 적어도 하나 포함되도록 조합하여 출력하고,
   상기 구동제어부는, 상기 클록펄스의 개수와 상기 펄스폭신호의 개수를 연산하여 몫을 도출하는 제1연산부와, 상기 클록펄스의 개수와 상기 펄스폭신호의 개수를 연산하여 상기 나머지를 도출하는 제2연산부와, 상기 제1연산부로부터 도출된 상기 몫을 이용하여 상기 제1펄스폭신호와 상기 제2펄스폭신호를 생성하는 제3연산부와, 상기 제2연산부로부터 도출된 상기 나머지와 상기 펄스폭신호의 개수를 연산하여 상기 제1펄스폭신호 및 상기 제2펄스폭신호 중 하나가 출력되도록 상기 제3연산부를 제어하는 제4연산부와, 상기 제3연산부 및 상기 제4연산부에 의해 출력된 상기 제1펄스폭신호 및 상기 제2펄스폭신호를 균일하게 분포하여 출력하기 위해 출력을 지연하는 제5연산부를 포함하는 백라이트유닛.
2. 삭제
3. 제1항에 있어서,
   상기 구동제어부는,
   P = S * M + R (0 ≤ R < S)로 정의되는 수학식을 이용하여 상기 펄스폭신호의 크기를 할당하되,
   P는 상기 클록펄스의 개수이고, S는 상기 펄스폭신호의 개수이며, M은 P와 S의 몫이고, R은 P와 S의 나머지인 백라이트유닛.
4. 제3항에 있어서,
   상기 구동제어부는,
   상기 수학식을 이용하여 상기 펄스폭신호의 크기를 할당하되,
   초기 설정은 R(0) = 0으로 하고,
   R(n) + R < S 이면, R(n+1)은 R(n) + R로 설정하고, 상기 제1펄스폭신호를 n번째로 할당하는 반면,
   R(n) + R ≥ S 이면, R(n+1)은 R(n) + R - S로 설정하고, 상기 제2펄스폭신호를 n번째로 할당하며,
   n이 S에 대응될 때까지 반복 연산하여 상기 펄스폭신호의 크기를 할당하는 백라이트유닛.
5. 삭제
6. 삭제
7. 액정패널; 및
   상기 액정패널에 광을 제공하는 백라이트유닛을 포함하며,
   상기 백라이트유닛은,
   발광다이오드들을 포함하는 발광부들과,
   상기 발광부를 구동하는 트랜지스터들과,
   상기 트랜지스터들의 게이트전극에 펄스폭신호를 공급하되, 한 주기 내 클록펄스의 개수와 한 주기 내 생성하길 원하는 펄스폭신호의 개수를 연산하고 연산결과에 따라 상기 펄스폭신호가 모두 동일한 크기로 할당되도록 변조하여 출력하거나 적어도 하나가 다른 크기로 할당되도록 변조하여 출력하는 구동제어부를 포함하고,
   상기 구동제어부는, 상기 연산결과에서 나머지가 0이면 상기 펄스폭신호를 모두 동일한 크기로 할당된 제1펄스폭신호로 출력하고, 상기 연산결과에서 상기 나머지가 0이 아니면 상기 펄스폭신호를 상기 제1펄스폭신호 및 상기 제1펄스폭신호와 크기가 다른 제2펄스폭신호가 적어도 하나 포함되도록 조합하여 출력하고,
   상기 구동제어부는, 상기 클록펄스의 개수와 상기 펄스폭신호의 개수를 연산하여 몫을 도출하는 제1연산부와, 상기 클록펄스의 개수와 상기 펄스폭신호의 개수를 연산하여 상기 나머지를 도출하는 제2연산부와, 상기 제1연산부로부터 도출된 상기 상기 몫을 이용하여 상기 제1펄스폭신호와 상기 제2펄스폭신호를 생성하는 제3연산부와, 상기 제2연산부로부터 도출된 상기 나머지와 상기 펄스폭신호의 개수를 연산하여 상기 제1펄스폭신호 및 상기 제2펄스폭신호 중 하나가 출력되도록 상기 제3연산부를 제어하는 제4연산부와, 상기 제3연산부 및 상기 제4연산부에 의해 출력된 상기 제1펄스폭신호 및 상기 제2펄스폭신호를 균일하게 분포하여 출력하기 위해 출력을 지연하는 제5연산부를 포함하는 액정표시장치.
8. 삭제
9. 제7항에 있어서,
   상기 구동제어부는,
   하기 수학식을 이용하여 상기 펄스폭신호의 크기를 할당하되,
   P = S * M + R (0 ≤ R < S)
   P는 상기 클록펄스의 개수이고, S는 상기 펄스폭신호의 개수이며, M은 P와 S의 몫이고, R은 P와 S의 나머지인 액정표시장치.
10. 제9항에 있어서,
    상기 구동제어부는,
    상기 수학식을 이용하여 상기 펄스폭신호의 크기를 할당하되,
    초기 설정은 R(0) = 0으로 하고,
    R(n) + R < S 이면, R(n+1)은 R(n) + R로 설정하고, 상기 제1펄스폭신호를 n번째로 할당하는 반면,
    R(n) + R ≥ S 이면, R(n+1)은 R(n) + R - S로 설정하고, 상기 제2펄스폭신호를 n번째로 할당하며,
    n이 S에 대응될 때까지 반복 연산하여 상기 펄스폭신호의 크기를 할당하는 액정표시장치.
11. 제1항에 있어서,
    상기 제3연산부는
    상기 제1연산부로부터 출력된 상기 몫을 저장한 후 한 주기에 한번씩 인가되는 트리거펄스에 기초하여 상기 몫을 상기 제1펄스폭신호로 출력하는 제3연산부의 제1레지스터와,
    상기 제1연산부로부터 출력된 상기 몫에 덧셈을 하여 상기 제2펄스폭신호로 출력하는 제3연산부의 덧셈부와,
    상기 제3연산부의 덧셈부로부터 출력된 상기 제2펄스폭신호를 저장하고 상기 트리거펄스에 기초하여 상기 제2펄스폭신호를 출력하는 제3연산부의 제2레지스터와,
    상기 제4연산부로부터 출력된 신호에 기초하여 상기 제1펄스폭신호 또는 제2펄스폭신호를 출력하는 제3연산부의 판단부를 포함하고,
    상기 제4연산부는
    상기 제2연산부로부터 출력된 상기 나머지를 저장하고 상기 트리거펄스에 기초하여 상기 나머지를 출력하는 제4연산부의 제1레지스터와,
    상기 제4연산부의 제1레지스터로부터 출력된 상기 나머지를 연산결과에 따라 덧셈하는 제4연산부의 덧셈부와,
    상기 제4연산부의 덧셈부로부터 출력된 결과값에서 상기 펄스폭신호의 개수를 빼는 제4연산부의 뺄셈부와,
    상기 뺄셈부로부터 출력된 결과값 또는 상기 덧셈부로부터 출력된 결과값을 상기 제4연산부의 제2레지스터에 전달하는 제4연산부의 판단부와,
    상기 제5연산부로부터 출력된 상기 펄스폭신호에 따라 결과값을 출력하는 제4연산부의 제2레지스터와,
    상기 제4연산부의 덧셈부로부터 출력된 결과값과 상기 펄스폭신호의 개수를 비교한 결과값을 출력하는 제4연산부의 비교부를 포함하고,
    상기 제5연산부는
    상기 제3연산부의 판단부로부터 출력된 상기 제1펄스폭신호 또는 상기 제2펄스폭신호를 출력하는 제5연산부의 판단부와,
    상기 제5연산부의 판단부로부터 출력된 상기 제1펄스폭신호 또는 상기 제2펄스폭신호를 저장하고 클록펄스에 대응되는 주기마다 출력하는 제5연산부의 레지스터와,
    상기 제5연산부의 레지스터로부터 출력된 상기 제1펄스폭신호 또는 상기 제2펄스폭신호에 뺄셈을 하여 출력을 지연하는 제5연산부의 뺄셈부와,
    상기 뺄셈부로부터 출력된 결과값을 기반으로 상기 제1펄스폭신호 또는 상기 제2펄스폭신호를 최종 조합하여 상기 펄스폭신호로 출력하는 제5연산부의 조합부를 포함하되,
    상기 제2연산부의 덧셈부는 상기 제4연산부의 제2레지스터의 결과값에 따라 덧셈의 유무가 결정되고,
    상기 제3연산부의 판단부와 상기 제4연산부의 판단부는 상기 제4연산부의 비교부의 결과값에 따라 출력값이 결정되고,
    상기 제5연산부의 판단부는 상기 제5연산부의 조합부로부터 출력된 상기 펄스폭신호에 따라 출력값이 결정되는 백라이트유닛.
12. 제7항에 있어서,
    상기 제3연산부는
    상기 제1연산부로부터 출력된 상기 몫을 저장한 후 한 주기에 한번씩 인가되는 트리거펄스에 기초하여 상기 몫을 상기 제1펄스폭신호로 출력하는 제3연산부의 제1레지스터와,
    상기 제1연산부로부터 출력된 상기 몫에 덧셈을 하여 상기 제2펄스폭신호로 출력하는 제3연산부의 덧셈부와,
    상기 제3연산부의 덧셈부로부터 출력된 상기 제2펄스폭신호를 저장하고 상기 트리거펄스에 기초하여 상기 제2펄스폭신호를 출력하는 제3연산부의 제2레지스터와,
    상기 제4연산부로부터 출력된 신호에 기초하여 상기 제1펄스폭신호 또는 제2펄스폭신호를 출력하는 제3연산부의 판단부를 포함하고,
    상기 제4연산부는
    상기 제2연산부로부터 출력된 상기 나머지를 저장하고 상기 트리거펄스에 기초하여 상기 나머지를 출력하는 제4연산부의 제1레지스터와,
    상기 제4연산부의 제1레지스터로부터 출력된 상기 나머지를 연산결과에 따라 덧셈하는 제4연산부의 덧셈부와,
    상기 제4연산부의 덧셈부로부터 출력된 결과값에서 상기 펄스폭신호의 개수를 빼는 제4연산부의 뺄셈부와,
    상기 뺄셈부로부터 출력된 결과값 또는 상기 덧셈부로부터 출력된 결과값을 상기 제4연산부의 제2레지스터에 전달하는 제4연산부의 판단부와,
    상기 제5연산부로부터 출력된 상기 펄스폭신호에 따라 결과값을 출력하는 제4연산부의 제2레지스터와,
    상기 제4연산부의 덧셈부로부터 출력된 결과값과 상기 펄스폭신호의 개수를 비교한 결과값을 출력하는 제4연산부의 비교부를 포함하고,
    상기 제5연산부는
    상기 제3연산부의 판단부로부터 출력된 상기 제1펄스폭신호 또는 상기 제2펄스폭신호를 출력하는 제5연산부의 판단부와,
    상기 제5연산부의 판단부로부터 출력된 상기 제1펄스폭신호 또는 상기 제2펄스폭신호를 저장하고 클록펄스에 대응되는 주기마다 출력하는 제5연산부의 레지스터와,
    상기 제5연산부의 레지스터로부터 출력된 상기 제1펄스폭신호 또는 상기 제2펄스폭신호에 뺄셈을 하여 출력을 지연하는 제5연산부의 뺄셈부와,
    상기 뺄셈부로부터 출력된 결과값을 기반으로 상기 제1펄스폭신호 또는 상기 제2펄스폭신호를 최종 조합하여 상기 펄스폭신호로 출력하는 제5연산부의 조합부를 포함하되,
    상기 제2연산부의 덧셈부는 상기 제4연산부의 제2레지스터의 결과값에 따라 덧셈의 유무가 결정되고,
    상기 제3연산부의 판단부와 상기 제4연산부의 판단부는 상기 제4연산부의 비교부의 결과값에 따라 출력값이 결정되고,
    상기 제5연산부의 판단부는 상기 제5연산부의 조합부로부터 출력된 상기 펄스폭신호에 따라 출력값이 결정되는 액정표시장치.
    
    
    
    
    
    
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