KR101788869B1 - 액정표시장치 - Google Patents

Abstract

본 발명의 실시예는, 액정패널; 액정패널에 게이트신호를 공급하는 게이트구동부; 및 액정패널에 데이터신호를 공급하는 데이터구동부를 포함하고, 데이터구동부는, 순차적으로 공급되는 클록에 따라 직렬로 입력되는 데이터신호를 샘플링하여 래치하는 제1래치와, 제1래치로부터 공급된 데이터신호를 래치하고 선택적으로 입력되는 적어도 두 개의 소스 출력 인에이블신호의 펄스 파형에 따라 각 채널로부터 출력되는 데이터신호의 폭이 가변되는 제2래치를 포함하며, 상기 제2래치는, 상기 제1래치의 각 출력 채널로부터 공급된 상기 데이터신호를 래치하는 플립플롭들과; 상기 제1래치의 각 출력 채널로부터 상기 데이터신호의 적어도 하나의 최상위비트의 값을 공급받아 상기 적어도 하나의 최상위비트의 값에 따라, 상기 플립플롭들의 클록단자에 상기 적어도 두 개의 소스 출력 인에이블신호 중 하나를 선택적으로 공급하는 먹스들을 포함하는 액정표시장치를 제공한다.

Description

액정표시장치{Liquid Crystal Display Device}

본 발명의 실시예는 액정표시장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 액정 표시장치(Liquid Crystal Display: LCD), 유기전계 발광소자(Organic Light Emitting Diodes: OLED) 및 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등과 같은 평판 표시장치(Flat Panel Display: FPD)의 사용이 증가하고 있다. 그 중 고해상도를 구현할 수 있고 소형화뿐만 아니라 대형화가 가능한 액정 표시장치가 널리 사용되고 있다.

액정표시장치는 타이밍제어부로부터 공급된 데이터신호와 제어신호 등에 의해 데이터구동부와 게이트구동부가 구동을 하게 된다. 그리고 데이터구동부와 게이트구동부로부터 데이터신호와 게이트신호 등이 액정패널에 공급되면 공통전압과의 차에 따른 전계가 형성된다.

종래 액정표시장치에 포함된 데이터구동부는 게이트신호의 출력 시점을 기준으로 1 라인의 전체 데이터신호가 그 값에 상관없이 동일한 시점에서 전송되도록 제2래치의 채널에 모두 동일한 소스출력인에이블신호(이하 SOE로 약기함)가 사용되었다.

실제 픽셀전극에 충전되는 정도인 차징율(charging ratio)은 게이트신호의 출력 시점과 데이터신호의 출력 시점에 의해 결정된다. 그런데, 액정패널 내부에서 한 라인에 해당되는 픽셀전극이 모두 하나의 게이트라인에 묶여 있고 데이터라인은 하나의 SOE에 의해 전송 시점이 결정된다. 따라서, 종래 액정표시장치는 계조 표현을 위해서 각 계조마다 픽셀전극에 인가하는 전압을 달리해야 하는 어려움이 있었다.

상술한 배경기술의 문제점을 해결하기 위한 본 발명의 실시예는, 데이터구동부로 입력되는 데이터신호 값의 크기가 펄스폭변조(PWM) 형태의 펄스 폭(pulse width)으로 변경되도록 소스 출력 인에이블신호를 적어도 두 개로 나누어 픽셀전극에 충전되는 시간을 데이터신호의 값에 따라 다르게 할 수 있는 액정표시장치를 제공하는 것이다.

상술한 과제 해결 수단으로 본 발명의 실시예는, 액정패널; 액정패널에 게이트신호를 공급하는 게이트구동부; 및 액정패널에 데이터신호를 공급하는 데이터구동부를 포함하고, 데이터구동부는, 순차적으로 공급되는 클록에 따라 직렬로 입력되는 데이터신호를 샘플링하여 래치하는 제1래치와, 제1래치로부터 공급된 데이터신호를 래치하고 선택적으로 입력되는 적어도 두 개의 소스 출력 인에이블신호의 펄스 파형에 따라 각 채널로부터 출력되는 데이터신호의 폭이 가변되는 제2래치를 포함하며, 상기 제2래치는, 상기 제1래치의 각 출력 채널로부터 공급된 상기 데이터신호를 래치하는 플립플롭들과; 상기 제1래치의 각 출력 채널로부터 상기 데이터신호의 적어도 하나의 최상위비트의 값을 공급받아 상기 적어도 하나의 최상위비트의 값에 따라, 상기 플립플롭들의 클록단자에 상기 적어도 두 개의 소스 출력 인에이블신호 중 하나를 선택적으로 공급하는 먹스들을 포함하는 액정표시장치를 제공한다.

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적어도 두 개의 소스 출력 인에이블신호 중 제1소스 출력 인에이블신호는 게이트신호의 출력을 제어하는 게이트 출력 인에이블신호에 동기되는 펄스 파형을 갖고, 제2소스 출력 인에이블신호는 제1소스 출력 인에이블신호보다 일정 시간 지연된 펄스 파형을 가질 수 있다.

제2소스 출력 인에이블신호의 펄스폭은, 제1소스 출력 인에이블신호의 펄스폭 대비 좁아지는 형태로 가변될 수 있다.

적어도 두 개의 소스 출력 인에이블신호는, 서로 다른 펄스 파형을 갖는 n개(n은 2 이상 정수)로 구성될 수 있다.

적어도 두 개의 소스 출력 인에이블신호는, 게이트구동부와 데이터구동부를 제어하는 타이밍제어부로부터 출력될 수 있다.

게이트구동부와 데이터구동부를 제어하는 타이밍제어부와 소스 출력 인에이블신호 생성부를 포함하며, 소스 출력 인에이블신호 생성부는, 타이밍제어부로부터 출력된 소스 출력 인에이블신호를 적어도 두 개의 소스 출력 인에이블신호로 구분하여 생성할 수 있다.

본 발명의 실시예는, 데이터구동부로 입력되는 데이터신호 값의 크기가 펄스폭변조(PWM) 형태의 펄스 폭(pulse width)으로 변경되도록 소스 출력 인에이블신호를 적어도 두 개로 나누어 픽셀전극에 충전되는 시간을 데이터신호의 값에 따라 다르게 할 수 있고, DAC로 구성된 변환부의 크기를 줄일 수 있어 비용 저감 효과를 발생시킬 수 있는 액정표시장치를 제공하는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 액정표시장치의 블록도.
도 2는 게이트구동부의 블록도.
도 3은 데이터구동부의 블록도.
도 4는 본 발명의 제1실시예에 따른 데이터구동부의 일부 블록도.
도 5는 도 4에 도시된 데이터구동부를 설명하기 위한 신호 파형도.
도 6은 소스 출력 인에이블신호를 출력하는 회로의 구성예시도.
도 7은 도 4에 도시된 데이터구동부에 의한 충전시간을 설명하기 위한 파형도.
도 8은 본 발명의 제2실시예에 따른 데이터구동부의 일부 블록도.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.

도 1은 본 발명의 일 실시예에 따른 액정표시장치의 블록도 이고, 도 2는 게이트구동부의 블록도 이며, 도 3은 데이터구동부의 블록도 이다.

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 액정표시장치에는 타이밍제어부(TCN), 전원부(PWR), 데이터구동부(DDRV), 게이트구동부(SDRV), 액정패널(PNL) 및 백라이트유닛(BLU)이 포함된다.

타이밍제어부(TCN)는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE) 및 데이터신호(DATA)를 공급받는다. 타이밍제어부(TCN)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE) 등의 타이밍신호를 이용하여 데이터구동부(DDRV)와 게이트구동부(SDRV)의 동작 타이밍을 제어한다. 타이밍제어부(TCN)는 1 수평기간의 데이터 인에이블 신호(DE)를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 타이밍제어부(TCN)에서 생성되는 대표적인 제어신호들에는 게이트구동부(SDRV)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(DDRV)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함된다. 게이트 타이밍 제어신호(GDC)에는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클록(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등이 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트신호가 발생하는 게이트 드라이브 IC(Integrated Circuit)에 공급된다. 게이트 시프트 클록(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클록신호로써 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클록신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다. 데이터 타이밍 제어신호(DDC)에는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클록(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터구동부(DDRV)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클록(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터구동부(DDRV) 내에서 데이터의 샘플링 동작을 제어하는 클록신호이다. 소스 출력 인에이블신호(SOE)는 데이터구동부(DDRV)의 출력을 제어한다. 한편, 데이터구동부(DDRV)에 공급되는 소스 스타트 펄스(SSP)는 데이터전송 방식에 따라 생략될 수도 있다.

전원부(PWR)는 시스템보드로부터 공급되는 전압(Vin)을 조정하여 구동전압으로 생성하고 생성된 구동전압을 타이밍제어부(TCN), 데이터구동부(DDRV), 게이트 구동부(SDRV) 및 액정패널(PNL) 중 어느 하나 이상에 공급한다. 또한, 전원부(PWR)는 감마전압(GMA0~GMAn)은 물론 공통전압(Vcom)을 생성하고 이를 데이터구동부(DDRV) 및 액정패널(PNL)에 공급한다.

액정패널(PNL)은 트랜지스터기판(이하 TFT기판으로 약칭)과 컬러필터 기판 사이에 위치하는 액정층을 포함하며 매트릭스형태로 배치된 서브 픽셀을 포함한다. TFT기판에는 데이터라인, 게이트라인, TFT, 스토리지 커패시터 등이 형성되고, 컬러필터 기판에는 블랙매트릭스, 컬러필터 등이 형성된다. 하나의 서브 픽셀(SP)은 상호 교차하는 데이터라인(D1)과 게이트라인(G1)에 의해 정의된다. 서브 픽셀(SP)에는 게이트라인(G1)을 통해 공급된 게이트신호에 의해 구동하는 TFT, 데이터라인(D1)을 통해 공급된 데이터신호를 데이터전압으로 저장하는 스토리지 커패시터(Cst), 스토리지 커패시터(Cst)에 저장된 데이터전압에 의해 구동하는 액정셀(Clc)이 포함된다. 액정셀(Clc)은 픽셀전극(1)에 공급된 데이터전압과 공통전극(2)에 공급된 공통전압(VCOM)에 의해 구동된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 컬러필터 기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 픽셀전극과 함께 TFT기판 상에 형성된다. 액정패널(PNL)의 TFT기판과 컬러필터 기판에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정패널(PNL)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.

백라이트유닛(BLU)은 액정패널(PNL)에 광을 제공한다. 백라이트유닛(BLU)은 직류전원부, 발광부들, 트랜지스터들 및 구동제어부 등을 포함하는 광원회로부와 커버버텀, 도광판 및 광학시트 등을 포함하는 광학기구부를 포함한다. 백라이트유닛(BLU)은 엣지형(edge type), 듀얼형(dual type), 직하형(direct type) 등으로 다양하게 구성될 수 있다. 여기서, 엣지형은 액정패널(PNL)의 일측면에 발광다이오드들이 줄(또는 스트링) 형태로 배치된 것이다. 듀얼형은 액정패널(PNL)의 양측면에 발광다이오드들이 줄(또는 스트링) 형태로 배치된 것이다. 직하형은 액정패널(PNL)의 하부에 발광다이오드들이 블록 또는 매트릭스 형태로 배치된 것이다.

게이트구동부(SDRV)는 타이밍제어부(TCN)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 액정패널(PNL)에 포함된 서브 픽셀들(SP)의 트랜지스터들이 동작 가능한 게이트 구동전압의 스윙폭으로 신호의 레벨을 시프트시키면서 게이트신호를 순차적으로 생성한다. 게이트구동부(SDRV)에는 게이트라인들(GL)을 통해 생성된 게이트신호를 액정패널(PNL)에 포함된 서브 픽셀들(SP)에 공급한다. 게이트구동부(SDRV)는 도 2에 도시된 바와 같이 게이트 드라이브 IC들로 구성된다. 게이트 드라이브 IC들은 각각 쉬프트레지스터(61), 레벨쉬프터(63), 쉬프트레지스터(61)와 레벨쉬프터(63) 사이에 접속된 다수의 논리곱 게이트(이하, "AND 게이트"라 함)(62) 및 게이트 출력 인에이블신호(GOE)를 반전시키기 위한 인버터(64) 등을 포함한다. 쉬프트레지스터(61)는 종속적으로 접속된 다수의 D-플립플롭을 이용하여 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클록(GSC)에 따라 순차적으로 쉬프트시킨다. AND 게이트들(62)은 각각 쉬프트레지스터(61)의 출력신호와 게이트 출력 인에이블신호(GOE)의 반전신호를 논리곱하여 출력을 발생한다. 인버터(64)는 게이트 출력 인에이블신호(GOE)를 반전시켜 AND 게이트들(62)에 공급한다. 레벨쉬프터(63)는 AND 게이트(62)의 출력전압 스윙폭을 액정패널(PNL)에 포함된 트랜지스터들이 동작 가능한 게이트전압의 스윙폭으로 쉬프트시킨다. 레벨쉬프터(63)로부터 출력되는 게이트신호는 게이트라인들(GL)에 순차적으로 공급된다.

데이터구동부(DDRV)는 타이밍제어부(TCN)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍제어부(TCN)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터구동부(DDRV)는 병렬 데이터 체계의 데이터로 변환할 때, 데이터신호(DATA)를 감마 기준전압으로 변환한다. 데이터구동부(DDRV)는 데이터라인들(DL)을 통해 변환된 데이터신호(DATA)를 액정패널(PNL)에 포함된 서브 픽셀들(SP)에 공급한다. 데이터구동부(DDRV)는 도 3에 도시된 바와 같이 쉬프트 레지스터(51), 데이터 레지스터(52), 제1래치(53), 제2래치(54), 변환부(55), 출력회로(56) 등을 포함한다. 쉬프트레지스터(51)는 타이밍제어부(TCN)로부터 공급된 소스 샘플링 클록(SSC)을 쉬프트시킨다. 쉬프트레지스터(51)는 이웃하는 다음 단의 소스 드라이브 IC의 쉬프트레지스터에 캐리신호(CAR)를 전달한다. 데이터레지스터(52)는 타이밍제어부(TCN)로부터 공급된 데이터신호(DATA)를 일시 저장하고 이를 제1래치(53)에 공급한다. 제1래치(53)는 쉬프트레지스터(51)로부터 순차적으로 공급되는 클록에 따라 직렬로 입력되는 데이터신호(DATA)를 샘플링하여 래치한 다음 래치한 데이터들을 동시에 출력한다. 제2래치(54)는 제1래치(53)로부터 공급되는 데이터신호들을 래치한 다음 소스 출력 인에이블신호(SOE1 또는 SOE2)에 응답하여 다른 소스 드라이브 IC들의 제2래치(54)와 동기 하여 래치한 데이터신호들을 동시에 출력한다. 변환부(55)는 극성제어신호(POL)와 수평출력 반전신호(HINV)에 응답하여 제2래치(54)로부터 공급된 디지털 형태의 데이터신호(DATA)를 정극성 감마전압 또는 부극성 감마전압으로 변환하여 아날로그 형태의 데이터전압으로 변환한다. 출력부(56)는 데이터라인들(D1~Dm)로 출력되는 데이터전압의 신호감쇠를 최소화하는 버퍼를 포함한다. 차지쉐어부(57)는 소스 출력 인에이블신호(SOE)에 따라 차지쉐어구간 동안 차지 쉐어전압이나 공통전압(Vcom)을 데이터라인들(DL)에 공급한다.

이하, 본 발명의 실시예에 따른 액정표시장치에 대해 더욱 자세히 설명한다.

<제1실시예>

도 4는 본 발명의 제1실시예에 따른 데이터구동부의 일부 블록도이고, 도 5는 도 4에 도시된 데이터구동부를 설명하기 위한 신호 파형도이며, 도 6은 소스 출력 인에이블신호를 출력하는 회로의 구성예시도이고, 도 7은 도 4에 도시된 데이터구동부에 의한 충전시간을 설명하기 위한 파형도이다.

도 1 내지 도 7에 도시된 바와 같이, 본 발명의 제1실시예에 따른 데이터구동부에는 순차적으로 공급되는 클록에 따라 직렬로 입력되는 데이터신호를 샘플링하여 래치하는 제1래치(53)와, 제1래치로(53)부터 공급된 데이터신호를 래치하고 선택적으로 입력되는 적어도 두 개의 소스 출력 인에이블신호(SOE1, SOE2)의 펄스 파형에 따라 각 채널(CH1, CH2)로부터 출력되는 데이터신호의 폭이 가변되는 제2래치(54)가 포함된다.

제2래치(54)에는 제1래치(53)의 각 출력 채널로부터 공급된 데이터신호를 래치하는 플립플롭들(FF1, FF2)과, 플립플롭들(FF1, FF2)의 클록단자에 적어도 두 개의 소스 출력 인에이블신호(SOE1, SOE2) 중 하나를 선택적으로 공급하는 먹스들(MUX1, MUX2)이 포함된다.

먹스들(MUX1, MUX2)은 제1래치(53)의 각 출력 채널로부터 데이터신호의 적어도 하나의 최상위비트(Most Significant Bit; MSB)의 값(MSB 1bit)을 공급받고, 적어도 하나의 최상위비트의 값(MSB 1bit)에 따라 적어도 두 개의 소스 출력 인에이블신호(SOE1 ,SOE2) 중 하나를 선택적으로 출력한다. 즉, 제2래치(54)는 제1래치(53)로부터 공급된 데이터신호의 적어도 하나의 최상위비트의 값(MSB 1bit)에 따라 데이터신호의 폭을 가변할 수 있게 된다.

적어도 두 개의 소스 출력 인에이블신호(SOE1, SOE2)는 도 5에 도시되 바와 같다. 제1소스 출력 인에이블신호(SOE1)는 게이트신호의 출력을 제어하는 게이트 출력 인에이블신호(GOE)에 동기되는 펄스 파형을 갖는다. 반면, 제2소스 출력 인에이블신호(SOE2)는 제1소스 출력 인에이블신호(SOE1)보다 일정 시간 "D"만큼 지연된 펄스 파형을 갖는다.

제2소스 출력 인에이블신호(SOE2)의 펄스폭(W2)은 제1소스 출력 인에이블신호(SOE1)의 펄스폭(W1) 대비 좁아지는 형태로 가변될 수 있다.

적어도 두 개의 소스 출력 인에이블신호(SOE1, SOE2)는 도 6의 (a)에 도시된 바와 같이, 게이트구동부(SDRV)와 데이터구동부(DDRV)를 제어하는 타이밍제어부(TCN)에 의해 출력될 수 있다. 타이밍제어부(TCN)는 내부 로직을 이용하여 서로 구분되는 적어도 두 개의 소스 출력 인에이블신호(SOE1, SOE2)를 생성하여 출력하고 이를 데이터구동부(DDRV)의 제2래치(54)에 공급할 수 있다.

적어도 두 개의 소스 출력 인에이블신호(SOE1, SOE2)는 도 6의 (b)에 도시된 바와 같이, 게이트구동부(SDRV)와 데이터구동부(DDRV)를 제어하는 타이밍제어부(TCN)와 소스 출력 인에이블신호 생성부(SOEG)에 의해 출력될 수 있다. 타이밍제어부(TCN)가 하나의 소스 출력 인에이블신호(SOE)를 생성하여 출력하면 소스 출력 인에이블신호 생성부(SOEG)는 이를 서로 구분되는 적어도 두 개의 소스 출력 인에이블신호(SOE1, SOE2)로 생성하여 출력하고 이를 데이터구동부(DDRV)의 제2래치(54)에 공급할 수 있다.

제1실시예와 같이 데이터신호의 펄스폭을 가변하면 데이터라인들(DL)별로 전압(계조)에 따라 서로 다른 두 개의 소스 출력 인에이블신호(SOE1, SOE2)가 선택적으로 사용됨으로써 게이트라인의 출력 시점을 기준으로 서로 다른 시점에 데이터전압이 출력된다.

도 7에 도시된 바와 같이, 제2소스 출력 인에이블신호(SOE2)에 의한 충전시간은 제1소스 출력 인에이블신호(SOE1)에 의한 충전시간 대비 짧게 일어남을 확인할 수 있다. 이는, 제2소스 출력 인에이블신호(SOE2)가 제1소스 출력 인에이블신호(SOE1) 보다 지연된 펄스 파형의 형태로 입력되어 데이터신호의 폭을 좁혔기 때문이다. 그러므로, 제1실시예의 방식에 의하면, 동일한 데이터전압을 인가하더라도 서로 다른 두 개의 소스 출력 인에이블신호(SOE1, SOE2)에 의해 실제 픽셀전극에는 도 7과 같이 다른 전압 값으로 충전이 일어나게 된다.

한편, 액정표시장치는 공통전압(Vcom)을 기준으로 픽셀전극의 실효 전압 값에 따라 계조가 표현되기 때문에 위와 같은 방식을 통해 동일한 전압하에서라도 충전되는 정도가 다르면 다른 계조의 표현이 가능해진다. 이와 더불어, 위와 같은 구성에 의해 DAC(Digital to Analog Converter)로 구성된 변환부(55)의 크기를 줄일 수 있어 비용 저감 효과를 발생킬 수 있게 된다. 예를 들어 기존 5V를 만들기 위해서는 5V에 해당하는 디지털 입력값과 DAC에서 이를 표현해줄 수 있어야 하는데 본 발명에서는 펄스 폭 변경을 통해 10V로 5V를 픽셀 전극에 인가해 줄 수 있기 때문에 DAC의 해상도가 줄게 되고 이에 따라 크기도 감소하게 된다. (참고로 MSB 1bit 이용시 DAC의 크기는 절반으로 감소한다.)

<제2실시예>

도 8은 본 발명의 제2실시예에 따른 데이터구동부의 일부 블록도이다.

도 1 내지 도 6 및 도 8에 도시된 바와 같이, 본 발명의 제2실시예에 따른 데이터구동부에는 순차적으로 공급되는 클록에 따라 직렬로 입력되는 데이터신호를 샘플링하여 래치하는 제1래치(53)와, 제1래치로(53)부터 공급된 데이터신호를 래치하고 선택적으로 입력되는 n개(n은 2 이상 정수)의 소스 출력 인에이블신호(SOE1 ~ SOEn)의 펄스 파형에 따라 각 채널(CH1, CH2)로부터 출력되는 데이터신호의 폭이 가변되는 제2래치(54)가 포함된다.

제2래치(54)에는 제1래치(53)의 각 출력 채널로부터 공급된 데이터신호를 래치하는 플립플롭들(FF1, FF2)과, 플립플롭들(FF1, FF2)의 클록단자에 n개의 소스 출력 인에이블신호(SOE1 ~ SOEn) 중 하나를 선택적으로 공급하는 먹스들(MUX1, MUX2)이 포함된다.

먹스들(MUX1, MUX2)은 제1래치(53)의 각 출력 채널로부터 데이터신호의 m개의 최상위비트(Most Significant Bit; MSB)의 값(MSB mbit)을 공급받고, m개의 최상위비트의 값(MSB mbit)에 따라 n개의 소스 출력 인에이블신호(SOE1 ~ SOEn) 중 하나를 선택적으로 출력한다. 즉, 제2래치(54)는 제1래치(53)로부터 공급된 데이터신호의 m개의 최상위비트의 값(MSB mbit)에 따라 데이터신호의 폭을 가변할 수 있게 된다.

n개의 소스 출력 인에이블신호(SOE1 ~ SOEn)는 도 5와 같은 형태로 제1소스 출력 인에이블신호(SOE1)는 게이트신호의 출력을 제어하는 게이트 출력 인에이블신호(GOE)에 동기되는 펄스 파형을 갖는다. 반면, 제2 내지 제n소스 출력 인에이블신호들(미도시)은 제1소스 출력 인에이블신호(SOE1)보다 일정 시간 "D"만큼 각각 지연된 펄스 파형을 갖는다.

제2 내지 제n소스 출력 인에이블신호의 펄스폭은 제1소스 출력 인에이블신호(SOE1)의 펄스폭 대비 좁아지는 형태로 가변될 수 있다.

n개의 소스 출력 인에이블신호(SOE1 ~ SOEn)는 도 6의 (a)에 도시된 바와 같이, 타이밍제어부(TCN)에 의해 생성되거나 타이밍제어부(TCN)와 소스 출력 인에이블신호 생성부(SOEG)에 의해 생성될 수 있다.

한편, 앞서 설명된 제1실시예와 같이 소스 출력 인에이블신호를 두 개를 이용하면 DAC 크기를 절반 감소시킬 수 있다. 그러나, 제2실시예와 같이 소스 출력 인에이블신호를 네 개를 이용하면 DAC 크기를 절반 감소시킬 수 있고, 8개를 이용하면 8분의 1로 감소시킬 수 있다. n개를 이용하면 2의 n승분의 1로 감소시킬 수 있게 된다.

따라서, 제2실시예와 같은 구성에 의해 DAC로 구성된 변환부(55)의 크기를 대폭 줄일 수 있어 비용 저감 효과를 발생시킬 수 있게 된다.

이상 본 발명은 데이터구동부로 입력되는 데이터신호 값의 크기가 펄스폭변조(PWM) 형태의 펄스 폭(pulse width)으로 변경되도록 소스 출력 인에이블신호를 적어도 두 개로 나누어 픽셀전극에 충전되는 시간을 데이터신호의 값에 따라 다르게 할 수 있는 액정표시장치를 제공한다. 이에 따라, 본 발명의 액정표시장치는 DAC로 구성된 변환부의 크기를 줄일 수 있어 비용 저감 효과를 발생시킬 수 있게 된다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

TCN: 타이밍제어부 PWR: 전원부
DDRV: 데이터구동부 SDRV: 게이트구동부
PNL: 액정패널 BLU: 백라이트유닛
53: 제1래치 54: 제2래치
FF1, FF2: 플립플롭들 MUX1, MUX2: 먹스들
SOE1, SOE2: 적어도 두 개의 소스 출력 인에이블신호
SOE1 ~ SOEn: n개의 소스 출력 인에이블신호

Claims (9)

1. 액정패널;
   상기 액정패널에 게이트신호를 공급하는 게이트구동부; 및
   상기 액정패널에 데이터신호를 공급하는 데이터구동부를 포함하고,
   상기 데이터구동부는,
   순차적으로 공급되는 클록에 따라 직렬로 입력되는 데이터신호를 샘플링하여 래치하는 제1래치와,
   상기 제1래치로부터 공급된 상기 데이터신호를 래치하고 선택적으로 입력되는 적어도 두 개의 소스 출력 인에이블신호의 펄스 파형에 따라 각 채널로부터 출력되는 상기 데이터신호의 폭이 가변되는 제2래치를 포함하며,
   상기 제2래치는,
   상기 제1래치의 각 출력 채널로부터 공급된 상기 데이터신호를 래치하는 플립플롭들과;
   상기 제1래치의 각 출력 채널로부터 상기 데이터신호의 적어도 하나의 최상위비트의 값을 공급받아 상기 적어도 하나의 최상위비트의 값에 따라, 상기 플립플롭들의 클록단자에 상기 적어도 두 개의 소스 출력 인에이블신호 중 하나를 선택적으로 공급하는 먹스들을 포함하는 액정표시장치.
   
2. 삭제
3. 삭제
4. 삭제
5. 제1항에 있어서,
   상기 적어도 두 개의 소스 출력 인에이블신호 중 제1소스 출력 인에이블신호는 상기 게이트신호의 출력을 제어하는 게이트 출력 인에이블신호에 동기되는 펄스 파형을 갖고,
   제2소스 출력 인에이블신호는 상기 제1소스 출력 인에이블신호보다 일정 시간 지연된 펄스 파형을 갖는 것을 특징으로 하는 액정표시장치.
6. 제5항에 있어서,
   상기 제2소스 출력 인에이블신호의 펄스폭은,
   상기 제1소스 출력 인에이블신호의 펄스폭 대비 좁아지는 형태로 가변되는 것을 특징으로 하는 액정표시장치.
7. 제1항에 있어서,
   상기 적어도 두 개의 소스 출력 인에이블신호는,
   서로 다른 펄스 파형을 갖는 n개(n은 2 이상 정수)로 구성된 것을 특징으로 하는 액정표시장치.
8. 제1항에 있어서,
   상기 적어도 두 개의 소스 출력 인에이블신호는,
   상기 게이트구동부와 상기 데이터구동부를 제어하는 타이밍제어부로부터 출력되는 것을 특징으로 하는 액정표시장치.
9. 제1항에 있어서,
   상기 게이트구동부와 상기 데이터구동부를 제어하는 타이밍제어부와 소스 출력 인에이블신호 생성부를 포함하며,
   상기 소스 출력 인에이블신호 생성부는,
   상기 타이밍제어부로부터 출력된 소스 출력 인에이블신호를 상기 적어도 두 개의 소스 출력 인에이블신호로 구분하여 생성하는 것을 특징으로 하는 액정표시장치.

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