KR20120065175A

KR20120065175A - 액정표시장치

Info

Publication number: KR20120065175A
Application number: KR1020100126547A
Authority: KR
Inventors: 김민기; 김진성; 지하영
Original assignee: 엘지디스플레이 주식회사
Priority date: 2010-12-10
Filing date: 2010-12-10
Publication date: 2012-06-20
Also published as: TW201225058A; KR101773522B1; US20120146963A1; US8791892B2; TWI447703B

Abstract

이 액정표시장치는 기수 게이트라인에 접속된 제1 그룹의 액정셀들과, 우수 게이트라인에 접속되어 좌우로 이웃한 상기 제1 그룹의 액정셀들 각각과 데이터라인을 공유하는 제2 그룹의 액정셀들을 포함한 화소 어레이를 갖는 액정표시패널; 래치 어레이를 포함하여 상기 화소 어레이의 데이터라인들을 시분할 방식으로 구동하기 위한 데이터 구동회로; 및 상기 데이터 구동회로에 디지털 비디오 데이터를 공급함과 아울러 상기 데이터 구동회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러를 구비하고; 상기 래치 어레이는 데이터 랜더링 제어신호에 따라 1 수평라인분의 디지털 비디오 데이터 중 상기 제2 그룹의 액정셀들에 인가될 제2 그룹 데이터만을 제2 래치를 통해 1/2 수평기간 딜레이시켜 상기 제1 그룹의 액정셀들에 인가될 제1 그룹 데이터와 시간적으로 분리한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}

본 발명은 데이터 구동회로의 출력 채널 수를 줄일 수 있는 액정표시장치에 관한 것이다.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터, 텔레비젼 등, 다양한 표시기에 응용되고 있다. 액정표시장치의 액정셀들은 화소전극에 공급되는 데이터전압과 공통전극에 공급되는 공통전압의 전위차에 따라 투과율을 변화시킴으로써 화상을 표시한다.

액정표시장치에서는 데이터 구동회로의 출력 채널수 저감을 위해 액정표시패널의 액정셀 접속 구성을 변경하는 방안이 지속적으로 이뤄지고 있다. 도 1은 통상의 노멀 패널과 출력 채널수 저감을 위한 DRD(Double Rate Driving) 패널을 비교하여 보여준다.

도 1의 (A)와 같은 노멀 패널에서는 2400(800*3(RGB))개의 데이터라인(DL)을 이용하여 수평 해상도 800을 구현한다. 데이터 구동회로의 출력 채널은 데이터라인(DL)에 일대일로 접속되므로, 노멀 패널을 구동하기 위한 데이터 구동회로는 2400개의 출력 채널을 필요로 한다.

도 1의 (B)와 같은 DRD 패널에서는 데이터라인(DL)을 사이에 두고 좌우로 이웃하는 한쌍의 액정셀이 그 데이터라인(DL)을 공유하므로 1200개의 데이터라인(DL) 만으로 수평 해상도 800을 구현할 수 있다. 따라서, DRD 패널을 구동하기 위한 데이터 구동회로의 출력 채널수는 도 1의 (A)의 절반인 1200개로 줄어들게 된다.

다만, DRD 패널에서는 데이터라인(DL)을 공유하는 액정셀들이 시분할 방식으로 데이터를 공급받는 패널(rendering) 랜더링 구조를 취하므로, 타이밍 콘트롤러에서 이 패널 랜더링 구조에 맞춰 비디오 데이터의 정렬 순서를 바꿔야 한다. 도 2를 결부하여 이를 구체적으로 설명하면 다음과 같다.

일반적으로 시스템 보드로부터 타이밍 콘트롤러로 입력되는 비디오 데이터의 입력 순서는 도 1의 (A)와 같은 노멀 패널 랜더링 구조에 맞춰져 있다. 이 경우 타이밍 콘트롤러는 도 2의 (A)에 도시된 것처럼 비디오 데이터의 출력 순서를 시스템 보드로부터의 입력 순서와 동일하게 한다. 즉, 타이밍 콘트롤러는 R0,G0,B0,R1,G1,B1,...,R799,G799,B799 순으로 1 수평라인분의 비디오 데이터를 데이터 구동회로에 출력한다.

반면, 도 1의 (B)와 같은 DRD 패널 랜더링 구조에서는 비디오 데이터의 기입 순서가 도시된 화살표 방향에 따르므로, 타이밍 콘트롤러는 시스템으로부터 R0,G0,B0,R1,G1,B1,...,R799,G799,B799 순으로 입력되는 비디오 데이터를 화살표 방향의 데이터 기입 순서에 맞춰 정렬하여야 한다. 타이밍 콘트롤러는 1 수평라인분의 비디오 데이터를 인가하기 위한 1 수평기간을 시분할하고, ① 순서에 맞춰 먼저 기입될 1/2 수평라인분의 선충전 데이터와, ② 순서에 맞춰 나중에 기입될 1/2 수평라인분의 후충전 데이터를 별도로 정렬한다. 타이밍 콘트롤러는 선충전 데이터를 R0,R1,B1,R2,R3,B3,...R796,R797,B797,R798,R799,B799 순으로 정렬한 후, 1 수평기간 중 전반부 1/2 수평기간 동안 상기 정렬 순서에 맞춰 선충전 데이터를 데이터 구동회로에 출력한다. 선충전 데이터는 1 수평기간 내에 기입될 모든 적색(R) 데이터(R0,R1,R2,R3,...R796,R797,B797,R798,R799)와 절반의 기수 청색(B) 데이터(B1,B3,...B797,B799)를 포함한다. 타이밍 콘트롤러는 후충전 데이터를 G0,B0,G1,G2,B2,G3,...G796,B796,G797,G798,B798,G799 순으로 정렬한 후, 1 수평기간 중 후반부 1/2 수평기간 동안 상기 정렬 순서에 맞춰 후충전 데이터를 데이터 구동회로에 출력한다. 후충전 데이터는 1 수평기간 내에 기입될 모든 녹색(G) 데이터(G0,G1,G2,G3,...G796,G797,G797,G798,G799)와 나머지 절반의 우수 청색(B) 데이터(B0,B2,...B796,B798)를 포함한다.

이와 같이, DRD 패널을 갖는 액정표시장치에서는 패널 랜더링 구조에 맞춰 비디오 데이터의 정렬 순서를 바꿔야 하기 때문에, 도 3과 같이 입력 비디오 데이터를 1 수평라인분씩 저장하기 위한 별도의 라인 메모리가 반드시 필요하다. 이는 코스트 상승의 원인이 된다.

따라서, 본 발명의 목적은 코스트 상승의 원인이 되는 별도의 라인 메모리를 구비하지 않으면서도 DRD 패널의 랜더링 구조에 맞춰 비디오 데이터를 랜더링시킬 수 있도록 한 액정표시장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 기수 게이트라인에 접속된 제1 그룹의 액정셀들과, 우수 게이트라인에 접속되어 좌우로 이웃한 상기 제1 그룹의 액정셀들 각각과 데이터라인을 공유하는 제2 그룹의 액정셀들을 포함한 화소 어레이를 갖는 액정표시패널; 래치 어레이를 포함하여 상기 화소 어레이의 데이터라인들을 시분할 방식으로 구동하기 위한 데이터 구동회로; 및 상기 데이터 구동회로에 디지털 비디오 데이터를 공급함과 아울러 상기 데이터 구동회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러를 구비하고; 상기 래치 어레이는 데이터 랜더링 제어신호에 따라 1 수평라인분의 디지털 비디오 데이터 중 상기 제2 그룹의 액정셀들에 인가될 제2 그룹 데이터만을 제2 래치를 통해 1/2 수평기간 딜레이시켜 상기 제1 그룹의 액정셀들에 인가될 제1 그룹 데이터와 시간적으로 분리한다.

상기 타이밍 콘트롤러로부터 입력되는 상기 데이터 랜더링 제어신호는, 상기 제1 그룹 데이터의 출력 타이밍을 제어하기 위한 제1 소스 출력 인에이블신호; 상기 제2 그룹 데이터의 출력 타이밍을 제어하기 위한 제2 소스 출력 인에이블신호; 및 상기 래치 어레이에 포함된 멀티플렉서의 출력 동작을 제어하기 위한 제1 및 제2 먹스 제어신호를 포함한다.

상기 제1 소스 출력 인에이블신호의 이웃한 폴링 에지들에 의해 각각 1 수평기간 만큼의 제1 기간과 제2 기간이 정의되고; 상기 제2 소스 출력 인에이블신호는 상기 제1 소스 출력 인에이블신호에 비해 1/2 수평기간 늦게 발생되고; 상기 제1 먹스 제어신호는, 상기 1 수평기간의 전반부 1/2 수평기간에서 하이논리로 발생되고, 상기 1 수평기간의 후반부 1/2 수평기간에서 로우논리로 발생되며; 상기 제2 먹스 제어신호는 상기 제1 먹스 제어신호와 반대 논리로 발생된다.

상기 제1 기간 동안 상기 제1 그룹 데이터를 순차적으로 래치하는 제1-1 래치; 상기 제1 기간 동안 상기 제2 그룹 데이터를 순차적으로 래치하는 제1-2 래치; 상기 제1 기간에 포함된 상기 제1 소스 출력 인에이블신호의 라이징 에지에서 상기 제1-2 래치로부터 상기 제2 그룹 데이터를 입력받는 상기 제2 래치; 및 상기 제1 소스 출력 인에이블신호의 폴링 에지로부터 시작되는 상기 제2 기간의 전반부 1/2 수평기간 동안 상기 멀티플렉서를 통해 상기 제1-1 래치로부터 입력되는 상기 제1 그룹 데이터를 출력하고, 상기 제2 기간의 후반부 1/2 수평기간 동안 상기 멀티플렉서를 통해 상기 제2 래치로부터 입력되는 제2 그룹 데이터를 출력하는 제3 래치를 구비하고; 상기 제1 그룹 데이터는 상기 제1 기간에 포함된 상기 제1 소스 출력 인에이블신호의 라이징 에지에서 상기 제1-1 래치로부터 상기 멀티플렉서로 출력된다.

상기 멀티플렉서는, 상기 제1 먹스 제어신호에 응답하여 상기 제2 기간의 전반부 1/2 수평기간 동안 상기 제1-1 래치와 상기 제3 래치를 전기적으로 연결하고; 상기 제2 먹스 제어신호에 응답하여 상기 제2 기간의 후반부 1/2 수평기간 동안 상기 제2 래치와 상기 제3 래치를 전기적으로 연결한다.

상기 제2 래치는 상기 제1 그룹 데이터에 비해 1/2 수평기간만큼 늦게 출력되도록 상기 제2 그룹 데이터를 상기 제2 기간의 전반부 1/2 수평기간 동안 홀딩한다.

상기 제1 그룹의 액정셀들은 상기 화소 어레이의 한 수평라인에 배치된 적색 액정셀들과 절반의 청색 액정셀들을 포함하고; 상기 제2 그룹의 액정셀들은 상기 수평라인에 배치된 녹색 액정셀들과 나머지 절반의 청색 액정셀들을 포함한다.

상기 래치 어레이는 플립 플롭으로 구현된다.

상기 제1 그룹의 액정셀들은 1 수평기간 중 전반부 1/2 수평기간에서 상기 기수 게이트라인이 활성활 될 때 상기 1 그룹 데이터로 충전되고; 상기 제2 그룹의 액정셀들은 상기 1 수평기간 중 후반부 1/2 수평기간에서 상기 우수 게이트라인이 활성활 될 때 상기 2 그룹 데이터로 충전된다.

본 발명에 따른 액정표시장치는 DRD 패널의 랜더링 구조에 대응하기 위하여 상대적으로 가격이 싼 래치를 추가하고, 기존의 타이밍 콘트롤러에서 이뤄지던 데이터 랜더링을 데이터 구동회로의 래치 어레이에서 수행케 함으로써, 코스트 상승의 원인이 되는 라인 메모리를 타이밍 콘트롤러에서 제거하여 가격 경쟁력을 크게 높일 수 있다.

나아가, 본 발명에 따른 액정표시장치는 타임 딜레이가 필요한 후 제2 그룹 데이터만을 제2 래치에 저장하고 타임 딜레이가 필요없는 제1 그룹 데이터는 별도의 제2 래치에 저장하지 않고 바로 출력함으로써 래치 어레이에서 래치수를 1개 줄일 수 있으며, 이를 통해 래치 어레이의 최적화 및 데이터 구동회로의 소비전력 저감과 코스트 저감 효과를 꾀할 수 있다.

도 1은 통상의 노멀 패널과 출력 채널수 저감을 위한 DRD(Double Rate Driving) 패널을 비교하여 보여주는 도면.
도 2는 노멀 패널과 DRD 패널을 대상으로 한 비디오 데이터의 정렬 순서를 보여주는 도면.
도 3은 DRD 패널을 갖는 종래 액정표시장치의 타이밍 콘트롤러를 보여주는 도면.
도 4는 본 발명의 실시예에 따른 액정표시장치를 보여주는 도면.
도 5는 DRD 구조를 갖는 액정표시패널의 화소 어레이를 보여주는 도면.
도 6은 데이터 구동회로의 개략적인 구성을 보여주는 도면.
도 7은 데이터 랜더링을 실시할 수 있는 래치 어레이의 상세 구성을 보여주는 도면.
도 8은 데이터 랜더링 제어신호의 제어 타이밍을 보여주는 도면.
도 9 및 도 10은 래치 어레이에서 데이터 랜더링이 이뤄지는 일 예를 보여주기 위한 도면들.
도 11은 제2 래치를 1개로 구성할 수 있는 이유를 보여주는 도면.

이하, 도 4 내지 도 11을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 4는 본 발명의 실시예에 따른 액정표시장치를 보여준다.

도 4를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(10), 타이밍 콘트롤러(11), 데이터 구동회로(12), 및 게이트 구동회로(13)를 구비한다.

액정표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 액정표시패널(10)은 데이터라인들(15)과 게이트라인들(16)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들(Clc)을 포함한다.

액정표시패널(10)의 하부 유리기판에는 화소 어레이가 형성된다. 화소 어레이는 데이터라인들(15)과 게이트라인들(16)의 교차부에 형성된 액정셀들(Clc), 액정셀들의 화소전극(1)에 접속된 TFT들, 및 스토리지 커패시터(Cst)를 포함한다. 화소 어레이는 도 5와 같이 구현될 수 있다. 액정셀들(Clc)은 TFT에 접속되어 화소전극들(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 등이 형성된다. 액정표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.

본 발명에서 적용 가능한 액정표시패널(10)은 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스 방식을 통해 시스템 보드(14)로부터 입력 영상의 디지털 비디오 데이터(RGB)를 입력받고, 이 입력 영상의 디지털 비디오 데이터(RGB)를 mini-LVDS 인터페이스 방식을 통해 데이터 구동회로(12)에 공급한다. 타이밍 콘트롤러(11)는 시스템 보드(14)로부터 입력되는 디지털 비디오 데이터(RGB)를 도 5와 같은 화소 어레이의 랜더링 구조에 맞춰 별도로 정렬하지 않은 채 입력 순서 그대로 데이터 구동회로(12)에 공급한다. 즉, 타이밍 콘트롤러(11)는 도 2의 (A)에 도시된 것처럼 R0,G0,B0,R1,G1,B1,...,R799,G799,B799 순으로 1 수평라인분의 비디오 데이터를 데이터 구동회로(12)에 출력한다.

타이밍 콘트롤러(11)는 시스템 보드(14)로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호를 입력받아 데이터 구동회로(12)와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 제어신호들은 게이트 구동회로(13)의 동작 타임을 제어하기 위한 게이트 타이밍 제어신호, 데이터 구동회로(12)의 동작 타이밍과 데이터전압의 수직 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다. 타이밍 콘트롤러(11)는 60Hz의 프레임 주파수로 입력되는 디지털 비디오 데이터(RGB)가 60×i(i는 양의 정수) Hz의 프레임 주파수로 액정표시패널(10)의 화소 어레이에 표시될 수 있도록 게이트 타이밍 제어신호와 데이터 타이밍 제어신호의 주파수를 60×i Hz의 프레임 주파수 기준으로 체배할 수 있다.

게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트펄스를 발생하는 게이트 드라이브 IC에 인가되어 첫 번째 게이트펄스가 발생되도록 그 게이트 드라이브 IC를 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 수직 극성제어신호(Polarity : POL), 소스 출력 인에이블신호(Source Output Enable, SOE), 먹스 제어신호(MC1,MC2) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로(12)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동회로(12)에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 수직 극성제어신호(POL)는 소스 드라이브 IC들 각각으로부터 순차적으로 출력되는 데이터전압들의 수직 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로(12)의 출력 타이밍을 제어한다. 소스 출력 인에이블신호(SOE)는 제1 소스 출력 인에이블신호(SOE1)와 제2 소스 출력 인에이블신호(SOE2)를 포함한다. 제1 소스 출력 인에이블신호(SOE1)는 도 5의 화소 어레이에서 기수번째 게이트라인(GL1,GL3,GL5,GL7)에 접속된 액정셀들에 인가될 데이터의 출력 타이밍을 제어하고, 제2 소스 출력 인에이블신호(SOE2)는 도 5의 화소 어레이에서 우수번째 게이트라인(GL2,GL4,GL6,GL8)에 접속된 액정셀들에 인가될 데이터의 출력 타이밍을 제어한다. 먹스 제어신호(MC1,MC2)는 도 7과 같이 데이터 구동회로(12)에 포함된 멀티플렉서(122D)의 출력 동작을 제어한다. 소스 출력 인에이블신호(SOE1,SOE2)와 먹스 제어신호(MC1,MC2)는 데이터 랜더링 제어신호로 기능한다.

데이터 구동회로(12)는 다수의 소스 드라이브 IC들(Integrated Circuit)을 포함할 수 있다. 데이터 구동회로(12)의 소스 드라이브 IC들 각각은 쉬프트 레지스터, 래치 어레이, 디지털-아날로그 변환기, 출력회로 등을 포함한다. 데이터 구동회로(12)는 데이터 타이밍 제어신호에 따라 디지털 비디오 데이터(RGB)를 래치한 후, 래치된 데이터를 아날로그 정극성/부극성 감마보상전압으로 변환하여 소정 주기로 극성이 반전되는 데이터전압들을 데이터라인들(15)에 출력한다.

특히, 데이터 구동회로(12)는 래치 어레이의 변경을 통해 도 5와 같은 화소 어레이의 랜더링 구조에 맞게 데이터 랜더링을 실시함으로써, 타이밍 콘트롤러(11)에서의 라인 메모리 제거를 가능케 한다.

게이트 구동회로(13)는 다수의 게이트 드라이브 IC들을 포함할 수 있다. 게이트 구동회로(13)는 쉬프트 레지스터와 레벨 쉬프터를 이용하여 게이트 타이밍 제어신호들에 따라 게이트펄스를 게이트라인들(16)에 순차적으로 공급한다. 게이트 구동회로(13)의 쉬프트 레지스터는 GIP(Gate In Panel) 방식에 따라 하부 유리기판상에 직접 형성될 수 있다.

도 5는 DRD 구조를 갖는 액정표시패널(10)의 화소 어레이를 보여준다.

도 5를 참조하면, 화소 어레이에서 적색 데이터(R)가 인가되는 적색 액정셀, 녹색 데이터(G)가 인가되는 녹색 액정셀, 청색 데이터(B)가 인가되는 청색 액정셀 각각은 컬럼(column) 방향을 따라 배치된다. 이 화소 어레이에서 1 픽셀은 컬럼 방향과 직교하는 로우(row) 방향을 따라 이웃하는 적색 액정셀, 녹색 액정셀 및 청색 액정셀을 포함한다. 화소 어레이에서 좌우로 이웃하는 액정셀들은 동일한 데이터라인을 공유하여 그 데이터라인을 통해 시분할 방식으로 공급되는 데이터전압을 연속으로 충전한다.

이를 위해 동일한 데이터라인을 공유하는 한 쌍의 액정셀들은 이웃한 게이트라인에 각각 접속된다. 수평라인(LINE#1 ~ LINE#4)에 배치된 액정셀들 중 적색 액정셀들은 모두 기수번째 게이트라인(GL1,GL3,GL5,GL7)에 접속되고, 수평라인(LINE#1 ~ LINE#4)에 배치된 액정셀들 중 녹색 액정셀들은 모두 우수번째 게이트라인(GL2,GL4,GL6,GL8)에 접속된다. 수평라인(LINE#1 ~ LINE#4)에 배치된 액정셀들 중 청색 액정셀들은 그 절반이 기수번째 게이트라인(GL1,GL3,GL5,GL7)에 접속되고, 나머지 절반이 우수번째 게이트라인(GL2,GL4,GL6,GL8)에 접속된다. 이하, 설명의 편의상 기수번째 게이트라인(GL1,GL3,GL5,GL7)에 접속된 액정셀들을 제1 그룹의 액정셀들이라 칭하고, 우수번째 게이트라인(GL2,GL4,GL6,GL8)에 접속되어 좌우로 이웃한 제1 그룹의 액정셀들 각각과 데이터라인을 공유하는 액정셀들을 제2 그룹의 액정셀들이라 칭하기로 한다.

제k(k는 양의 정수) 수평라인의 제1 그룹의 액정셀들은 그들이 접속된 기수번째 게이트라인이 활성화될 때, 도 1의 (B)에 도시된 ① 순서로 기입되는 1/2 수평라인분의 선충전 데이터에 의해 1 수평기간 중 전반부 1/2 수평기간 동안 충전된다. 상기 제k 수평라인의 제2 그룹의 액정셀들은 그들이 접속된 우수번째 게이트라인이 활성화될 때, 도 1의 (B)에 도시된 ② 순서로 기입되는 1/2 수평라인분의 후충전 데이터에 의해 1 수평기간 중 후반부 1/2 수평기간 동안 충전된다. 이하, 설명의 편의상 선충전 데이터를 제1 그룹 데이터라 칭하고, 후충전 데이터를 제2 그룹 데이터라 칭하기로 한다.

도 6은 데이터 구동회로(12)의 개략적인 구성을 보여준다.

도 6을 참조하면, 데이터 구동회로(12) 쉬프트 레지스터(121), 래치 어레이(122), 감마보상전압 발생부(123), 디지털/아날로그 변환기(이하, "DAC"라 한다)(124), 출력회로(125)를 포함한다.

쉬프트레지스터(121)는 소스 샘플링 클럭(SSC)에 따라 샘플링신호를 쉬프트시킨다.

래치 어레이(122)는 쉬프트 레지스터(121)로부터 순차적으로 입력되는 샘플링신호에 응답하여 타이밍 콘트롤러(11)로부터의 디지털 비디오 데이터들(RGB)을 샘플링하고 그 데이터들(RGB)을 1 수평라인 분씩 래치하되, 도 5와 같은 화소 어레이의 랜더링 구조에 맞게 데이터 랜더링을 실시한다. 데이터 랜더링을 위해, 래치 어레이(122)는 타이밍 콘트롤러(11)로부터 입력되는 데이터 랜더링 제어신호(SOE1,SOE2,MC1,MC2)에 따라 제1 그룹의 액정셀들에 인가될 제1 그룹 데이터와 제2 그룹의 액정셀들에 인가될 제2 그룹 데이터를 시간적으로 분리하여, 제1 그룹 데이터를 제2 그룹의 데이터에 비해 대략 1/2 수평기간 빨리 출력한다.

감마보상전압 발생부(123)는 다수의 감마기준전압들을 디지털 비디오 데이터들(RGB)의 비트수로 표현 가능한 계조 수만큼 더욱 세분화하여 각 계조에 해당하는 정극성 감마보상전압들(VGH)과 부극성 감마보상전압들(VGL)을 발생한다.

DAC(124)는 정극성 감마보상전압(VGH)이 공급되는 P-디코더, 부극성 감마보상전압(VGL)이 공급되는 N-디코더, 수직 극성제어신호(POL)에 응답하여 P-디코더의 출력과 N-디코더의 출력을 선택하는 선택부를 포함한다. P-디코더는 래치 어레이(122)로부터 입력되는 제1 및 제2 그룹의 데이터들을 디코드하여 그 데이터의 계조값에 해당하는 정극성 감마보상전압(VGH)을 출력하고, N-디코더는 래치 어레이(122)로부터 입력되는 제1 및 제2 그룹의 데이터들을 디코드하여 그 데이터의 계조값에 해당하는 부극성 감마보상전압(VGL)을 출력한다. 선택부는 수직 극성제어신호(POL)에 응답하여 정극성의 감마보상전압(VGH)과 부극성의 감마보상전압(VGL)을 선택한다.

출력회로(125)는 출력 채널들에 일대일로 접속되는 다수의 버퍼들을 포함하여 DAC(124)로부터 공급되는 아날로그 데이터전압의 신호감쇠를 최소화한 후, 이를 액정표시패널의 데이터라인들(DL1~DLk)에 공급한다.

도 7은 데이터 랜더링을 실시할 수 있는 래치 어레이(122)의 상세 구성을 보여준다. 도 8은 데이터 랜더링 제어신호(SOE1,SOE2,MC1,MC2)의 제어 타이밍을 보여준다.

도 7을 참조하면, 래치 어레이(122)는 제1-1 래치(122A)와 제1-2 래치(122B)를 갖는 제1 래치, 제2 래치(122C), 멀티플렉서(122D) 및 제3 래치(122E)를 포함한다.

도 8을 참조하면, 제1 소스 출력 인에이블신호(SOE1)의 이웃한 폴링 에지들(FEO,FEE)에 의해 1 수평기간(1H) 만큼의 제1 기간(T1)과 제2 기간(T2)이 정의된다. 제2 소스 출력 인에이블신호(SOE2)는 제1 소스 출력 인에이블신호(SOE1)에 비해 1/2 수평기간(H/2) 늦게 발생된다. 제1 먹스 제어신호(MC1)는, 1 수평기간(1H)의 전반부 1/2 수평기간(H/2)에서 하이논리(H)로 발생되고, 1 수평기간(1H)의 후반부 1/2 수평기간(H/2)에서 로우논리(L)로 발생된다. 제2 먹스 제어신호(MC2)는 제1 먹스 제어신호(MC1)와 반대 논리로 발생된다. 즉, 제2 먹스 제어신호(MC2)는, 1 수평기간(1H)의 전반부 1/2 수평기간(H/2)에서 로우논리(L)로 발생되고, 1 수평기간(1H)의 후반부 1/2 수평기간(H/2)에서 하이논리(H)로 발생된다.

제1 기간(T1) 동안, 제1-1 래치(122A)는 1 수평라인분의 입력 디지털 비디오 데이터들(RGB) 중 제1 그룹 데이터를 순차적으로 래치하고, 제1-2 래치(122B)는 1 수평라인분의 입력 디지털 비디오 데이터들(RGB) 중 제2 그룹 데이터를 순차적으로 래치한다. 제1 기간(T1)에 포함된 제1 소스 출력 인에이블신호(SOE1)의 라이징 에지(REE)에서, 제1-1 래치(122A)는 래치된 제1 그룹 데이터를 멀티플렉서(122D)로 출력하고, 이와 동시에 제1-2 래치(122B)는 래치된 제2 그룹 데이터를 제2 래치(122C)로 출력한다.

멀티플렉서(122D)는 제1 먹스 제어신호(MC1)에 응답하여 제2 기간(T2)의 전반부 1/2 수평기간(H/2) 동안 제1-1 래치(122A)와 제3 래치(122E)를 전기적으로 연결한다. 그리고, 멀티플렉서(122D)는 제2 먹스 제어신호(MC2)에 응답하여 제2 기간(T2)의 후반부 1/2 수평기간(H/2) 동안 제2 래치(122C)와 제3 래치(122E)를 전기적으로 연결한다.

제3 래치(122E)는 제1 소스 출력 인에이블신호(SOE1)의 폴링 에지(FEE)로부터 시작되는 제2 기간(T2)의 전반부 1/2 수평기간(H/2) 동안 멀티플렉서(122D)를 통해 제1-1 래치(122A)로부터 입력되는 제1 그룹 데이터를 DAC(124)로 출력한다. 그리고, 제3 래치(122E)는 제2 소스 출력 인에이블신호(SOE2)의 폴링 에지(FEE)로부터 시작되는 제2 기간(T2)의 후반부 1/2 수평기간(H/2) 동안 멀티플렉서(122D)를 통해 제2 래치(122C)로부터 입력되는 제2 그룹 데이터를 DAC(124)로 출력한다. 제2 래치(122C)는 제1 그룹의 데이터에 비해 1/2 수평기간(H/2)만큼 늦게 출력되도록 제2 그룹의 데이터를 제2 기간(T2)의 전반부 1/2 수평기간(H/2) 동안 홀딩한다.

이렇게 본 발명은 기존의 라인 메모리의 기능을 제2 래치(122C)를 통해 구현한다. 제2 래치(122C)는 라인 메모리에 비해 가격이 저렴한 플립플롭(Flip-Flop)으로 구성되므로, 본 발명은 종래 대비 코스트를 크게 절감할 수 있다.

도 9 및 도 10은 래치 어레이에서 데이터 랜더링이 이뤄지는 일 예를 보여준다.

도 7 및 도 8과 함께 도 9 및 도 10을 결부하여, 제1 수평라인(LINE#1)에 인가될 데이터와 제2 수평라인(LINE#2)에 인가될 데이터가 실제적으로 어떻게 래치 어레이(122)에서 저장 및 출력되는지를 보충하여 설명하면 다음과 같다.

제1 수평라인(LINE#1)에 인가될 데이터와 제2 수평라인(LINE#2)에 인가될 데이터는 전술했듯이 타이밍 콘트롤러에서 별도의 정렬 과정을 거치지 않고 래치 어레이(122)에 입력된다. 즉, 제1 수평라인(LINE#1)에 인가될 데이터는 R0,G0,B0,...R799,G799,B799 순으로 래치 어레이(122)에 입력되고, 제2 수평라인(LINE#2)에 인가될 데이터는 R'0,G'0,B'0,...R'799,G'799,B'799 순으로 래치 어레이(122)에 입력된다.

제1 기간(T1) 동안, 제1-1 래치(122A)는 제1 수평라인(LINE#1)에 인가될 1 수평라인분의 데이터(R0,G0,B0,...R799,G799,B799) 중 제1 그룹 데이터(R0,R1,B1,R2,R3,B3,...)를 순차적으로 래치하고, 제1-2 래치(122B)는 제1 수평라인(LINE#1)에 인가될 1 수평라인분의 데이터(R0,G0,B0,...R799,G799,B799) 중 제2 그룹 데이터(G0,B0,G1,G2,B2,G3,...)를 순차적으로 래치한다. 제1 기간(T1)에 포함된 제1 소스 출력 인에이블신호(SOE1)의 라이징 에지(REE)에서, 제1-1 래치(122A)는 래치된 제1 그룹 데이터(R0,R1,B1,R2,R3,B3,...)를 멀티플렉서(122D)로 출력하고, 이와 동시에 제1-2 래치(122B)는 래치된 제2 그룹 데이터(G0,B0,G1,G2,B2,G3,...)를 제2 래치(122C)로 출력한다.

이후 제2 기간(T2) 동안, 제1-1 래치(122A)는 제2 수평라인(LINE#2)에 인가될 1 수평라인분의 데이터(R'0,G'0,B'0,...R'799,G'799,B'799) 중 제1 그룹 데이터(R'0,R'1,B'1,R'2,R'3,B'3,...)를 순차적으로 래치하고, 제1-2 래치(122B)는 제2 수평라인(LINE#2)에 인가될 1 수평라인분의 데이터(R'0,G'0,B'0,...R'799,G'799,B'799) 중 제2 그룹 데이터(G'0,B'0,G'1,G'2,B'2,G'3,...)를 순차적으로 래치한다.

한편, 멀티플렉서(122D)는 제1 먹스 제어신호(MC1)에 응답하여 제2 기간(T2)의 전반부 1/2 수평기간(H/2) 동안 제1-1 래치(122A)와 제3 래치(122E)를 전기적으로 연결한다. 그리고, 멀티플렉서(122D)는 제2 먹스 제어신호(MC2)에 응답하여 제2 기간(T2)의 후반부 1/2 수평기간(H/2) 동안 제2 래치(122C)와 제3 래치(122E)를 전기적으로 연결한다.

제3 래치(122E)는 제1 소스 출력 인에이블신호(SOE1)의 폴링 에지(FEE)로부터 시작되는 제2 기간(T2)의 전반부 1/2 수평기간(H/2) 동안 멀티플렉서(122D)를 통해 제1-1 래치(122A)로부터 입력되는 제1 수평라인(LINE#1)의 제1 그룹 데이터(R0,R1,B1,R2,R3,B3,...)를 DAC(124)로 출력한다. 그리고, 제3 래치(122E)는 제2 소스 출력 인에이블신호(SOE2)의 폴링 에지(FEE)로부터 시작되는 제2 기간(T2)의 후반부 1/2 수평기간(H/2) 동안 멀티플렉서(122D)를 통해 제2 래치(122C)로부터 입력되는 제1 수평라인(LINE#1)의 제2 그룹 데이터(G0,B0,G1,G2,B2,G3,...)를 DAC(124)로 출력한다.

도 11은 제1 래치를 2개로 구성하는 데 반해 제2 래치를 1개로 구성할 수 있는 이유를 설명하기 위한 도면이다.

도 7에 도시된 제1-1 래치(122A)와 멀티플레서(122D) 사이에 제1 그룹 데이터(R/B 데이터)를 저장하기 위한 별도의 제2 래치를 구성하는 방안을 고려해 볼 수 있다. 하지만, 다음과 같은 이유로 별도의 제2 래치는 불필요하다는 것을 알 수 있으며, 불필요한 래치 제거를 통해 래치 어레이의 최적화를 도모할 수 있으며 나아가, 데이터 구동회로의 소비전력과 코스트 저감 효과를 꾀할 수 있다.

도 11을 참조하면, 제1 수평라인(LINE#1)의 제2 그룹 데이터(G/B 데이터)는 데이터 시퀀스 상 제1 수평라인(LINE#1)의 제1 그룹 데이터(R/B 데이터)가 출력되는 시간만큼의 딜레이가 필요하다. 제2 래치는 제1 그룹 데이터(R/B 데이터)가 출력되는 시간만큼의 1/2 수평기간(H/2) 동안 제2 그룹 데이터(G/B 데이터)를 홀딩하는 역할을 한다. 하지만, 제1 수평라인(LINE#1)의 제1 그룹 데이터(R/B 데이터)는 딜레이없이 바로 출력되므로 제1-1 래치와 멀티플레서 사이에서 제1 그룹 데이터(R/B 데이터)를 저장하기 위한 별도의 제2 래치는 불필요하다.

상술한 바와 같이, 본 발명에 따른 액정표시장치는 DRD 패널의 랜더링 구조에 대응하기 위하여 상대적으로 가격이 싼 래치를 추가하고, 기존의 타이밍 콘트롤러에서 이뤄지던 데이터 랜더링을 데이터 구동회로의 래치 어레이에서 수행케 함으로써, 코스트 상승의 원인이 되는 라인 메모리를 타이밍 콘트롤러에서 제거하여 가격 경쟁력을 크게 높일 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

12 : 데이터 구동회로 122 : 래치 어레이
122A : 제1-1 래치 122B : 제1-2 래치
122C : 제2 래치 122D : 멀티플렉서
122E : 제3 래치

Claims

기수 게이트라인에 접속된 제1 그룹의 액정셀들과, 우수 게이트라인에 접속되어 좌우로 이웃한 상기 제1 그룹의 액정셀들 각각과 데이터라인을 공유하는 제2 그룹의 액정셀들을 포함한 화소 어레이를 갖는 액정표시패널;
래치 어레이를 포함하여 상기 화소 어레이의 데이터라인들을 시분할 방식으로 구동하기 위한 데이터 구동회로; 및
상기 데이터 구동회로에 디지털 비디오 데이터를 공급함과 아울러 상기 데이터 구동회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러를 구비하고;
상기 래치 어레이는 데이터 랜더링 제어신호에 따라 1 수평라인분의 디지털 비디오 데이터 중 상기 제2 그룹의 액정셀들에 인가될 제2 그룹 데이터만을 제2 래치를 통해 1/2 수평기간 딜레이시켜 상기 제1 그룹의 액정셀들에 인가될 제1 그룹 데이터와 시간적으로 분리하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 타이밍 콘트롤러로부터 입력되는 상기 데이터 랜더링 제어신호는,
상기 제1 그룹 데이터의 출력 타이밍을 제어하기 위한 제1 소스 출력 인에이블신호;
상기 제2 그룹 데이터의 출력 타이밍을 제어하기 위한 제2 소스 출력 인에이블신호; 및
상기 래치 어레이에 포함된 멀티플렉서의 출력 동작을 제어하기 위한 제1 및 제2 먹스 제어신호를 포함하는 것을 특징으로 하는 액정표시장치.
제 2 항에 있어서,
상기 제1 소스 출력 인에이블신호의 이웃한 폴링 에지들에 의해 각각 1 수평기간 만큼의 제1 기간과 제2 기간이 정의되고;
상기 제2 소스 출력 인에이블신호는 상기 제1 소스 출력 인에이블신호에 비해 1/2 수평기간 늦게 발생되고;
상기 제1 먹스 제어신호는, 상기 1 수평기간의 전반부 1/2 수평기간에서 하이논리로 발생되고, 상기 1 수평기간의 후반부 1/2 수평기간에서 로우논리로 발생되며;
상기 제2 먹스 제어신호는 상기 제1 먹스 제어신호와 반대 논리로 발생되는 것을 특징으로 하는 액정표시장치.
제 3 항에 있어서,
상기 제1 기간 동안 상기 제1 그룹 데이터를 순차적으로 래치하는 제1-1 래치;
상기 제1 기간 동안 상기 제2 그룹 데이터를 순차적으로 래치하는 제1-2 래치;
상기 제1 기간에 포함된 상기 제1 소스 출력 인에이블신호의 라이징 에지에서 상기 제1-2 래치로부터 상기 제2 그룹 데이터를 입력받는 상기 제2 래치; 및
상기 제1 소스 출력 인에이블신호의 폴링 에지로부터 시작되는 상기 제2 기간의 전반부 1/2 수평기간 동안 상기 멀티플렉서를 통해 상기 제1-1 래치로부터 입력되는 상기 제1 그룹 데이터를 출력하고, 상기 제2 기간의 후반부 1/2 수평기간 동안 상기 멀티플렉서를 통해 상기 제2 래치로부터 입력되는 제2 그룹 데이터를 출력하는 제3 래치를 구비하고;
상기 제1 그룹 데이터는 상기 제1 기간에 포함된 상기 제1 소스 출력 인에이블신호의 라이징 에지에서 상기 제1-1 래치로부터 상기 멀티플렉서로 출력되는 것을 특징으로 하는 액정표시장치.
제 4 항에 있어서,
상기 멀티플렉서는,
상기 제1 먹스 제어신호에 응답하여 상기 제2 기간의 전반부 1/2 수평기간 동안 상기 제1-1 래치와 상기 제3 래치를 전기적으로 연결하고;
상기 제2 먹스 제어신호에 응답하여 상기 제2 기간의 후반부 1/2 수평기간 동안 상기 제2 래치와 상기 제3 래치를 전기적으로 연결하는 것을 특징으로 하는 액정표시장치.
제 4 항에 있어서,
상기 제2 래치는 상기 제1 그룹 데이터에 비해 1/2 수평기간만큼 늦게 출력되도록 상기 제2 그룹 데이터를 상기 제2 기간의 전반부 1/2 수평기간 동안 홀딩하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 제1 그룹의 액정셀들은 상기 화소 어레이의 한 수평라인에 배치된 적색 액정셀들과 절반의 청색 액정셀들을 포함하고;
상기 제2 그룹의 액정셀들은 상기 수평라인에 배치된 녹색 액정셀들과 나머지 절반의 청색 액정셀들을 포함하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 래치 어레이는 플립 플롭으로 구현되는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 제1 그룹의 액정셀들은 1 수평기간 중 전반부 1/2 수평기간에서 상기 기수 게이트라인이 활성활 될 때 상기 1 그룹 데이터로 충전되고;
상기 제2 그룹의 액정셀들은 상기 1 수평기간 중 후반부 1/2 수평기간에서 상기 우수 게이트라인이 활성활 될 때 상기 2 그룹 데이터로 충전되는 것을 특징으로 하는 액정표시장치.