KR20090072784A

KR20090072784A - 액정표시장치와 그 구동방법

Info

Publication number: KR20090072784A
Application number: KR1020070141004A
Authority: KR
Inventors: 박지혜; 김철세
Original assignee: 엘지디스플레이 주식회사
Priority date: 2007-12-28
Filing date: 2007-12-28
Publication date: 2009-07-02
Also published as: KR101446349B1

Abstract

본 발명은 임펄스 방식으로 구동되는 액정표시장치와 그 구동방법에 관한 것이다.

이 액정표시장치는 다수의 데이터라인들과 다수의 게이트라인들이 교차되고 k(k는 2 이상의 자연수) 개의 블록으로 분할 구동되는 액정표시패널; 상기 액정표시패널 상에 형성되며 상기 k 개의 블록 각각의 게이트라인들에 게이트펄스를 독립적으로 공급하는 k 개의 게이트 드라이브 IC들을 가지는 게이트 구동회로; 상기 데이터라인들에 아날로그 데이터전압과 블랙 계조전압을 공급하는 데이터 구동회로; 및 상기 데이터 구동회로의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호를 발생함과 아울러, 상기 서로 독립적으로 구동되는 게이트 드라이브 IC들의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생하는 타이밍 콘트롤러를 구비한다.

임펄스, 모션 블러, 게이트 스타트 펄스, 독립, 분할

Description

액정표시장치와 그 구동방법{Liquid Crystal Display and Driving Method thereof}

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 빠르게 음극선관을 대체하고 있다.

액정표시장치에서는 액정의 유지특성에 의해 동영상에서 화면이 선명하지 못하고 흐릿하게 보이는 블러링(Bluring) 현상이 나타나게 된다. CRT는 도 1과 같이 매우 짧은 시간 동안만 형광체를 발광시켜 셀에 데이터를 표시한 후에 그 셀에서 발광이 없는 임펄스 구동으로 화상을 표시한다. 이에 비하여, 액정표시장치는 도 2와 같이 스캐닝기간 동안, 액정셀에 데이터가 공급된 후 나머지 필드 기간(또는 프레임기간) 동안 그 액정셀에 충전된 데이터가 유지되는 홀드 구동으로 화상을 표시한다.

CRT에 표시되는 동영상은 임펄스 구동으로 표시되기 때문에 도 3과 같이 관람자가 느끼는 지각영상(Perceived image)이 선명하게 된다. 이에 비하여, 액정표시장치에서는 동영상에서 액정의 유지특성 때문에 도 4와 같이 관람자가 느끼는 지각영상의 명암이 뚜렷하지 않고 흐릿하게 보여진다. 이러한 지각영상의 차이는 움직임을 추종하는 눈에서 일시적으로 지속되는 영상의 적분효과에 기인한다. 따라서, 액정표시장치의 응답속도가 빠르다 하더라도, 눈의 움직임과 매 프레임의 정적영상(static image) 사이의 불일치로 인하여 관람자는 흐릿한 화면을 보게 된다. 모션 블러(Motion blur) 현상을 개선하기 위하여, 비디오 데이터를 화면 상에 표시한 후에 그 화면에 블랙 데이터를 공급함으로써 액정표시장치를 임펄스 구동하는 기술 예컨대, 블랙 데이터 삽입방식(Black Data Insertion, BDI)이 제안되고 있다.

블랙 데이터 삽입방식의 하나로 표시화면을 다수의 블록으로 분할하여 분할 구동하고 각 블록들을 데이터 전압 충전(write), 데이터 전압 유지(hold), 블랙 데이터 삽입의 순으로 동작시킨다. 이러한 블랙 데이터 삽입방식은 표시화면을 다수의 블록으로 분할 구동하기 위해 블록마다 독립적으로 인가되는 게이트 출력 인에이블 신호를 이용한다. 다시 말해, 블랙 데이터 삽입방식은 데이터전압이 충전될 블록에 공급되는 게이트펄스를 발생하기 위해 제1 게이트 출력 인에이블 신호를 데이터전압 충전 블록에 독립적으로 인가하고, 블랙 데이터가 삽입될 블록에 공급되 는 게이트펄스를 발생하기 위해 제2 게이트 출력 인에이블 신호를 블랙 데이터 삽입 블록에 독립적으로 인가한다.

한편, 모듈 공정을 단순화하기 위해 A-Si TFT를 이용하여 게이트 드라이브 집적회로(integrated circuit : 이하 "IC" 라 함)들을 직접 액정표시패널의 하부 유리기판 상에 실장하는 GIP(Gate In Panel) 방식의 액정표시장치가 최근에 제안된 바 있다. 이 GIP 방식의 액정표시장치에는 게이트펄스의 출력을 제어하는 게이트 출력 인에이블 신호가 없다.

따라서, 블랙 데이터의 삽입을 통해 임펄스 구동하기 위해서는 표시 블록별로 독립적으로 인가되는 게이트 출력 인에이블 신호에 의해 게이트펄스가 개별적으로 제어되어야 하는 조건을 만족해야 하는데, GIP 방식의 액정표시장치는 게이트 출력 인에이블 신호를 이용하기 않기 때문에 블랙 데이터 삽입을 통한 임펄스 구동에 부적합하다.

따라서, 본 발명의 목적은 GIP 방식의 액정표시장치에 있어서, 블랙 데이터 삽입방식을 통한 임펄스 구동이 가능하도록 한 액정표시장치와 그 구동방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 다수의 데이터라인들과 다수의 게이트라인들이 교차되고 k(k는 2 이상의 자연수) 개의 블록으로 분할 구동되는 액정표시패널; 상기 액정표시패널 상에 형성되며 상기 k 개의 블록 각각의 게이트라인들에 게이트펄스를 독립적으로 공급하는 k 개의 게이트 드라이브 IC들을 가지는 게이트 구동회로; 상기 데이터라인들에 아날로그 데이터전압과 블랙 계조전압을 공급하는 데이터 구동회로; 및 상기 데이터 구동회로의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호를 발생함과 아울러, 상기 서로 독립적으로 구동되는 게이트 드라이브 IC들의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생하는 타이밍 콘트롤러를 구비한다.

상기 k 는 4인 것을 특징으로 한다.

상기 게이트 타이밍 제어신호는, 상기 게이트 드라이브 IC들 중 제1 게이트 드라이브 IC로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시하는 제1 게이트 스타트 펄스; 제2 게이트 드라이브 IC로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시하는 제2 게이트 스타트 펄스; 제3 게이트 드라이브 IC로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시하는 제3 게이트 스타트 펄스; 제4 게이트 드라이브 IC로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시하는 제4 게이트 스타트 펄스; 및 상기 게이트 스타트 펄스들을 쉬프트시키기 위한 게이트 쉬프트 클럭신호를 구비한다.

상기 제1 게이트 스타트 펄스는 제1-1 펄스(P1_black)와, 상기 제1-1 펄 스(P1_black)보다 대략 1/4 프레임 기간(1V/4)보다 짧은 기간 후에 발생되는 제1-2 펄스(P1_data)를 포함하고; 상기 제2 게이트 스타트 펄스는 제2-1 펄스(P2_black)와, 상기 제2-1 펄스(P2_black)보다 대략 1/4 프레임 기간(1V/4)보다 짧은 기간 후에 발생되는 제2-2 펄스(P2_data)를 포함하고; 상기 제3 게이트 스타트 펄스는 제3-1 펄스(P3_black)와, 상기 제3-1 펄스(P3_black)보다 대략 1/4 프레임 기간(1V/4)보다 짧은 기간 후에 발생되는 제3-2 펄스(P3_data)를 포함하며; 상기 제4 게이트 스타트 펄스는 제4-1 펄스(P4_black)와, 상기 제4-1 펄스(P4_black)보다 대략 1/4 프레임 기간(1V/4)보다 짧은 기간 후에 발생되는 제4-2 펄스(P1_data)를 포함한다.

상기 제1-1 펄스(P1_black)의 펄스폭 및 상기 제1-2 펄스(P1_data)의 펄스폭은 대략 1 수평기간이고; 상기 제2-1 펄스(P2_black)의 펄스폭 및 상기 제2-2 펄스(P2_data)의 펄스폭은 대략 1 수평기간이며, 상기 제2-1 펄스(P2_black)는 상기 제1-2 펄스(P1_data)와 일 부분이 중첩되어 상기 제1-2 펄스(P1_data)보다 늦게 발생되고; 상기 제3-1 펄스(P3_black)의 펄스폭 및 상기 제3-2 펄스(P3_data)의 펄스폭은 대략 1 수평기간이며, 상기 제3-1 펄스(P3_black)는 상기 제2-2 펄스(P2_data)와 일 부분이 중첩되어 상기 제2-2 펄스(P2_data)보다 늦게 발생되고;상기 제4-1 펄스(P4_black)의 펄스폭 및 상기 제2-2 펄스(P2_data)의 펄스폭은 대략 1 수평기간이며, 상기 제4-1 펄스(P4_black)는 상기 제3-2 펄스(P3_data)와 일 부분이 중첩되어 상기 제3-2 펄스(P3_data)보다 늦게 발생된다.

상기 제1 게이트 드라이브 IC는 상기 제1-1 펄스(P1_black)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 1-1 게이트펄스를 발생하여 제1 블록의 게이트라인들에 순차적으로 공급하고, 상기 제1-2 펄스(P1_data)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 1-2 게이트펄스를 발생하여 상기 제1 블록의 게이트라인들에 순차적으로 공급하며; 상기 제2 게이트 드라이브 IC는 상기 제2-1 펄스(P2_black)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 2-1 게이트펄스를 발생하여 제2 블록의 게이트라인들에 순차적으로 공급하고, 상기 제2-2 펄스(P2_data)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 2-2 게이트펄스를 발생하여 상기 제2 블록의 게이트라인들에 순차적으로 공급하며; 상기 제3 게이트 드라이브 IC는 상기 제3-1 펄스(P3_black)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 3-1 게이트펄스를 발생하여 제3 블록의 게이트라인들에 순차적으로 공급하고, 상기 제3-2 펄스(P3_data)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 3-2 게이트펄스를 발생하여 상기 제3 블록의 게이트라인들에 순차적으로 공급하며; 상기 제4 게이트 드라이브 IC는 상기 제4-1 펄스(P4_black)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 4-1 게이트펄스를 발생하여 제4 블록의 게이트라인들에 순차적으로 공급하고, 상기 제4-2 펄스(P4_data)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 4-2 게이트펄스를 발생하여 상기 제4 블록의 게이트라인들에 순차적으로 공급한다.

1 프레임 기간 중 제1 서브 프레임 기간 동안, 상기 1-2 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 아날로그 데이터전압에 동기되고, 상기 2-1 게 이트펄스는 상기 데이터 구동회로부터 공급되는 상기 블랙 계조전압에 동기되며; 상기 제1 서브 프레임 기간에 이은 제2 서브 프레임 기간 동안, 상기 2-2 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 아날로그 데이터전압에 동기되고, 상기 3-1 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 블랙 계조전압에 동기되며; 상기 제2 서브 프레임 기간에 이은 제3 서브 프레임 기간 동안, 상기 3-2 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 아날로그 데이터전압에 동기되고, 상기 4-1 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 블랙 계조전압에 동기되며; 상기 제3 서브 프레임 기간에 이은 제4 서브 프레임 기간 동안, 상기 4-2 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 아날로그 데이터전압에 동기되고, 상기 1-1 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 블랙 계조전압에 동기된다.

상기 제1 서브 프레임기간 동안, 상기 제3 게이트 드라이브 IC 및 제4 게이트 드라이브 IC에는 게이트 스타트 펄스가 인가되지 않으며; 상기 제2 서브 프레임기간 동안, 상기 제1 게이트 드라이브 IC 및 제4 게이트 드라이브 IC에는 게이트 스타트 펄스가 인가되지 않으며; 상기 제3 서브 프레임기간 동안, 상기 제1 게이트 드라이브 IC 및 제2 게이트 드라이브 IC에는 게이트 스타트 펄스가 인가되지 않으며; 상기 제4 서브 프레임기간 동안, 상기 제2 게이트 드라이브 IC 및 제3 게이트 드라이브 IC에는 게이트 스타트 펄스가 인가되지 않는다.

본 발명의 실시예에 따라 다수의 데이터라인들과 다수의 게이트라인들이 교차되고 k(k는 2 이상의 자연수) 개의 블록으로 분할 구동되는 액정표시패널, 상기 액정표시패널 상에 형성되며 상기 k 개의 블록 각각의 게이트라인들에 게이트펄스를 독립적으로 공급하는 k 개의 게이트 드라이브 IC들을 가지는 게이트 구동회로, 및 상기 데이터라인들에 아날로그 데이터전압과 블랙 계조전압을 공급하는 데이터 구동회로를 가지는 액정표시장치의 구동방법은, 상기 데이터 구동회로의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호를 발생하는 단계; 및 상기 서로 독립적으로 구동되는 게이트 드라이브 IC들의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생하는 단계를 포함한다.

본 발명에 따른 액정표시장치와 그 구동방법은 분할 구동되는 액정표시패널의 다수의 블록 각각에 대응되는 다수의 게이트 드라이브 IC들에 독립적으로 게이트 스타트 펄스를 공급하고, 이 게이트 스타트 펄스에 기반하여 각 블록별로 데이터 기입, 데이터 유지, 및 블랙 삽입을 독립적으로 수행함으로써 임펄스 구동을 가능하게 할 수 있다.

이하, 도 5 내지 도 10d를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 5는 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도이다. 도 6은 도 5의 게이트 구동회로를 상세히 나타내는 도면이다.

도 5를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(80), 타이밍 콘트롤러(81), 데이터 구동회로(82), 및 게이트 구동회로(83)를 구비한다. 데이터 구동회로(82)는 다수의 소스 드라이브 IC들을 포함한다. 게이트 구동회로(83)는 다수의 게이트 드라이브 IC들(831 내지 834)을 포함한다.

액정표시패널은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정표시패널은 m 개의 데이터라인들(84)과 n 개의 게이트라인들(85)의 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다.

액정표시패널의 하부 유리기판에는 데이터라인들(84), 게이트라인들(85), TFT들, 및 스토리지 커패시터(Cst)가 형성된다. 액정셀들(Clc)은 TFT에 접속되어 화소전극들(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 액정표시패널의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성된다. 한편, 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. 액정표시패널의 상부 유리기판과 하부 유리기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 계면에 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

이 액정표시패널의 표시화면은 게이트 드라이브 IC들(831 내지 834)에 인가되는 게이트 타이밍 제어신호에 따라 다수의 블록(BL1 내지 BL4)으로 분할 구동된다. 이 블록들(BL1 내지 BL4)은 데이터 기입, 데이터 유지, 및 블랙 삽입 순서로 순차적으로 구동된다.

타이밍 콘트롤러(81)는 수직/수평 동기신호(Vsync, Hsync), 데이터 인에이블 신호(Data Enable), 도트클럭신호(DCLK)등의 타이밍신호를 입력받아 데이터 구동회로(82), 및 게이트 구동회로(83)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 이러한 제어신호들은 게이트 타이밍 제어신호와 데이터 타이밍 제어신호를 포함한다. 또한, 타이밍 콘트롤러(81)는 데이터 구동회로(82)에 디지털 비디오 데이터(RGB)를 공급한다.

게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭신호(Gate Shift Clock, GSC)등을 포함한다. 게이트 스타트 펄스(GSP)에는 제1 게이트 스타트 펄스 내지 제4 게이트 스타트 펄스(GSP1 내지 GSP4)가 포함된다. 반면, 이 게이트 타이밍 제어신호는 게이트 출력 인에이블신호(Gate Output Enable, GOE)를 포함하지는 않는다.

제1 내지 제4 게이트 스타트 펄스(GSP1 내지 GSP4)는 각각 제1 내지 제4 게이트 드라이브 IC(831 내지 834)에 개별적으로 인가된다. 제1 게이트 스타트 펄스(GSP1)는 제1 게이트 드라이브 IC(831)에 인가되어 제1 게이트 드라이브 IC(831)로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시한다. 제2 게이트 스타트 펄스(GSP2)는 제2 게이트 드라이브 IC(832)에 인가되어 제2 게이트 드라이브 IC(832)로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시한다. 제3 게이트 스타트 펄스(GSP3)는 제3 게이트 드라이브 IC(833)에 인가되어 제3 게이트 드라이브 IC(833)로부터 첫 번째 게이트펄스가 발 생되도록 스캔이 시작되는 시작 라인을 지시한다. 그리고, 제4 게이트 스타트 펄스(GSP4)는 제4 게이트 드라이브 IC(834)에 인가되어 제4 게이트 드라이브 IC(834)로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시한다.

게이트 쉬프트 클럭신호(GSC)는 게이트 스타트 펄스들(GSP1 내지 GSP4)을 쉬프트시키기 위한 클럭신호이다. 게이트 쉬프트 클럭신호(GSC)는 도 6과 같이 4 개의 클럭들(Clk1 내지 Clk4)을 포함한 4 상 클럭신호에 의해 생성된다. 한편, 게이트 쉬프트 클럭신호(GSC)는 2개의 클럭들을 포함한 2 상 클럭신호 또는 3개의 클럭들을 포함한 3 상 클럭신호에 의해 생성될 수도 있다. 게이트 드라이브 IC들(831 내지 834)의 쉬프트 레지스터는 게이트 쉬프트 클럭신호(GSC)의 라이징 에지에 동기하여 게이트 쉬프트 클럭신호(GSC)의 하이논리기간 동안 게이트펄스를 발생한다.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL), 및 BDI 소스 출력 인에이블신호(Source Output Enable, SOEb) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터가 표시될 1 수평라인에서 시작 화소를 지시한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동회로(82) 내에서 데이터의 래치동작을 지시한다. 극성제어신호(POL)는 데이터 구동회로(82)로부터 출력되는 아날로그 비디오 데이터전압의 극성을 제어한다. BDI 소스 출력 인에이블신호(SOEb)는 소스 드라이브 IC의 출력을 제어한다.

데이터 구동회로(82)의 데이터 드라이브 IC들 각각은 쉬프트 레지스터, 래치, 디지털-아날로그 변환기, 출력 버퍼 등을 포함한다. 데이터 구동회로(82)는 타이밍 콘트롤러(81)의 제어 하에 디지털 비디오 데이터(RGB)를 래치한다. 그리고 데이터 구동회로(82)는 차지쉐어전압 또는 정극성/부극성 프리차지전압으로 발생되는 블랙 계조전압을 데이터라인들(84)에 공급한 후, 디지털 비디오 데이터(RGB)를 극성제어신호(POL)에 따라 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압을 발생하고 그 데이터전압을 데이터라인들(84)에 공급한다. 이 데이터 구동회로(82)는 데이터 기입 블록으로 구동되는 블록(BL1 내지 BL4)의 스캔타임 동안 데이터전압을 데이터라인들(84)에 공급하고, 블랙 삽입 블록으로 구동되는 블록(BL1 내지 BL4)의 스캔타임 동안 블랙 계조 전압을 데이터라인들(84)에 공급한다.

게이트 드라이브 IC들(831 내지 834) 각각은 쉬프트 레지스터, 쉬프트 레지스터와 게이트라인(85) 사이에 접속되는 출력 버퍼를 각각 포함하여 액정표시패널(80)의 하부 유리기판 상에 형성된다.

게이트 드라이브 IC들(831 내지 834)은 게이트 타이밍 제어신호들에 응답하여 게이트펄스를 게이트라인들(85)에 순차적으로 공급한다. 이러한 게이트 드라이브 IC들(831 내지 834)은 대략 1/4 프레임 간격으로 발생되는 제1 내지 제4 게이트 스타트 펄스(GSP1 내지 GSP4) 각각에 의해 블록들(BL1 내지 BL4)을 데이터 기입 블록, 데이터 유지 블록, 블랙 삽입 블록으로 구동한다.

블랙 삽입 블록의 액정셀들에 공급되는 블랙 계조전압은 타이밍 콘트롤러(81) 또는 데이터 구동회로(82) 내에서 생성될 수 있다. 타이밍 콘트롤러(81)는 디지털 비디오 데이터들(RGB) 사이에 블랙 삽입 블록의 스캔타임에 동기되도록 디 지털 블랙 계조 데이터를 삽입하고, 데이터 구동회로(82)는 그 디지털 블랙 계조 데이터를 아날로그 블랙 계조 전압으로 변환할 수 있다.

도 7은 도 5에 도시된 제1 내지 제4 게이트 스타트 펄스(GSP1 내지 GSP4)를 나타내는 파형도이다. 도 8a 내지 도 8d는 도 7에서 서브 프레임에 따라 각 블록별 게이트 드라이브 IC들에 인가되는 게이트 타이밍 제어신호들과 게이트 드라이브 IC들로부터 발생되는 게이트펄스를 나타냄과 아울러, 소스 드라이브 IC들에 인가되는 타이밍 제어신호들과 데이터라인에 교대로 공급되는 아날로그 데이터전압과 블랙 계조전압을 나타낸다.

도 7을 참조하면, 제1 게이트 스타트 펄스(GSP1)는 제1-1 펄스(P1_black)와, 제1-1 펄스(P1_black)보다 대략 1/4 프레임 기간(1V/4)보다 짧은 기간 후에 발생되는 제1-2 펄스(P1_data)를 포함한다.

제1-1 펄스(P1_black)의 펄스폭은 대략 1 수평기간이며, 제1-2 펄스(P1_data)의 펄스폭도 대략 1 수평기간이다. 제1 게이트 드라이브 IC(831)는 제1-1 펄스(P1_black)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시켜 도 8d와 같은 게이트펄스를 순차적으로 발생한 후 제1 블록(BL1)에 공급한다. 제4 서브 프레임 기간(SF4) 동안, 제1 블록(BL1)은 제1-1 펄스(P1_black)에 응답하여 동작하기 시작하는 제1 게이트 드라이브 IC(831)에 의해 스캐닝이 시작됨으로써 블랙 삽입 블록으로 구동된다.

또한, 제1 게이트 드라이브 IC(831)는 제1-2 펄스(P1_data)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시켜 도 8a와 같은 게이트펄스를 순차적으로 발생한 후 제1 블록(BL1)에 공급한다. 제1 서브 프레임 기간(SF1) 동안, 제1 블록(BL1)은 제1-2 펄스(P1_data)에 응답하여 동작하기 시작하는 제1 게이트 드라이브 IC(831)에 의해 스캐닝이 시작됨으로써 데이터 기입 블록으로 구동된다.

제2 게이트 스타트 펄스(GSP2)는 제2-1 펄스(P2_black)와, 제2-1 펄스(P2_black)보다 대략 1/4 프레임 기간(1V/4)보다 짧은 기간 후에 발생되는 제2-2 펄스(P2_data)를 포함한다.

제2-1 펄스(P2_black)는 대략 1 수평기간의 펄스폭을 가지며, 제1-2 펄스(P1_data)와 일 부분이 중첩되어 제1-2 펄스(P1_data)보다 늦게 발생된다. 제2-2 펄스(P2_data)의 펄스폭은 대략 1 수평기간이다. 제2 게이트 드라이브 IC(832)는 제2-1 펄스(P2_black)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시켜 도 8a와 같은 게이트펄스를 순차적으로 발생한 후 제2 블록(BL2)에 공급한다. 제1 서브 프레임 기간(SF1) 동안, 제2 블록(BL2)은 제2-1 펄스(P2_black)에 응답하여 동작하기 시작하는 제2 게이트 드라이브 IC(832)에 의해 스캐닝이 시작됨으로써 블랙 삽입 블록으로 구동된다.

또한, 제2 게이트 드라이브 IC(832)는 제2-2 펄스(P2_data)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시켜 도 8b와 같은 게이트펄스를 순차적으로 발생한 후 제2 블록(BL2)에 공급한다. 제2 서브 프레임 기간(SF2) 동안, 제2 블록(BL2)은 제2-2 펄스(P2_data)에 응답하여 동작하기 시작하는 제2 게이트 드라이브 IC(832)에 의해 스캐닝이 시작됨으로써 데이터 기입 블록으로 구동된다.

제3 게이트 스타트 펄스(GSP3)는 제3-1 펄스(P3_black)와, 제3-1 펄 스(P3_black)보다 대략 1/4 프레임 기간(1V/4)보다 짧은 기간 후에 발생되는 제3-2 펄스(P3_data)를 포함한다.

제3-1 펄스(P3_black)는 대략 1 수평기간의 펄스폭을 가지며, 제2-2 펄스(P2_data)와 일 부분이 중첩되어 제2-2 펄스(P2_data)보다 늦게 발생된다. 제3-2 펄스(P3_data)의 펄스폭은 대략 1 수평기간이다. 제3 게이트 드라이브 IC(833)는 제3-1 펄스(P3_black)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시켜 도 8b와 같은 게이트펄스를 순차적으로 발생한 후 제3 블록(BL3)에 공급한다. 제2 서브 프레임 기간(SF2) 동안, 제3 블록(BL3)은 제3-1 펄스(P3_black)에 응답하여 동작하기 시작하는 제3 게이트 드라이브 IC(833)에 의해 스캐닝이 시작됨으로써 블랙 삽입 블록으로 구동된다.

또한, 제3 게이트 드라이브 IC(833)는 제3-2 펄스(P3_data)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시켜 도 8c와 같은 게이트펄스를 순차적으로 발생한 후 제3 블록(BL3)에 공급한다. 제3 서브 프레임 기간(SF3) 동안, 제3 블록(BL3)은 제3-2 펄스(P3_data)에 응답하여 동작하기 시작하는 제3 게이트 드라이브 IC(833)에 의해 스캐닝이 시작됨으로써 데이터 기입 블록으로 구동된다.

제4 게이트 스타트 펄스(GSP4)는 제4-1 펄스(P4_black)와, 제4-1 펄스(P4_black)보다 대략 1/4 프레임 기간(1V/4)보다 짧은 기간 후에 발생되는 제4-2 펄스(P4_data)를 포함한다.

제4-1 펄스(P4_black)는 대략 1 수평기간의 펄스폭을 가지며, 제3-2 펄스(P3_data)와 일 부분이 중첩되어 제3-2 펄스(P3_data)보다 늦게 발생된다. 제4- 2 펄스(P4_data)의 펄스폭은 대략 1 수평기간이다. 제4 게이트 드라이브 IC(834)는 제4-1 펄스(P4_black)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시켜 도 8c와 같은 게이트펄스를 순차적으로 발생한 후 제4 블록(BL4)에 공급한다. 제3 서브 프레임 기간(SF3) 동안, 제4 블록(BL4)은 제4-1 펄스(P4_black)에 응답하여 동작하기 시작하는 제4 게이트 드라이브 IC(834)에 의해 스캐닝이 시작됨으로써 블랙 삽입 블록으로 구동된다.

또한, 제4 게이트 드라이브 IC(834)는 제4-2 펄스(P4_data)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시켜 도 8d와 같은 게이트펄스를 순차적으로 발생한 후 제4 블록(BL4)에 공급한다. 제4 서브 프레임 기간(SF4) 동안, 제4 블록(BL4)은 제4-2 펄스(P4_data)에 응답하여 동작하기 시작하는 제4 게이트 드라이브 IC(834)에 의해 스캐닝이 시작됨으로써 데이터 기입 블록으로 구동된다.

도 9는 본 발명의 실시예에 따른 액정표시장치가 임펄스 구동할 때 각 블록별 데이터 기입, 데이터 유지, 및 블랙 삽입 동작을 보여 준다. 도 10a 내지 도 10d는 도 9에서 서브 프레임에 따라 각 블록별 게이트 드라이브 IC들에 인가되는 게이트 타이밍 제어신호들과 화면의 표시상태를 나타낸다.

도 9를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(80)의 표시화면을 다수의 블록으로 분할하여 각 블록별로 데이터 기입 -> 데이터 유지 -> 블랙 삽입의 동작으로 각 블록들을 독립적으로 제어한다. 또한, 본 발명의 실시예에 따른 액정표시장치는 1 프레임기간을 블록들의 개수만큼의 서브 프레임들로 시분할 구동하고, 각 서브 프레임들(SF1 내지 SF4)에서 어느 한 블록을 데이터기입 블록으로 제어하고, 다른 두개의 블록을 데이터유지 블록으로 제어하며, 또 다른 하나의 블록을 블랙 삽입 블록으로 제어한다.

게이트 구동회로(83)가 4 개의 게이트 드라이브 IC들(831 내지 834)로 구성되고, 그 게이트 드라이브 IC들(831 내지 834)에 대응하여 액정표시패널(80)을 4 개의 블록들(BL1 내지 BL4)로 공간적으로 분할 구동하고, 1 프레임기간을 4 개의 서브 프레임으로 시분할 구동한다고 가정할 때, 각 블록들(BL1 내지 BL4)과 그에 대응하는 데이터/게이트 드라이브 IC들의 동작을 설명하면 다음과 같다.

제1 서브 프레임기간(SF1) 동안, 제1 게이트 드라이브 IC(831)에는 도 10a와 같이 제1-2 펄스(P1_data)로 발생되는 제1 게이트 스타트 펄스(GSP1)와 게이트 쉬프트 클럭(GSC)이 인가된다. 따라서, 제1 게이트 드라이브 IC(831)는 제1-2 펄스(P1_data)로 발생되는 제1 게이트 스타트 펄스(GSP1)와 게이트 쉬프트 클럭(GSC)에 응답하여 대략 1 수평기간 만큼의 펄스폭을 가지는 게이트펄스를 제1 블록(BL1)의 게이트라인들에 순차적으로 공급한다. 제1 블록(BL1)이 스캐닝되는 동안, 소스 드라이브 IC들은 도 8a와 같이 BDI 소스 출력 인에이블 신호(SOEb)에 응답하여 블랙 계조전압과 아날로그 비디오 데이터전압을 교대로 출력한다. 이 때, 제1 블록(BL1)의 게이트라인들에 순차적으로 공급되는 게이트펄스들은 소스 드라이브 IC들로부터 출력되는 아날로그 비디오 데이터전압에 동기된다. 따라서, 제1 서브 프레임기간(SF1) 동안, 제1 블록(BL1)에는 1 라인씩 순차적으로 아날로그 비디오 데이터전압이 충전(즉, 기입)된다.

제1 서브 프레임기간(SF1) 동안, 제2 게이트 드라이브 IC(832)에는 도 10a와 같이 제2-1 펄스(P2_black)로 발생되는 제2 게이트 스타트 펄스(GSP2)와 게이트 쉬프트 클럭(GSC)이 인가된다. 따라서, 제2 게이트 드라이브 IC(832)는 제2-1 펄스(P2_black)로 발생되는 제2 게이트 스타트 펄스(GSP2)와 게이트 쉬프트 클럭(GSC)에 응답하여 대략 1 수평기간 만큼의 펄스폭을 가지는 게이트펄스를 제2 블록(BL2)의 게이트라인들에 순차적으로 공급한다. 제2 블록(BL2)이 스캐닝되는 동안, 소스 드라이브 IC들은 도 8a와 같이 소스 출력 인에이블 신호(SOEb)에 응답하여 블랙 계조전압과 아날로그 비디오 데이터전압을 교대로 출력한다. 이 때, 제2 블록(BL2)의 게이트라인들에 순차적으로 공급되는 게이트펄스들은 소스 드라이브 IC들로부터 출력되는 블랙 계조전압에 동기된다. 따라서, 제1 서브 프레임기간(SF1) 동안, 제2 블록(BL2)에는 1 라인씩 순차적으로 블랙 계조전압이 충전된다.

제1 서브 프레임기간(SF1) 동안, 제3 및 제4 게이트 드라이브 IC(833,834)에는 도 10a와 같이 게이트 스타트 펄스가 인가되지 않는다. 따라서, 제1 서브 프레임기간(SF1) 동안 제3 및 제4 블록(BL3,BL4)의 액정셀들은 이전 프레임기간에 충전한 아날로그 데이터전압을 유지한다.

제2 서브 프레임기간(SF2) 동안, 제1 게이트 드라이브 IC(831)에는 도 10b와 같이 게이트 스타트 펄스가 인가되지 않는다. 따라서, 제2 서브 프레임기간(SF2) 동안 제1 블록(BL1)의 액정셀들은 제1 서브 프레임기간(SF1)에 충전한 아날로그 데이터전압을 유지한다.

제2 서브 프레임기간(SF2) 동안, 제2 게이트 드라이브 IC(832)에는 도 10b와 같이 제2-2 펄스(P2_data)로 발생되는 제2 게이트 스타트 펄스(GSP2)와 게이트 쉬 프트 클럭(GSC)이 인가된다. 따라서, 제2 게이트 드라이브 IC(832)는 제2-2 펄스(P2_data)로 발생되는 제2 게이트 스타트 펄스(GSP2)와 게이트 쉬프트 클럭(GSC)에 응답하여 대략 1 수평기간 만큼의 펄스폭을 가지는 게이트펄스를 제2 블록(BL2)의 게이트라인들에 순차적으로 공급한다. 제2 블록(BL2)이 스캐닝되는 동안, 소스 드라이브 IC들은 도 8b와 같이 BDI 소스 출력 인에이블 신호(SOEb)에 응답하여 블랙 계조전압과 아날로그 비디오 데이터전압을 교대로 출력한다. 이 때, 제2 블록(BL2)의 게이트라인들에 순차적으로 공급되는 게이트펄스들은 소스 드라이브 IC들로부터 출력되는 아날로그 비디오 데이터전압에 동기된다. 따라서, 제2 서브 프레임기간(SF2) 동안, 제2 블록(BL2)에는 1 라인씩 순차적으로 아날로그 비디오 데이터전압이 충전된다.

제2 서브 프레임기간(SF2) 동안, 제3 게이트 드라이브 IC(833)에는 도 10b와 같이 제3-1 펄스(P3_black)로 발생되는 제3 게이트 스타트 펄스(GSP3)와 게이트 쉬프트 클럭(GSC)이 인가된다. 따라서, 제3 게이트 드라이브 IC(833)는 제3-1 펄스(P3_black)로 발생되는 제3 게이트 스타트 펄스(GSP3)와 게이트 쉬프트 클럭(GSC)에 응답하여 대략 1 수평기간 만큼의 펄스폭을 가지는 게이트펄스를 제3 블록(BL3)의 게이트라인들에 순차적으로 공급한다. 제3 블록(BL3)이 스캐닝되는 동안, 소스 드라이브 IC들은 도 8b와 같이 BDI 소스 출력 인에이블 신호(SOEb)에 응답하여 블랙 계조전압과 아날로그 비디오 데이터전압을 교대로 출력한다. 이 때, 제3 블록(BL3)의 게이트라인들에 순차적으로 공급되는 게이트펄스들은 소스 드라이브 IC들로부터 출력되는 블랙 계조전압에 동기된다. 따라서, 제2 서브 프레임기 간(SF2) 동안, 제3 블록(BL3)에는 1 라인씩 순차적으로 블랙 계조전압이 충전된다.

제2 서브 프레임기간(SF2) 동안, 제4 게이트 드라이브 IC(834)에는 도 10b와 같이 게이트 스타트 펄스가 인가되지 않는다. 따라서, 제2 서브 프레임기간(SF2) 동안 제4 블록(BL4)의 액정셀들은 이전 프레임기간에 충전한 아날로그 데이터전압을 유지한다.

제3 서브 프레임기간(SF3) 동안, 제1 게이트 드라이브 IC(831)에는 도 10c와 같이 게이트 스타트 펄스가 인가되지 않는다. 따라서, 제3 서브 프레임기간(SF3) 동안 제1 블록(BL1)의 액정셀들은 제1 서브 프레임기간(SF1)에 충전한 아날로그 데이터전압을 유지한다.

제3 서브 프레임기간(SF3) 동안, 제2 게이트 드라이브 IC(832)에는 도 10c와 같이 게이트 스타트 펄스가 인가되지 않는다. 따라서, 제3 서브 프레임기간(SF3) 동안 제2 블록(BL2)의 액정셀들은 제2 서브 프레임기간(SF2)에 충전한 아날로그 데이터전압을 유지한다.

제3 서브 프레임기간(SF3) 동안, 제3 게이트 드라이브 IC(833)에는 도 10c와 같이 제3-2 펄스(P3_data)로 발생되는 제3 게이트 스타트 펄스(GSP3)와 게이트 쉬프트 클럭(GSC)이 인가된다. 따라서, 제3 게이트 드라이브 IC(833)는 제3-2 펄스(P3_data)로 발생되는 제3 게이트 스타트 펄스(GSP3)와 게이트 쉬프트 클럭(GSC)에 응답하여 대략 1 수평기간 만큼의 펄스폭을 가지는 게이트펄스를 제3 블록(BL3)의 게이트라인들에 순차적으로 공급한다. 제3 블록(BL3)이 스캐닝되는 동안, 소스 드라이브 IC들은 도 8c와 같이 BDI 소스 출력 인에이블 신호(SOEb)에 응답하여 블 랙 계조전압과 아날로그 비디오 데이터전압을 교대로 출력한다. 이 때, 제3 블록(BL3)의 게이트라인들에 순차적으로 공급되는 게이트펄스들은 소스 드라이브 IC들로부터 출력되는 아날로그 비디오 데이터전압에 동기된다. 따라서, 제3 서브 프레임기간(SF3) 동안, 제3 블록(BL3)에는 1 라인씩 순차적으로 아날로그 비디오 데이터전압이 충전된다.

제3 서브 프레임기간(SF3) 동안, 제4 게이트 드라이브 IC(834)에는 도 10c와 같이 제4-1 펄스(P4_black)로 발생되는 제4 게이트 스타트 펄스(GSP4)와 게이트 쉬프트 클럭(GSC)이 인가된다. 따라서, 제4 게이트 드라이브 IC(834)는 제4-1 펄스(P4_black)로 발생되는 제4 게이트 스타트 펄스(GSP4)와 게이트 쉬프트 클럭(GSC)에 응답하여 대략 1 수평기간 만큼의 펄스폭을 가지는 게이트펄스를 제4 블록(BL4)의 게이트라인들에 순차적으로 공급한다. 제4 블록(BL4)이 스캐닝되는 동안, 소스 드라이브 IC들은 도 8c와 같이 BDI 소스 출력 인에이블 신호(SOEb)에 응답하여 블랙 계조전압과 아날로그 비디오 데이터전압을 교대로 출력한다. 이 때, 제4 블록(BL4)의 게이트라인들에 순차적으로 공급되는 게이트펄스들은 소스 드라이브 IC들로부터 출력되는 블랙 계조전압에 동기된다. 따라서, 제3 서브 프레임기간(SF3) 동안, 제4 블록(BL4)에는 1 라인씩 순차적으로 블랙 계조전압이 충전된다.

제4 서브 프레임기간(SF4) 동안, 제1 게이트 드라이브 IC(831)에는 도 10d와 같이 제1-1 펄스(P1_black)로 발생되는 제1 게이트 스타트 펄스(GSP1)와 게이트 쉬프트 클럭(GSC)이 인가된다. 따라서, 제1 게이트 드라이브 IC(831)는 제1-1 펄스(P1_black)로 발생되는 제1 게이트 스타트 펄스(GSP1)와 게이트 쉬프트 클 럭(GSC)에 응답하여 대략 1 수평기간 만큼의 펄스폭을 가지는 게이트펄스를 제1 블록(BL1)의 게이트라인들에 순차적으로 공급한다. 제1 블록(BL1)이 스캐닝되는 동안, 소스 드라이브 IC들은 도 8d와 같이 BDI 소스 출력 인에이블 신호(SOEb)에 응답하여 블랙 계조전압과 아날로그 비디오 데이터전압을 교대로 출력한다. 이 때, 제1 블록(BL1)의 게이트라인들에 순차적으로 공급되는 게이트펄스들은 소스 드라이브 IC들로부터 출력되는 블랙 계조전압에 동기된다. 따라서, 제4 서브 프레임기간(SF4) 동안, 제1 블록(BL1)에는 1 라인씩 순차적으로 블랙 계조전압이 충전된다.

제4 서브 프레임기간(SF4) 동안, 제2 게이트 드라이브 IC(832)에는 도 10d와 같이 게이트 스타트 펄스가 인가되지 않는다. 따라서, 제4 서브 프레임기간(SF4) 동안 제2 블록(BL2)의 액정셀들은 제2 서브 프레임기간(SF2)에 충전한 아날로그 데이터전압을 유지한다.

제4 서브 프레임기간(SF4) 동안, 제3 게이트 드라이브 IC(833)에는 도 10d와 같이 게이트 스타트 펄스가 인가되지 않는다. 따라서, 제4 서브 프레임기간(SF4) 동안 제3 블록(BL3)의 액정셀들은 제3 서브 프레임기간(SF2)에 충전한 아날로그 데이터전압을 유지한다.

제4 서브 프레임기간(SF4) 동안, 제4 게이트 드라이브 IC(833)에는 도 10d와 같이 제4-2 펄스(P4_data)로 발생되는 제4 게이트 스타트 펄스(GSP4)와 게이트 쉬프트 클럭(GSC)이 인가된다. 따라서, 제4 게이트 드라이브 IC(833)는 제4-2 펄스(P4_data)로 발생되는 제4 게이트 스타트 펄스(GSP4)와 게이트 쉬프트 클럭(GSC)에 응답하여 대략 1 수평기간 만큼의 펄스폭을 가지는 게이트펄스를 제4 블록(BL4) 의 게이트라인들에 순차적으로 공급한다. 제4 블록(BL4)이 스캐닝되는 동안, 소스 드라이브 IC들은 도 8d와 같이 BDI 소스 출력 인에이블 신호(SOEb)에 응답하여 블랙 계조전압과 아날로그 비디오 데이터전압을 교대로 출력한다. 이 때, 제4 블록(BL4)의 게이트라인들에 순차적으로 공급되는 게이트펄스들은 소스 드라이브 IC들로부터 출력되는 아날로그 비디오 데이터전압에 동기된다. 따라서, 제4 서브 프레임기간(SF4) 동안, 제4 블록(BL4)에는 1 라인씩 순차적으로 아날로그 비디오 데이터전압이 충전된다.

상술한 바와 같이, 본 발명에 따른 액정표시장치와 그 구동방법은 분할 구동되는 액정표시패널의 다수의 블록 각각에 대응되는 다수의 게이트 드라이브 IC들에 독립적으로 게이트 스타트 펄스를 공급하고, 이 게이트 스타트 펄스에 기반하여 각 블록별로 데이터 기입, 데이터 유지, 및 블랙 삽입을 독립적으로 수행함으로써 임펄스 구동을 가능하게 할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 예컨데, 본 발명의 실시예에서는 4개의 블록, 4개의 게이트 드라이브 IC, 4개의 게이트 스타트 펄스, 및 4개의 서브 프레임을 통해 임펄스 구동되는 액정표시장치를 예로 들어 설명했지만 본 발명의 기술적 사상은 이에 한정되는 것이 아니라, k(k는 2이상의 자연수)개의 블록, k개의 게이트 드라이브 IC, k개의 게이트 스타트 펄스, 및 k개의 서브 프레임을 통해 임펄스 구동되는 액정표시장치에도 적용될 수 있음은 물론이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 음극선관의 발광특성을 나타내는 특성도.

도 2는 액정표시장치의 발광특성을 나타내는 특성도.

도 3은 관람자가 느끼는 음극선관의 지각영상을 나타내는 도면.

도 4는 관람자가 느끼는 액정표시장치의 지각영상을 나타내는 도면.

도 5는 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도.

도 6은 도 5의 게이트 구동회로를 상세히 나타내는 도면.

도 7은 도 5에 도시된 제1 내지 제4 게이트 스타트 펄스를 나타내는 파형도.

도 8a 내지 도 8d는 도 7에서 서브 프레임에 따라 각 블록별 게이트 드라이브 IC들에 인가되는 게이트 타이밍 제어신호들과 게이트 드라이브 IC들로부터 발생되는 게이트펄스를 나타냄과 아울러, 소스 드라이브 IC들에 인가되는 타이밍 제어신호들과 데이터라인에 교대로 공급되는 아날로그 데이터전압과 블랙 계조전압을 나타내는 도면.

도 9는 본 발명의 실시예에 따른 액정표시장치가 임펄스 구동할 때 각 블록별 데이터 기입, 데이터 유지, 및 블랙 삽입 동작을 보여 주는 도면.

도 10a 내지 도 10d는 도 9에서 서브 프레임에 따라 각 블록별 게이트 드라이브 IC들에 인가되는 게이트 타이밍 제어신호들과 화면의 표시상태를 나타내는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

80 : 액정표시패널 81 : 타이밍 콘트롤러

82 : 데이터 구동회로 83 : 게이트 구동회로

84 : 데이터라인 85 : 게이트라인

831,832,833,834 : 게이트 드라이브 IC

Claims

다수의 데이터라인들과 다수의 게이트라인들이 교차되고 k(k는 2 이상의 자연수) 개의 블록으로 분할 구동되는 액정표시패널;

상기 액정표시패널 상에 형성되며 상기 k 개의 블록 각각의 게이트라인들에 게이트펄스를 독립적으로 공급하는 k 개의 게이트 드라이브 IC들을 가지는 게이트 구동회로;

상기 데이터라인들에 아날로그 데이터전압과 블랙 계조전압을 공급하는 데이터 구동회로; 및

상기 데이터 구동회로의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호를 발생함과 아울러, 상기 서로 독립적으로 구동되는 게이트 드라이브 IC들의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생하는 타이밍 콘트롤러를 구비하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 k 는 4인 것을 특징으로 하는 액정표시장치.
제 2 항에 있어서,

상기 게이트 타이밍 제어신호는,

상기 게이트 드라이브 IC들 중 제1 게이트 드라이브 IC로부터 첫 번째 게이 트펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시하는 제1 게이트 스타트 펄스;

제2 게이트 드라이브 IC로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시하는 제2 게이트 스타트 펄스;

제3 게이트 드라이브 IC로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시하는 제3 게이트 스타트 펄스;

제4 게이트 드라이브 IC로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시하는 제4 게이트 스타트 펄스; 및

상기 게이트 스타트 펄스들을 쉬프트시키기 위한 게이트 쉬프트 클럭신호를 구비하는 것을 특징으로 하는 액정표시장치.
제 3 항에 있어서,

상기 제1 게이트 스타트 펄스는 제1-1 펄스(P1_black)와, 상기 제1-1 펄스(P1_black)보다 대략 1/4 프레임 기간(1V/4)보다 짧은 기간 후에 발생되는 제1-2 펄스(P1_data)를 포함하고;

상기 제2 게이트 스타트 펄스는 제2-1 펄스(P2_black)와, 상기 제2-1 펄스(P2_black)보다 대략 1/4 프레임 기간(1V/4)보다 짧은 기간 후에 발생되는 제2-2 펄스(P2_data)를 포함하고;

상기 제3 게이트 스타트 펄스는 제3-1 펄스(P3_black)와, 상기 제3-1 펄스(P3_black)보다 대략 1/4 프레임 기간(1V/4)보다 짧은 기간 후에 발생되는 제3-2 펄스(P3_data)를 포함하며;

상기 제4 게이트 스타트 펄스는 제4-1 펄스(P4_black)와, 상기 제4-1 펄스(P4_black)보다 대략 1/4 프레임 기간(1V/4)보다 짧은 기간 후에 발생되는 제4-2 펄스(P4_data)를 포함하는 것을 특징으로 하는 액정표시장치.
제 4 항에 있어서,

상기 제1-1 펄스(P1_black)의 펄스폭 및 상기 제1-2 펄스(P1_data)의 펄스폭은 대략 1 수평기간이고;

상기 제2-1 펄스(P2_black)의 펄스폭 및 상기 제2-2 펄스(P2_data)의 펄스폭은 대략 1 수평기간이며, 상기 제2-1 펄스(P2_black)는 상기 제1-2 펄스(P1_data)와 일 부분이 중첩되어 상기 제1-2 펄스(P1_data)보다 늦게 발생되고;

상기 제3-1 펄스(P3_black)의 펄스폭 및 상기 제3-2 펄스(P3_data)의 펄스폭은 대략 1 수평기간이며, 상기 제3-1 펄스(P3_black)는 상기 제2-2 펄스(P2_data)와 일 부분이 중첩되어 상기 제2-2 펄스(P2_data)보다 늦게 발생되고;

상기 제4-1 펄스(P4_black)의 펄스폭 및 상기 제2-2 펄스(P2_data)의 펄스폭은 대략 1 수평기간이며, 상기 제4-1 펄스(P4_black)는 상기 제3-2 펄스(P3_data)와 일 부분이 중첩되어 상기 제3-2 펄스(P3_data)보다 늦게 발생되는 것을 특징으로 하는 액정표시장치.
제 5 항에 있어서,

상기 제1 게이트 드라이브 IC는 상기 제1-1 펄스(P1_black)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 1-1 게이트펄스를 발생하여 제1 블록의 게이트라인들에 순차적으로 공급하고, 상기 제1-2 펄스(P1_data)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 1-2 게이트펄스를 발생하여 상기 제1 블록의 게이트라인들에 순차적으로 공급하며;

상기 제2 게이트 드라이브 IC는 상기 제2-1 펄스(P2_black)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 2-1 게이트펄스를 발생하여 제2 블록의 게이트라인들에 순차적으로 공급하고, 상기 제2-2 펄스(P2_data)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 2-2 게이트펄스를 발생하여 상기 제2 블록의 게이트라인들에 순차적으로 공급하며;

상기 제3 게이트 드라이브 IC는 상기 제3-1 펄스(P3_black)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 3-1 게이트펄스를 발생하여 제3 블록의 게이트라인들에 순차적으로 공급하고, 상기 제3-2 펄스(P3_data)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 3-2 게이트펄스를 발생하여 상기 제3 블록의 게이트라인들에 순차적으로 공급하며;

상기 제4 게이트 드라이브 IC는 상기 제4-1 펄스(P4_black)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 4-1 게이트펄스를 발생하여 제4 블록의 게이트라인들에 순차적으로 공급하고, 상기 제4-2 펄스(P4_data)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 4-2 게이트펄스를 발생하여 상기 제4 블록의 게이트라인들에 순차적으로 공급하는 것을 특징으로 하는 액정표 시장치.
제 6 항에 있어서,

1 프레임 기간 중 제1 서브 프레임 기간 동안, 상기 1-2 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 아날로그 데이터전압에 동기되고, 상기 2-1 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 블랙 계조전압에 동기되며;

상기 제1 서브 프레임 기간에 이은 제2 서브 프레임 기간 동안, 상기 2-2 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 아날로그 데이터전압에 동기되고, 상기 3-1 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 블랙 계조전압에 동기되며;

상기 제2 서브 프레임 기간에 이은 제3 서브 프레임 기간 동안, 상기 3-2 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 아날로그 데이터전압에 동기되고, 상기 4-1 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 블랙 계조전압에 동기되며;

상기 제3 서브 프레임 기간에 이은 제4 서브 프레임 기간 동안, 상기 4-2 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 아날로그 데이터전압에 동기되고, 상기 1-1 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 블랙 계조전압에 동기되는 것을 특징으로 하는 액정표시장치.
제 7 항에 있어서,

상기 제1 서브 프레임기간 동안, 상기 제3 게이트 드라이브 IC 및 제4 게이트 드라이브 IC에는 게이트 스타트 펄스가 인가되지 않으며;

상기 제2 서브 프레임기간 동안, 상기 제1 게이트 드라이브 IC 및 제4 게이트 드라이브 IC에는 게이트 스타트 펄스가 인가되지 않으며;

상기 제3 서브 프레임기간 동안, 상기 제1 게이트 드라이브 IC 및 제2 게이트 드라이브 IC에는 게이트 스타트 펄스가 인가되지 않으며;

상기 제4 서브 프레임기간 동안, 상기 제2 게이트 드라이브 IC 및 제3 게이트 드라이브 IC에는 게이트 스타트 펄스가 인가되지 않는 것을 특징으로 하는 액정표시장치.
다수의 데이터라인들과 다수의 게이트라인들이 교차되고 k(k는 2 이상의 자연수) 개의 블록으로 분할 구동되는 액정표시패널, 상기 액정표시패널 상에 형성되며 상기 k 개의 블록 각각의 게이트라인들에 게이트펄스를 독립적으로 공급하는 k 개의 게이트 드라이브 IC들을 가지는 게이트 구동회로, 및 상기 데이터라인들에 아날로그 데이터전압과 블랙 계조전압을 공급하는 데이터 구동회로를 가지는 액정표시장치의 구동방법에 있어서,

상기 데이터 구동회로의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호를 발생하는 단계; 및

상기 서로 독립적으로 구동되는 게이트 드라이브 IC들의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생하는 단계를 포함하는 것을 특징으로 하 는 액정표시장치의 구동방법.
제 9 항에 있어서,

상기 k 는 4인 것을 특징으로 하는 액정표시장치의 구동방법.
제 10 항에 있어서,

상기 게이트 타이밍 제어신호는,

상기 게이트 드라이브 IC들 중 제1 게이트 드라이브 IC로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시하는 제1 게이트 스타트 펄스;

제2 게이트 드라이브 IC로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시하는 제2 게이트 스타트 펄스;

제3 게이트 드라이브 IC로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시하는 제3 게이트 스타트 펄스;

제4 게이트 드라이브 IC로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 라인을 지시하는 제4 게이트 스타트 펄스; 및

상기 게이트 스타트 펄스들을 쉬프트시키기 위한 게이트 쉬프트 클럭신호를 구비하는 것을 특징으로 하는 액정표시장치의 구동방법.
제 11 항에 있어서,

상기 제1 게이트 스타트 펄스는 제1-1 펄스(P1_black)와, 상기 제1-1 펄스(P1_black)보다 대략 1/4 프레임 기간(1V/4)보다 짧은 기간 후에 발생되는 제1-2 펄스(P1_data)를 포함하고;

상기 제2 게이트 스타트 펄스는 제2-1 펄스(P2_black)와, 상기 제2-1 펄스(P2_black)보다 대략 1/4 프레임 기간(1V/4)보다 짧은 기간 후에 발생되는 제2-2 펄스(P2_data)를 포함하고;

상기 제3 게이트 스타트 펄스는 제3-1 펄스(P3_black)와, 상기 제3-1 펄스(P3_black)보다 대략 1/4 프레임 기간(1V/4)보다 짧은 기간 후에 발생되는 제3-2 펄스(P3_data)를 포함하며;

상기 제4 게이트 스타트 펄스는 제4-1 펄스(P4_black)와, 상기 제4-1 펄스(P4_black)보다 대략 1/4 프레임 기간(1V/4)보다 짧은 기간 후에 발생되는 제4-2 펄스(P4_data)를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
제 12 항에 있어서,

상기 제1-1 펄스(P1_black)의 펄스폭 및 상기 제1-2 펄스(P1_data)의 펄스폭은 대략 1 수평기간이고;

상기 제2-1 펄스(P2_black)의 펄스폭 및 상기 제2-2 펄스(P2_data)의 펄스폭은 대략 1 수평기간이며, 상기 제2-1 펄스(P2_black)는 상기 제1-2 펄스(P1_data)와 일 부분이 중첩되어 상기 제1-2 펄스(P1_data)보다 늦게 발생되고;

상기 제3-1 펄스(P3_black)의 펄스폭 및 상기 제3-2 펄스(P3_data)의 펄스폭 은 대략 1 수평기간이며, 상기 제3-1 펄스(P3_black)는 상기 제2-2 펄스(P2_data)와 일 부분이 중첩되어 상기 제2-2 펄스(P2_data)보다 늦게 발생되고;

상기 제4-1 펄스(P4_black)의 펄스폭 및 상기 제2-2 펄스(P2_data)의 펄스폭은 대략 1 수평기간이며, 상기 제4-1 펄스(P4_black)는 상기 제3-2 펄스(P3_data)와 일 부분이 중첩되어 상기 제3-2 펄스(P3_data)보다 늦게 발생되는 것을 특징으로 하는 액정표시장치의 구동방법.
제 13 항에 있어서,

상기 제1 게이트 드라이브 IC는 상기 제1-1 펄스(P1_black)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 1-1 게이트펄스를 발생하여 제1 블록의 게이트라인들에 순차적으로 공급하고, 상기 제1-2 펄스(P1_data)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 1-2 게이트펄스를 발생하여 상기 제1 블록의 게이트라인들에 순차적으로 공급하며;

상기 제2 게이트 드라이브 IC는 상기 제2-1 펄스(P2_black)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 2-1 게이트펄스를 발생하여 제2 블록의 게이트라인들에 순차적으로 공급하고, 상기 제2-2 펄스(P2_data)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 2-2 게이트펄스를 발생하여 상기 제2 블록의 게이트라인들에 순차적으로 공급하며;

상기 제3 게이트 드라이브 IC는 상기 제3-1 펄스(P3_black)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 3-1 게이트펄스를 발생하여 제3 블록의 게이트라인들에 순차적으로 공급하고, 상기 제3-2 펄스(P3_data)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 3-2 게이트펄스를 발생하여 상기 제3 블록의 게이트라인들에 순차적으로 공급하며;

상기 제4 게이트 드라이브 IC는 상기 제4-1 펄스(P4_black)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 4-1 게이트펄스를 발생하여 제4 블록의 게이트라인들에 순차적으로 공급하고, 상기 제4-2 펄스(P4_data)를 상기 게이트 쉬프트 클럭 신호에 따라 순차적으로 쉬프트시켜 4-2 게이트펄스를 발생하여 상기 제4 블록의 게이트라인들에 순차적으로 공급하는 것을 특징으로 하는 액정표시장치의 구동방법.
제 14 항에 있어서,

1 프레임 기간 중 제1 서브 프레임 기간 동안, 상기 1-2 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 아날로그 데이터전압에 동기되고, 상기 2-1 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 블랙 계조전압에 동기되며;

상기 제1 서브 프레임 기간에 이은 제2 서브 프레임 기간 동안, 상기 2-2 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 아날로그 데이터전압에 동기되고, 상기 3-1 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 블랙 계조전압에 동기되며;

상기 제2 서브 프레임 기간에 이은 제3 서브 프레임 기간 동안, 상기 3-2 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 아날로그 데이터전압에 동기 되고, 상기 4-1 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 블랙 계조전압에 동기되며;

상기 제3 서브 프레임 기간에 이은 제4 서브 프레임 기간 동안, 상기 4-2 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 아날로그 데이터전압에 동기되고, 상기 1-1 게이트펄스는 상기 데이터 구동회로부터 공급되는 상기 블랙 계조전압에 동기되는 것을 특징으로 하는 액정표시장치의 구동방법.
제 15 항에 있어서,

상기 제1 서브 프레임기간 동안, 상기 제3 게이트 드라이브 IC 및 제4 게이트 드라이브 IC에는 게이트 스타트 펄스가 인가되지 않으며;

상기 제2 서브 프레임기간 동안, 상기 제1 게이트 드라이브 IC 및 제4 게이트 드라이브 IC에는 게이트 스타트 펄스가 인가되지 않으며;

상기 제3 서브 프레임기간 동안, 상기 제1 게이트 드라이브 IC 및 제2 게이트 드라이브 IC에는 게이트 스타트 펄스가 인가되지 않으며;

상기 제4 서브 프레임기간 동안, 상기 제2 게이트 드라이브 IC 및 제3 게이트 드라이브 IC에는 게이트 스타트 펄스가 인가되지 않는 것을 특징으로 하는 액정표시장치의 구동방법.