KR20120119415A

KR20120119415A - 패널 내장형 게이트 드라이버를 갖는 표시장치

Info

Publication number: KR20120119415A
Application number: KR1020110037319A
Authority: KR
Inventors: 신홍재
Original assignee: 엘지디스플레이 주식회사
Priority date: 2011-04-21
Filing date: 2011-04-21
Publication date: 2012-10-31
Also published as: KR101806502B1

Abstract

본 발명에 따른 표시장치는 각각 시분할 구동되는 제1 블록의 표시화면과 제2 블록의 표시화면을 갖는 표시패널; 제1 블록의 게이트라인들을 구동하기 위해 한 프레임에 2번씩 게이트펄스를 출력하는 제1 스테이지 그룹과, 제2 블록의 게이트라인들을 구동하기 위해 한 프레임에 2번씩 게이트펄스를 출력하는 제2 스테이지 그룹을 가지며 상기 표시패널에 내장되는 게이트 드라이버; 및 소스 출력 인에이블신호가 제1 논리로 유지되는 제1 출력기간 동안 화상 표시를 위한 비디오 데이터전압을 출력하고, 상기 소스 출력 인에이블신호가 제2 논리로 유지되는 제2 출력기간 동안 블랙 표시를 위한 차지 쉐어링 전압을 출력하는 데이터 드라이버를 구비하고; 상기 한 프레임의 전반부기간에서, 상기 제1 스테이지 그룹은 상기 제1 출력기간에 중첩되는 게이트펄스를 라인 순차 방식으로 출력하고, 상기 제2 스테이지 그룹은 상기 제2 출력기간에 중첩되는 게이트펄스를 라인 순차 방식으로 출력하며; 상기 한 프레임의 후반부기간에서, 상기 제1 스테이지 그룹은 상기 제2 출력기간에 중첩되는 게이트펄스를 라인 순차 방식으로 출력하고, 상기 제2 스테이지 그룹은 상기 제1 출력기간에 중첩되는 게이트펄스를 라인 순차 방식으로 출력한다.

Description

패널 내장형 게이트 드라이버를 갖는 표시장치{Display Device Having A Gate Driver of GIP Type}

본 발명은 패널 내장형 게이트 드라이버를 갖는 표시장치에 관한 것이다.

다양한 콘텐츠 개발 및 회로 기술 발전에 힘입어 2차원 평면 영상과 3차원 입체 영상을 선택적으로 구현할 수 있는 표시장치가 대두되고 있다.

표시장치는 표시패널과 표시패널의 신호라인들을 구동하기 위한 드라이버를 포함한다. 표시장치는 표시패널에서 데이터라인들과 게이트라인들의 교차로 정의되는 영역마다 화소들을 배치하고, 데이터 드라이버를 이용하여 데이터라인들을 구동함과 아울러 게이트 드라이버를 이용하여 게이트라인들을 구동함으로써 화소들에 영상 데이터를 인가한다.

최근, 게이트 드라이버는 칩 형태로 표시패널의 옆에 부착되는 기존 기술로부터 탈피하여 GIP(Gate In Panel) 방식에 따라 표시패널에 직접 내재화되고 있다. 이러한 게이트 드라이버는 게이트라인들을 구동하기 위해서 게이트 쉬프트 레지스터로 이루어진다. 게이트 쉬프트 레지스터는 박막트랜지스터들(Thin Film Transistor, 이하 "TFT"라 함)을 포함하며 서로 종속적으로 접속된 다수의 스테이지들로 구성된다. 게이트 쉬프트 레지스터는 타이밍 콘트롤러로부터 클럭신호, 스타트신호, 리셋신호 등을 입력받아 순차적으로 게이트펄스를 발생하여 게이트라인들에 공급한다.

도 1은 기존의 패널 내장형 게이트 드라이버의 출력 타이밍을 보여준다. 도 1에 도시된 바와 같이 게이트 드라이버는 클럭신호들(CLK1~CLK6)에 동기하여 게이트펄스들(Vg1~Vgn)을 순차적으로 발생하며, 프레임 단위로 이러한 동작을 반복한다. 게이트펄스들(Vg1~Vgn)은 게이트라인들에 일대일로 접속된 스테이지들을 통해 발생된다.

표시장치에서 문제되는 모션 블러링(motion bluring)이나 3D 크로스토크(Crosstalk)는 블랙 계조 데이터를 삽입하는 기술(소위, Black Data Insertion, BDI)을 통해 경감될 수 있다. 그런데, 기존의 패널 내장형 게이트 드라이버는 도 1과 같이 각 스테이지들을 통해 1 프레임에 1번씩 게이트펄스를 출력하기 때문에, 프레임 주파수를 증가시키지 않고 블랙 계조 데이터를 삽입하는 표시장치의 게이트 드라이버로 사용되기 어렵다.

기존의 패널 내장형 게이트 드라이버를 사용하는 경우에는 도 2와 같이 블랙 계조 데이터의 삽입을 위해 데이터 드라이버의 프레임 주파수가 반드시 증가(예컨대, 120Hz--->240Hz)되어야 한다. 데이터 드라이버의 프레임 주파수가 높아지면 발열이나 부품 코스트 측면에서 불리하다.

따라서, 본 발명의 목적은 프레임 주파수를 증가시키지 않으면서 블랙 계조 데이터를 삽입할 수 있도록 한 패널 내장형 게이트 드라이버를 갖는 표시장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 표시장치는 각각 시분할 구동되는 제1 블록의 표시화면과 제2 블록의 표시화면을 갖는 표시패널; 제1 블록의 게이트라인들을 구동하기 위해 한 프레임에 2번씩 게이트펄스를 출력하는 제1 스테이지 그룹과, 제2 블록의 게이트라인들을 구동하기 위해 한 프레임에 2번씩 게이트펄스를 출력하는 제2 스테이지 그룹을 가지며 상기 표시패널에 내장되는 게이트 드라이버; 및 소스 출력 인에이블신호가 제1 논리로 유지되는 제1 출력기간 동안 화상 표시를 위한 비디오 데이터전압을 출력하고, 상기 소스 출력 인에이블신호가 제2 논리로 유지되는 제2 출력기간 동안 블랙 표시를 위한 차지 쉐어링 전압을 출력하는 데이터 드라이버를 구비하고; 상기 한 프레임의 전반부기간에서, 상기 제1 스테이지 그룹은 상기 제1 출력기간에 중첩되는 게이트펄스를 라인 순차 방식으로 출력하고, 상기 제2 스테이지 그룹은 상기 제2 출력기간에 중첩되는 게이트펄스를 라인 순차 방식으로 출력하며; 상기 한 프레임의 후반부기간에서, 상기 제1 스테이지 그룹은 상기 제2 출력기간에 중첩되는 게이트펄스를 라인 순차 방식으로 출력하고, 상기 제2 스테이지 그룹은 상기 제1 출력기간에 중첩되는 게이트펄스를 라인 순차 방식으로 출력한다.

본 발명에 따른 패널 내장형 게이트 드라이버를 갖는 표시장치는 게이트 드라이버를 독립적으로 구동되는 2개의 스테이지 그룹으로 나누고 각 스테이지 그룹을 통해 한 프레임 내에서 2번씩 게이트펄스들을 발생한다. 그리고, 한 프레임의 전반부기간에서는 1차로 발생되는 게이트펄스들에 동기하여 표시화면의 제1 블록에 비디오 데이터전압을 충전하고 제2 블록에 차지 쉐어링 전압을 충전하며, 이와 반대로 한 프레임의 후반부기간에서는 2차로 발생되는 게이트펄스들에 동기하여 표시화면의 제1 블록에 차지 쉐어링 전압을 충전하고 제2 블록에 비디오 데이터전압을 충전한다.

이를 통해 본 발명은 데이터 드라이버의 프레임 주파수를 증가시키지 않으면서도 블랙 계조 데이터를 삽입할 수 있게 된다. 본 발명에 따르면, 120Hz로 구동하면서도 240Hz 수준으로 모션 블러링이나 3D 크로스토크를 경감시킬 수 있다.

도 1은 기존의 패널 내장형 게이트 드라이버의 출력 타이밍을 보여주는 도면.
도 2는 기존의 패널 내장형 게이트 드라이버에서, 블랙 계조 데이터의 삽입을 위해 프레임 주파수를 증가되는 것을 보여주는 도면.
도 3은 본 발명의 실시예에 따른 패널 내장형 게이트 드라이버를 갖는 표시장치를 보여주는 도면.
도 4는 본 발명의 실시예에 따른 패널 내장형 게이트 드라이버를 보여주는 도면.
도 5 및 도 6은 데이터 드라이버를 구성하는 소스 IC들 중 어느 하나를 상세히 보여주는 도면들.
도 7은 데이터 드라이버내에서의 차지 쉐어링 동작을 보여주는 도면.
도 8은 한 프레임 내에서 표시화면의 제1 및 제2 블록을 각각 서로 다르게 시분할 구동시키기 위한 게이트 타이밍 제어신호들의 타이밍을 보여주는 도면.
도 9 및 도 10은 비디오 데이터전압과 블랙 계조전압이 표시화면의 제1 및 제2 블록에 번갈아 표시되는 것을 보여주는 도면들.
도 11 및 도 12는 본 발명의 실시예에 따른 표시장치를 표시소자로 이용하는 입체영상 표시장치의 예들을 보여주는 도면들.

이하, 도 3 내지 도 12를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 3은 본 발명의 실시예에 따른 패널 내장형 게이트 드라이버를 갖는 표시장치를 보여준다.

도 3을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 타이밍 콘트롤러(11), 데이터 드라이버(12), 및 게이트 드라이버(13)를 구비한다. 데이터 드라이버(12)는 다수의 소스 IC들을 포함한다.

표시패널(10)은 액정표시패널, 플라즈마 디스플레이 패널, 유기발광다이오드 표시패널, 전기영동 표시패널 중 어느 하나로 구현될 수 있다. 이하에서, 표시패널(10)을 액정표시패널을 중심으로 설명한다.

표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 표시패널(10)은 다수의 데이터라인들(14)과 다수의 게이트라인들(15)의 교차 구조에 의해 매트릭스 형태로 배치된 다수의 액정셀들(Clc)을 포함한다.

표시패널(10)의 하부 유리기판에는 데이터라인들(14), 게이트라인들(15), TFT들, 및 스토리지 커패시터(Cst)가 형성된다. 액정셀들(Clc)은 TFT에 접속되어 화소전극들(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. 표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

표시패널(10)의 표시화면은 게이트 드라이버(13)의 제1 스테이지 그룹(131)에 대응되는 제1 블록(BL1)과 게이트 드라이버(13)의 제2 스테이지 그룹(132)에 대응되는 제2 블록(BL2)으로 분할 구동된다. 제1 및 제2 블록(BL1,BL2) 각각은 1 라인씩 비디오 데이터전압을 충전하는 비디오 데이터 충전기간, 및 1 라인씩 블랙 계조전압을 충전하는 블랙 충전기간으로 시분할 구동된다. 여기서, 라인은 화소행을 의미한다.

타이밍 콘트롤러(11)는 수직/수평 동기신호(Vsync, Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(DCLK) 등의 타이밍신호를 입력받아 데이터 드라이버(12)와 게이트 드라이버(13)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 제어신호들은 게이트 타이밍 제어신호와 데이터 타이밍 제어신호를 포함한다. 또한, 타이밍 콘트롤러(11)는 데이터 드라이버(12)에 디지털 비디오 데이터(RGB)를 공급한다.

게이트 타이밍 제어신호는 제1 및 제2 게이트 스타트 신호(VST1,VST2), 게이트 쉬프트 클럭들(CLKs), 게이트 출력 인에이블신호(GOE) 등을 포함한다. 제1 게이트 스타트 신호(VST1)는 제1 스테이지 그룹(131)에 인가되어 제1 스테이지 그룹(131)으로부터 첫 번째 게이트펄스가 발생되도록 하는 시작 신호이다. 제2 게이트 스타트 신호(VST2)는 제2 스테이지 그룹(132)에 인가되어 제2 스테이지 그룹(132)으로부터 첫 번째 게이트펄스가 발생되도록 하는 시작 신호이다. 제1 및 제2 게이트 스타트 신호(VST1,VST2)는 각각 한 프레임에 2번씩 제1 및 제2 스테이지 그룹(131,132)에 인가된다.

게이트 쉬프트 클럭들(CLKs)은 제1 및 제2 게이트 스타트 신호(VST1,VST2)를 쉬프트시키기 위한 클럭신호이다. 게이트 쉬프트 클럭들(CLKs)은 제1 스테이지 그룹(131)에 인가되는 것과 제2 스테이지 그룹(132)에 인가되는 것이 서로 다르다. 제1 스테이지 그룹(131)의 쉬프트 레지스터는 1그룹 클럭신호들(예컨대, CLK1~CKL4)의 라이징 에지에서 제1 게이트 스타트 신호(VST1)를 쉬프트시킨다. 제2 스테이지 그룹(132)의 쉬프트 레지스터는 2그룹 클럭신호들(예컨대, CLK5~CKL8)의 라이징 에지에서 제2 게이트 스타트 신호(VST2)를 쉬프트시킨다.

비디오 데이터 충전기간에 있어서의 게이트 스타트 신호들(VST1,VST2)의 위상은, 블랙 충전기간에 있어서의 게이트 스타트 신호들(VST1,VST2)의 위상과 서로 다르다. 비디오 데이터 충전기간에 있어서의 게이트 스타트 신호들(VST1,VST2)의 위상은 비디오 데이터의 출력기간에 중첩되고, 블랙 충전기간에 있어서의 게이트 스타트 신호들(VST1,VST2)의 위상은 차지 쉐어링(charge sharing) 기간에 중첩된다. 그리고, 비디오 데이터 충전기간에 있어서의 게이트 쉬프트 클럭들(CLKs)의 위상은, 블랙 충전기간에 있어서의 게이트 쉬프트 클럭들(CLKs)의 위상과 서로 다르다. 비디오 데이터 충전기간에 있어서의 게이트 쉬프트 클럭들(CLKs)의 위상은 비디오 데이터의 출력기간에 중첩되고, 블랙 충전기간에 있어서의 게이트 쉬프트 클럭들(CLKs)의 위상은 차지 쉐어링(charge sharing) 기간에 중첩된다.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터가 표시될 1 수평라인에서 시작 화소를 지시한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 드라이버(12) 내에서 데이터의 래치동작을 지시한다. 극성제어신호(POL)는 데이터 드라이버(12)로부터 출력되는 아날로그 비디오 데이터전압의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 드라이버(12)의 출력을 제어한다.

데이터 드라이버(12)는 타이밍 콘트롤러(11)의 제어 하에 디지털 비디오 데이터(RGB)를 래치한다. 그리고 데이터 드라이버(12)는 디지털 비디오 데이터(RGB)를 극성제어신호(POL)에 따라 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압을 발생하고 그 데이터전압을 비디오 데이터 충전기간으로 동작하는 블록들이 스캐닝될 때 데이터라인들(14)에 공급한다. 또한, 데이터 드라이버(12)는 차지 쉐어링을 통해 블랙 계조전압을 발생하고 그 블랙 계조전압을 블랙 충전기간으로 동작하는 블록이 스캐닝될 때 데이터라인들(14)에 공급한다.

게이트 드라이버(13)는 게이트 타이밍 제어신호들에 응답하여 게이트펄스를 게이트라인들(15)에 순차적으로 공급한다. 게이트 드라이버(13)는 표시패널(10)에서 화상이 표시되지 않는 비 표시영역에 GIP(Gate In Panel) 방식에 따라 실장된다. 게이트 드라이버(13)의 쉬프트 레지스터들은 TFT 공정으로 표시화면의 다른 TFT들과 함께 형성된다. 이러한 게이트 드라이버(13)는 도 4와 같이 구성된다.

도 4는 본 발명의 실시예에 따른 패널 내장형 게이트 드라이버(13)를 보여준다.

도 4를 참조하면, 게이트 드라이버(13)는 표시화면의 제1 블록(BL1)의 게이트라인들을 구동하기 위한 제1 스테이지 그룹(131)과, 표시화면의 제2 블록(BL2)의 게이트라인들을 구동하기 위한 제2 스테이지 그룹(132)을 포함한다.

제1 스테이지 그룹(131)은 제1 게이트 스타트 신호(VST1)와 1그룹 클럭신호들(CLK1~CKL4)에 응답하여 게이트펄스들(Vg1~Vg540)을 순차적으로 발생하여 표시화면의 제1 블록(BL1)의 게이트라인들에 공급한다. 제1 스테이지 그룹(131)은 제1 블록(BL1)의 게이트라인들의 개수만큼 스테이지들(ST1~ST540)을 포함한다. 스테이지들(ST1~ST540)은 각각 GIP 로직부와 출력부를 포함하는 쉬프트 레지스터로 구성되어 해당 게이트펄스를 발생한다.

제1 스테이지 그룹(131)의 스테이지들(ST1~ST540)은 한 프레임에 2번씩 게이트펄스를 발생한다. 제1 스테이지 그룹(131)의 스테이지들(ST1~ST540)은 제k(k는 자연수) 프레임의 비디오 데이터 충전기간에서 게이트펄스를 순차적으로 발생하고, 또한 제k 프레임의 블랙 충전기간에서도 게이트펄스를 순차적으로 발생한다.

제2 스테이지 그룹(132)은 제2 게이트 스타트 신호(VST2)와 2그룹 클럭신호들(CLK5~CKL8)에 응답하여 게이트펄스들(Vg541~Vg1080)을 순차적으로 발생하여 표시화면의 제2 블록(BL2)의 게이트라인들에 공급한다. 제2 스테이지 그룹(132)은 제2 블록(BL2)의 게이트라인들의 개수만큼 스테이지들(ST541~ST1080)을 포함한다. 스테이지들(ST541~ST1080)은 각각 GIP 로직부와 출력부를 포함하는 쉬프트 레지스터로 구성되어 해당 게이트펄스를 발생한다.

제2 스테이지 그룹(132)의 스테이지들(ST541~ST1080)은 한 프레임에 2번씩 게이트펄스를 발생한다. 제2 스테이지 그룹(132)의 스테이지들(ST541~ST1080)은 제k 프레임의 비디오 데이터 충전기간에서 게이트펄스를 순차적으로 발생하고, 또한 제k 프레임의 블랙 충전기간에서도 게이트펄스를 순차적으로 발생한다.

도 5 및 도 6은 데이터 드라이버(12)를 구성하는 소스 IC들 중 어느 하나를 상세히 보여준다. 도 7은 데이터 드라이버(12)내에서의 차지 쉐어링 동작을 보여준다.

도 5 및 도 6을 참조하면, 데이터 드라이버(12)의 소스 IC는 쉬프트부(121), 제1 래치 어레이(122), 제2 래치 어레이(123), 감마보상전압 발생부(124), 디지털/아날로그 변환기(이하, "DAC"라 한다)(125), 출력회로(126) 및 차지쉐어회로(Charge Share Circuit)(127)를 포함한다.

쉬프트부(121)는 소스 샘플링 클럭(SSC)에 따라 샘플링신호를 쉬프트시킨다. 또한, 쉬프트부(121)는 제1 래치 어레이(122)의 래치수를 초과하는 데이터가 공급될 때 캐리신호(CAR)를 발생한다.

제1 래치 어레이(122)는 쉬프트부(121)로부터 순차적으로 입력되는 샘플링신호에 응답하여 타이밍 콘트롤러(11)로부터의 디지털 비디오 데이터들(RGB)을 샘플링하고, 그 데이터들(RGB)을 1 수평라인 분씩 래치한 다음, 1 수평라인 분의 데이터를 동시에 출력한다.

제2 래치 어레이(123)는 제1 래치 어레이(122)로부터 입력되는 1 수평라인분의 데이터를 래치한 다음, 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 다른 소스 IC들의 제2 래치 어레이와 동시에 래치된 디지털 비디오 데이터들(RGB)을 출력한다.

감마보상전압 발생부(124)는 다수의 감마기준전압들을 디지털 비디오 데이터들(RGB)의 비트수로 표현 가능한 계조 수만큼 더욱 세분화하여 각 계조에 해당하는 정극성 감마보상전압들(VGH)과 부극성 감마보상전압들(VGL)을 발생한다.

DAC(125)는 정극성 감마보상전압(VGH)이 공급되는 P-디코더, 부극성 감마보상전압(VGL)이 공급되는 N-디코더, 극성제어신호들(POL)에 응답하여 P-디코더의 출력과 N-디코더의 출력을 선택하는 멀티플렉서를 포함한다. P-디코더는 제2 래치 어레이(123)로부터 입력되는 디지털 비디오 데이터들(RGB)을 디코드하여 그 데이터의 계조값에 해당하는 정극성 감마보상전압(VGH)을 출력하고, N-디코더는 제2 래치 어레이(123)로부터 입력되는 디지털 비디오 데이터들(RGB)을 디코드하여 그 데이터의 계조값에 해당하는 부극성 감마보상전압(VGL)을 출력한다. 멀티플렉서는 극성제어신호(POL)에 응답하여 정극성의 감마보상전압(VGH)과 부극성의 감마보상전압(VGL)을 선택한다.

출력회로(126)는 도 6과 같은 출력 채널들(CH1~CHn)에 일대일로 접속되는 다수의 버퍼(BUF)들을 포함하여 DAC(125)로부터 공급되는 아날로그 데이터전압의 신호감쇠를 최소화한다.

차지쉐어회로(127)는 인접하는 출력 채널들(CH1~CHn) 사이마다 접속된 다수의 제1 스위치들(SW1), 버퍼(BUF)의 출력단과 출력 채널 사이마다 접속된 다수의 제2 스위치들(SW2), 및 소스 출력 인에이블신호(SOE)를 반전시키는 다수의 인버터들(INV)을 구비한다.

도 7과 같이 1 수평기간(1H) 내에서 소스 출력 인에이블신호(SOE)가 로우논리(L)로 유지되는 비디오 데이터의 출력기간(T1) 동안, 제1 스위치들(SW1)은 턴 오프되고 제2 스위치들(SW2)은 턴 온 된다. 이 비디오 데이터의 출력기간(T1) 동안, 차지쉐어회로(127)는 출력회로(126)로부터 입력되는 데이터전압(Vdata)을 출력 채널들(CH1~CHn)로 바이패스 시킨다.

한편, 1 수평기간(1H) 내에서 소스 출력 인에이블신호(SOE)가 하이논리(H)로 유지되는 차지 쉐어링 기간(T2) 동안, 제1 스위치들(SW1)은 턴 온되고 제2 스위치들(SW2)은 턴 오프 된다. 이 차지 쉐어링 기간(T2) 동안, 차지쉐어회로(127)는 정극성(+) 데이터전압(Vdata)이 충전되어 있는 데이터라인들과 부극성(-) 데이터전압(Vdata)이 충전되어 있는 데이터라인들을 서로 쇼트시켜, 차지 쉐어링 전압을 모든 데이터라인들에 인가한다. 차지 쉐어링 전압은 블랙 계조를 구현할 수 있는 공통전압(Vcom)과 실질적으로 동일한 레벨을 갖는다.

도 8은 한 프레임 내에서 표시화면의 제1 및 제2 블록을 각각 서로 다르게 시분할 구동시키기 위한 게이트 타이밍 제어신호들의 타이밍을 보여준다. 도 9 및 도 10은 비디오 데이터전압과 블랙 계조전압이 표시화면의 제1 및 제2 블록에 번갈아 표시되는 것을 보여준다.

도 8을 참조하면, 제k 프레임의 전반부기간(P1)에서, 제1 스테이지 그룹(131)에 인가되는 제1 게이트 스타트 신호(VST1)와 1그룹 클럭신호들(CLK1~CLK4)은 도 7의 비디오 데이터의 출력기간(T1)에 중첩된다. 제k 프레임의 전반부기간(P1)에서, 제1 게이트 스타트 신호(VST1)와 1그룹 클럭신호들(CLK1~CLK4)의 위상은 기준값으로 입력된다. 제1 스테이지 그룹(131)은 이 기준 위상의 1그룹 클럭신호들(CLK1~CLK4)에 동기되도록 게이트펄스들(Vg1~Vg540)을 라인 순차 방식으로 발생한다. 그 결과, 제k 프레임의 전반부기간(P1)에서, 표시화면의 제1 블록(BL1)에 위치하는 액정셀들은 라인 순차 방식으로 비디오 데이터전압들(D1~D540)을 충전한다.

제k 프레임의 전반부기간(P1)에서, 제2 스테이지 그룹(132)에 인가되는 제2 게이트 스타트 신호(VST2)와 2그룹 클럭신호들(CLK5~CLK8)은 도 7의 비디오 데이터의 출력기간(T1)차지 쉐어링 기간(T2)에 중첩된다. 제k 프레임의 전반부기간(P1)에서, 제2 게이트 스타트 신호(VST2)와 2그룹 클럭신호들(CLK5~CLK8)의 위상은 기준값으로부터 1/2 수평기간(H/2)만큼 쉬프트된 값으로 입력된다. 즉, 제k 프레임의 전반부기간(P1)에서, 제2 게이트 스타트 신호(VST2)는 제1 게이트 스타트 신호(VST1)에 비해 1/2 수평기간(H/2)만큼 쉬프트되어 입력되고, 2그룹 클럭신호들(CLK5~CLK8)은 각각 1그룹 클럭신호들(CLK1~CLK4)에 비해 1/2 수평기간(H/2)만큼 쉬프트되어 입력된다. 제2 스테이지 그룹(132)은 이 쉬프트 위상의 2그룹 클럭신호들(CLK5~CLK8)에 동기되도록 게이트펄스들(Vg541~Vg1080)을 라인 순차 방식으로 발생한다. 그 결과, 제k 프레임의 전반부기간(P1)에서, 표시화면의 제2 블록(BL2)에 위치하는 액정셀들은 라인 순차 방식으로 블랙 계조전압들(B541~B1080)을 충전한다.

한편, 제k 프레임의 후반부기간(P2)에서, 제2 스테이지 그룹(132)에 인가되는 제2 게이트 스타트 신호(VST2)와 2그룹 클럭신호들(CLK5~CLK6)은 도 7의 비디오 데이터의 출력기간(T1)에 중첩되도록 각각의 위상이 변경된다. 제k 프레임의 후반부기간(P2)에서, 제2 게이트 스타트 신호(VST2)와 2그룹 클럭신호들(CLK5~CLK8)의 위상은 기준값으로 입력된다. 제2 스테이지 그룹(132)은 이 기준 위상의 2그룹 클럭신호들(CLK5~CLK8)에 동기되도록 게이트펄스들(Vg541~Vg1080)을 라인 순차 방식으로 발생한다. 그 결과, 제k 프레임의 후반부기간(P2)에서, 표시화면의 제2 블록(BL2)에 위치하는 액정셀들은 라인 순차 방식으로 비디오 데이터전압들(D541~D1080)을 충전한다.

제k 프레임의 후반부기간(P2)에서, 제1 스테이지 그룹(131)에 인가되는 제1 게이트 스타트 신호(VST1)와 1그룹 클럭신호들(CLK1~CLK4)은 도 7의 차지 쉐어링 기간(T2)에 중첩되도록 각각의 위상이 변경된다. 제k 프레임의 후반부기간(P2)에서, 제1 게이트 스타트 신호(VST1)와 1그룹 클럭신호들(CLK1~CLK4)의 위상은 기준값으로부터 1/2 수평기간(H/2)만큼 쉬프트된 값으로 입력된다. 즉, 제k 프레임의 후반부기간(P2)에서, 제1 게이트 스타트 신호(VST1)는 제2 게이트 스타트 신호(VST2)에 비해 1/2 수평기간(H/2)만큼 쉬프트되어 입력되고, 1그룹 클럭신호들(CLK1~CLK4)은 각각 2그룹 클럭신호들(CLK5~CLK8)에 비해 1/2 수평기간(H/2)만큼 쉬프트되어 입력된다. 제1 스테이지 그룹(131)은 이 쉬프트 위상의 1그룹 클럭신호들(CLK1~CLK4)에 동기되는 게이트펄스들(Vg1~Vg540)을 라인 순차 방식으로 발생한다. 그 결과, 제k 프레임의 후반부기간(P2)에서, 표시화면의 제1 블록(BL1)에 위치하는 액정셀들은 라인 순차 방식으로 블랙 계조전압들(B1~B540)을 충전한다.

이와 같이 표시화면의 제1 블록(BL1)과 제2 블록(BL2)은 각각 한 프레임 내에서 2번씩 발생되는 게이트펄스들(Vg1~Vg1080)에 응답하여 비디오 데이터전압과 블랙 계조전압을 번갈아 표시한다.

도 9 및 도 10과 같이 한 프레임의 전반부기간(P1)에서 표시화면의 제1 블록(BL1)에 라인 순차 방식으로 비디오 데이터전압이 스캐닝될 때, 표시화면의 제2 블록(BL2)에는 라인 순차 방식으로 블랙 계조전압이 스캐닝되게 된다. 그리고, 한 프레임의 후반부기간(P2)에서 표시화면의 제1 블록(BL1)에 라인 순차 방식으로 블랙 계조전압이 스캐닝될 때, 표시화면의 제2 블록(BL2)에는 라인 순차 방식으로 비디오 데이터전압이 스캐닝되게 된다. 이에 따라, 본 발명은 데이터 드라이버의 프레임 주파수를 증가시키지 않으면서도 블랙 계조 데이터를 효과적으로 삽입할 수 있게 된다.

도 11은 본 발명의 실시예에 따른 표시장치를 표시소자로 이용하는 입체영상 표시장치의 일 예를 보여준다.

도 11을 참조하면, 이 입체영상 표시장치는 표시소자와 액정셔터 안경을 구비한다. 표시소자는 도 3 내지 도 10을 통해 전술한 패널 내장형 게이트 드라이버를 갖는 표시장치로 선택될 수 있다.

이러한 액정셔터 안경방식의 입체영상 표시장치는 표시소자에 좌안 이미지와 우안 이미지를 프레임 단위로 교대로 표시하고 이 표시 타이밍에 동기하여 액정셔터 안경의 좌우안 셔터를 개폐함으로써 입체 영상을 구현한다. 액정셔터 안경은 좌안 이미지가 표시되는 기수 프레임 기간 동안 그의 좌안 셔터만을 개방하고, 우안 이미지가 표시되는 우수 프레임 기간 동안 그의 우안 셔터만을 개방함으로써 시분할 방식으로 양안 시차를 만들어낸다. 액정셔터 안경방식의 입체영상 표시장치는 전술한 표시소자를 채용함으로써, 데이터 드라이버의 프레임 주파수를 증가시키지 않으면서도 3D 크로스토크를 효과적으로 방지할 수 있게 된다.

도 12는 본 발명의 실시예에 따른 표시장치를 표시소자로 이용하는 입체영상 표시장치의 다른 예를 보여준다.

도 12를 참조하면, 이 입체영상 표시장치는 표시소자와, 패턴드 리타더와, 편광 안경을 구비한다. 표시소자는 도 3 내지 도 10을 통해 전술한 패널 내장형 게이트 드라이버를 갖는 표시장치로 선택될 수 있다.

이러한 편광 안경방식의 입체영상 표시장치는 표시소자에 좌안 이미지(L)와 우안 이미지(R)를 수평라인(HL#1,HL#2...) 단위로 교대로 표시하고 패턴드 리타더를 통해 편광 안경에 입사되는 편광특성을 스위칭한다. 이를 통해, 편광 안경방식의 입체영상 표시장치는 좌안 이미지와 우안 이미지를 공간적으로 분할하여 입체 영상을 구현할 수 있다. 편광 안경방식의 입체영상 표시장치는 전술한 표시소자를 채용함으로써, 데이터 드라이버의 프레임 주파수를 증가시키지 않으면서도 3D 크로스토크를 효과적으로 방지할 수 있게 된다.

상술한 바와 같이, 본 발명에 따른 패널 내장형 게이트 드라이버를 갖는 표시장치는 게이트 드라이버를 독립적으로 구동되는 2개의 스테이지 그룹으로 나누고 각 스테이지 그룹을 통해 한 프레임 내에서 2번씩 게이트펄스들을 발생한다. 그리고, 한 프레임의 전반부기간에서는 1차로 발생되는 게이트펄스들에 동기하여 표시화면의 제1 블록에 비디오 데이터전압을 충전하고 제2 블록에 차지 쉐어링 전압을 충전하며, 이와 반대로 한 프레임의 후반부기간에서는 2차로 발생되는 게이트펄스들에 동기하여 표시화면의 제1 블록에 차지 쉐어링 전압을 충전하고 제2 블록에 비디오 데이터전압을 충전한다.

10 : 표시패널 11 : 타이밍 콘트롤러
12 : 데이터 드라이버 13 : 게이트 드라이버
131 : 제1 스테이지 그룹 132 : 제2 스테이지 그룹

Claims

각각 시분할 구동되는 제1 블록의 표시화면과 제2 블록의 표시화면을 갖는 표시패널;
제1 블록의 게이트라인들을 구동하기 위해 한 프레임에 2번씩 게이트펄스를 출력하는 제1 스테이지 그룹과, 제2 블록의 게이트라인들을 구동하기 위해 한 프레임에 2번씩 게이트펄스를 출력하는 제2 스테이지 그룹을 가지며 상기 표시패널에 내장되는 게이트 드라이버; 및
소스 출력 인에이블신호가 제1 논리로 유지되는 제1 출력기간 동안 화상 표시를 위한 비디오 데이터전압을 출력하고, 상기 소스 출력 인에이블신호가 제2 논리로 유지되는 제2 출력기간 동안 블랙 표시를 위한 차지 쉐어링 전압을 출력하는 데이터 드라이버를 구비하고;
상기 한 프레임의 전반부기간에서, 상기 제1 스테이지 그룹은 상기 제1 출력기간에 중첩되는 게이트펄스를 라인 순차 방식으로 출력하고, 상기 제2 스테이지 그룹은 상기 제2 출력기간에 중첩되는 게이트펄스를 라인 순차 방식으로 출력하며;
상기 한 프레임의 후반부기간에서, 상기 제1 스테이지 그룹은 상기 제2 출력기간에 중첩되는 게이트펄스를 라인 순차 방식으로 출력하고, 상기 제2 스테이지 그룹은 상기 제1 출력기간에 중첩되는 게이트펄스를 라인 순차 방식으로 출력하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,
상기 제1 스테이지 그룹은 외부로부터 입력되는 제1 게이트 스타트 신호와 1그룹의 클럭신호들에 응답하여 상기 제1 블록의 게이트라인들에 공급되는 게이트펄스를 출력하고;
상기 제2 스테이지 그룹은 외부로부터 입력되는 제2 게이트 스타트 신호와 2그룹의 클럭신호들에 응답하여 상기 제2 블록의 게이트라인들에 공급되는 게이트펄스를 출력하는 것을 특징으로 하는 표시장치.
제 2 항에 있어서,
상기 제1 게이트 스타트 신호의 위상과 제2 게이트 스타트 신호의 위상은 1/2 수평기간만큼의 차이를 가지며;
상기 1그룹의 클럭신호들 각각의 위상과 상기 2그룹의 클럭신호들 각각의 위상은 1/2 수평기간만큼의 차이를 가지는 것을 특징으로 하는 표시장치.
제 3 항에 있어서,
상기 한 프레임의 전반부기간에서, 상기 제1 게이트 스타트 신호와 상기 1그룹의 클럭신호들은 기준 위상으로 입력되고, 상기 제2 게이트 스타트 신호와 상기 2그룹의 클럭신호들은 상기 기준 위상으로부터 1/2 수평기간만큼 쉬프트되어 입력되며;
상기 한 프레임의 후반부기간에서, 상기 제1 게이트 스타트 신호와 상기 1그룹의 클럭신호들은 상기 기준 위상으로부터 1/2 수평기간만큼 쉬프트되어 입력되고, 상기 제2 게이트 스타트 신호와 상기 2그룹의 클럭신호들은 상기 기준 위상으로 입력되는 것을 특징으로 하는 표시장치.
제 4 항에 있어서,
상기 한 프레임의 전반부기간에서, 상기 제1 블록에 위치하는 액정셀들은 라인 순차 방식으로 상기 비디오 데이터전압을 충전하고, 상기 제2 블록에 위치하는 액정셀들은 라인 순차 방식으로 상기 차지 쉐어링 전압을 충전하며;
상기 한 프레임의 후반부기간에서, 상기 제1 블록에 위치하는 액정셀들은 라인 순차 방식으로 상기 차지 쉐어링 전압을 충전하고, 상기 제2 블록에 위치하는 액정셀들은 라인 순차 방식으로 상기 비디오 데이터전압을 충전하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,
상기 데이터 드라이버는,
상기 소스 출력 인에이블신호에 응답하여 상기 비디오 데이터전압의 출력을 스위칭하는 제1 스위치와, 상기 소스 출력 인에이블신호에 응답하여 상기 차지 쉐어링 전압의 출력을 스위칭하는 제2 스위치를 갖는 차지쉐어회로를 구비하고;
상기 제2 스위치는 출력 채널들 사이마다 접속되며 상기 제1 스위치와 반대로 동작되는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,
상기 표시패널에 좌안 이미지가 표시되는 기수 프레임에서만 개방되는 좌안 셔터와, 상기 표시패널에 우안 이미지가 표시되는 우수 프레임에서만 개방되는 우안 셔터를 갖는 액정셔터 안경을 더 구비하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,
상기 표시패널로부터 입사되는 제1 편광의 빛만을 투과시키는 제1 리타더와, 상기 표시패널로부터 입사되는 제2 편광의 빛만을 투과시키는 제2 리타더를 가지며, 상기 표시패널에 일체화되는 패턴드 리타더; 및
상기 제1 리타더와 동일한 광흡수축을 가지는 좌안과, 상기 제2 리타더와 동일한 광흡수축을 가지는 우안을 갖는 편광 안경을 더 구비하는 것을 특징으로 하는 표시장치.