KR20120070991A - 입체영상 표시장치와 그 구동방법 - Google Patents

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Abstract

본 발명은 셔터안경 방식의 입체영상 표시장치와 그 구동방법에 관한 것이다. 본 발명의 입체영상 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 액정셀들을 포함하는 표시패널; 소스 출력 인에이블 신호의 제1 로직 레벨에 응답하여 상기 데이터 라인들을 차지 쉐어링하고, 상기 소스 출력 인에이블 신호의 제2 로직 레벨에 응답하여 상기 데이터 라인들에 3D 영상의 데이터 전압을 공급하는 데이터 구동부; 제1 게이트 출력 인에이블 신호에 응답하여 상기 차지 쉐어링과 상기 데이터 전압에 동기되는 제1 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하고, 제2 게이트 출력 인에이블 신호에 응답하여 상기 차지 쉐어링에 동기되는 제2 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부; 및 상기 소스 출력 인에이블 신호, 상기 제1 게이트 출력 인에이블 신호, 및 상기 제2 게이트 출력 인에이블 신호를 발생하여 상기 데이터 구동부와 상기 게이트 구동부의 출력 타이밍을 제어하는 타이밍 콘트롤러를 포함하고, 상기 제2 게이트 출력 인에이블 신호의 1 주기는 상기 제1 게이트 출력 인에이블 신호의 1 주기와 동일하나, 상기 제2 게이트 출력 인에이블 신호의 듀티비는 상기 제1 게이트 출력 인에이블 신호의 듀티비보다 큰 것을 특징으로 한다.

Description

입체영상 표시장치와 그 구동방법{STEREOSCOPIC IMAGE DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 셔터안경 방식의 입체영상 표시장치와 그 구동방법에 관한 것이다.
입체영상 표시장치는 양안시차방식(stereoscopic technique)과 복합시차지각방식(autostereoscopic technique)으로 나뉘어진다. 양안시차방식은 입체 효과가 큰 좌우 눈의 시차 영상을 이용하며, 안경방식과 무안경방식이 있고 두 방식 모두 실용화되고 있다. 안경방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상의 편광을 바꿔서 또는 시분할방식으로 표시한다. 안경방식은 편광안경 또는 액정셔터안경을 사용하여 입체영상을 구현한다. 무안경방식은 일반적으로 패럴렉스 배리어, 렌티큘러 렌즈 등의 광학판을 사용하여 좌우시차 영상의 광축을 분리하여 입체영상을 구현한다.
도 1은 셔터안경 방식의 입체영상 표시장치에서 좌우 영상의 시분할 동작을 보여주는 도면이다. 셔터안경 방식의 입체영상 표시장치는 좌안 영상(RGBL)과 우안 영상(RGBR)을 표시패널(DIS)에 시분할로 표시한다. 사용자가 착용하는 안경은 좌안 영상(RGBL)의 빛을 투과시키는 좌안 셔터(STL)와, 우안 영상(RGBR)의 빛을 투과시키는 우안 셔터(STR)를 포함한다. 따라서, 사용자는 기수 프레임 동안 좌안 영상(RGBL)만을 보게 되고, 우수 프레임 기간 동안 우안 영상(RGBR)만을 보게 되어 양안 시차로 입체감을 느낄 수 있다.
입체영상을 구현하는 액정표시장치에 있어서, 표시패널의 액정은 수학식 1 및 2와 같이, 고유한 점성과 탄성 등의 특성에 의해 응답속도가 느리다.
Figure pat00001
수학식 1에서, τr는 액정에 전압이 인가될 때의 라이징 타임(rising time)을, Va는 인가전압을, VF는 액정분자가 경사운동을 시작하는 프리드릭 천이 전압(Freederick Transition Voltage)을, d는 액정셀의 셀갭(cell gap)을,
Figure pat00002
(gamma)는 액정분자의 회전점도(rotational viscosity)를 각각 의미한다.
Figure pat00003
수학식 2에서, τf는 액정에 인가된 전압이 오프된 후 액정이 탄성 복원력에 의해 원위치로 복원되는 폴링타임(falling time)을, K는 액정 고유의 탄성계수를 각각 의미한다.
셔터안경방식의 입체영상 표시장치는 좌안 영상과 우안 영상을 표시패널에 시분할로 표시한다. 이 때문에, 입체영상 표시장치는 좌안 영상과 우안 영상을 시분할하기 위하여 기존의 2D 표시장치에 비하여 높은 프레임 주파수로 구동되어야 한다. 그런데, 입체영상 표시장치는 120Hz의 프레임 주파수로 구동하는 경우에 액정셀들에 이미 충전되었던 이전 단안(單眼, 좌안 또는 우안) 영상의 데이터 전압이 잔류한 상태에서 다음 단안 영상(우안 또는 좌안)의 데이터 전압이 충전된다. 따라서, 사용자는 120Hz의 프레임 주파수로 구동되는 입체영상 표시장치로 입체 영상을 감상하면 좌안 영상과 우안 영상이 겹쳐 보이는 3D 크로스토크(Crosstalk)를 느낄 수 있다.
이러한 3D 크로스토크를 해결하기 위한 방법으로, 프레임 주파수를 240Hz로 높이고, 이전 단안 영상과 그 다음 단안 영상 사이에 블랙 계조 전압을 모든 액정셀들에 기입하는 프레임 기간을 할당하는 방법이 있다. 이 방법은 블랙 계조 삽입 프레임 기간 동안 액정셀들의 전압을 블랙 계조 전압으로 변하게 한 후에 그 다음 프레임기간에 다음 단안 영상 데이터 전압을 액정셀들에 기입함으로써, 3D 크로스토크를 줄일 수 있다. 그러나, 이 방법은 높은 프레임 주파수를 필요로 하기 때문에 구동 회로 비용을 상승시키는 문제점이 있다. 따라서, 입체영상 표시장치를 120Hz 프레임 주파수로 구동하면서 3D 크로스토크를 줄일 수 있는 구동 방법이 요구되고 있다.
본 발명은 120Hz의 프레임 주파수로 구동하며 3D 크로스토크를 개선한 셔터안경 방식의 입체영상 표시장치와 그 구동방법을 제공한다.
본 발명의 입체영상 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 액정셀들을 포함하는 표시패널; 소스 출력 인에이블 신호의 제1 로직 레벨에 응답하여 상기 데이터 라인들을 차지 쉐어링하고, 상기 소스 출력 인에이블 신호의 제2 로직 레벨에 응답하여 상기 데이터 라인들에 3D 영상의 데이터 전압을 공급하는 데이터 구동부; 제1 게이트 출력 인에이블 신호에 응답하여 상기 차지 쉐어링과 상기 데이터 전압에 동기되는 제1 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하고, 제2 게이트 출력 인에이블 신호에 응답하여 상기 차지 쉐어링에 동기되는 제2 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부; 및 상기 소스 출력 인에이블 신호, 상기 제1 게이트 출력 인에이블 신호, 및 상기 제2 게이트 출력 인에이블 신호를 발생하여 상기 데이터 구동부와 상기 게이트 구동부의 출력 타이밍을 제어하는 타이밍 콘트롤러를 포함하고, 상기 제2 게이트 출력 인에이블 신호의 1 주기는 상기 제1 게이트 출력 인에이블 신호의 1 주기와 동일하나, 상기 제2 게이트 출력 인에이블 신호의 듀티비는 상기 제1 게이트 출력 인에이블 신호의 듀티비보다 큰 것을 특징으로 한다.
본 발명의 입체영상 표시장치의 구동방법은 데이터 라인들과 게이트 라인들이 교차되고 액정셀들을 포함하는 표시패널을 포함하는 입체영상 표시장치에 있어서, 소스 출력 인에이블 신호의 제1 로직 레벨에 응답하여 상기 데이터 라인들을 차지 쉐어링하고, 상기 소스 출력 인에이블 신호의 제2 로직 레벨에 응답하여 상기 데이터 라인들에 3D 영상의 데이터 전압을 공급하는 단계; 제1 게이트 출력 인에이블 신호에 응답하여 상기 차지 쉐어링과 상기 데이터 전압에 동기되는 제1 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하고, 제2 게이트 출력 인에이블 신호에 응답하여 상기 차지 쉐어링에 동기되는 제2 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하는 단계; 및 상기 소스 출력 인에이블 신호, 상기 제1 게이트 출력 인에이블 신호, 및 상기 제2 게이트 출력 인에이블 신호를 발생하여 상기 데이터 구동부와 상기 게이트 구동부의 출력 타이밍을 제어하는 단계를 포함하고, 상기 제2 게이트 출력 인에이블 신호의 1 주기는 상기 제1 게이트 출력 인에이블 신호의 1 주기와 동일하나, 상기 제2 게이트 출력 인에이블 신호의 듀티비는 상기 제1 게이트 출력 인에이블 신호의 듀티비보다 큰 것을 특징으로 한다.
본 발명은 기수 및 우수 프레임 기간의 시작 시점부터 1 프레임 기간 동안, 제1 게이트 출력 인에이블 신호를 이용하여 차지 쉐어링 기간과 데이터 공급 기간과 동기되는 제1 게이트 펄스를 표시패널의 게이트 라인들에 순차적으로 출력한다. 또한, 본 발명은 기수 및 우수 프레임 기간의 시작 시점에서 소정의 t1 시간이 지난 시점부터 1 프레임 기간 동안, 제2 게이트 출력 인에이블 신호를 이용하여 차지 쉐어링 기간과 동기되는 제2 게이트 펄스를 표시패널의 게이트 라인들에 순차적으로 출력한다. 그 결과, 본 발명은 120Hz의 프레임 주파수로 구동하면서 이전 단안 영상과 그 다음 단안 영상 사이에 블랙 영상을 표시할 수 있다. 이로 인해, 본 발명은 3D 크로스토크를 개선할 수 있고, 240Hz의 프레임 주파수로 구동하는 경우보다 구동회로 비용을 절감할 수 있다.
도 1은 셔터안경 방식의 입체영상 표시장치에서 좌우 영상의 시분할 동작을 보여주는 도면이다.
도 2는 3D 모드에서 본 발명의 표시패널, 백라이트 유닛, 및 셔터안경의 동작을 보여주는 도면이다.
도 3은 차지 쉐어링을 이용한 블랙 영상 구현 방법을 보여주는 회로도이다.
도 4는 본 발명의 실시예에 따른 입체영상 표시장치를 개략적으로 나타내는 블록도이다.
도 5는 도 4의 표시패널, 게이트 구동부, 데이터 구동부, 타이밍 신호 출력제어부, 및 타이밍 콘트롤러를 상세히 보여주는 블록도이다.
도 6은 도 5의 게이트 드라이브 IC를 상세히 보여주는 블록도이다.
도 7은 게이트 드라이브 IC의 입력 및 출력 파형을 보여주는 파형도이다.
도 8은 2D 모드에서 타이밍 신호 출력 제어부의 출력을 보여주는 파형도이다.
도 9는 3D 모드에서 타이밍 신호 출력 제어부의 출력을 보여주는 파형도이다.
도 10은 프리-차징 펄스를 이용하는 경우, 게이트 펄스의 출력과 데이터 전압의 충전을 보여주는 파형도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 2는 3D 모드에서 본 발명의 표시패널, 백라이트 유닛, 및 셔터안경의 동작을 보여주는 도면이다. 도 2를 참조하면, 기수(홀수) 프레임의 시작 시점부터 1 프레임 기간 동안 표시패널의 액정셀들에는 좌안 영상 데이터(RGBL)가 기입되고, 기수 프레임의 시작 시점에서 소정의 t1 시간이 지난 시점부터 1 프레임 기간 동안 표시패널의 액정셀들은 블랙 데이터(Black)가 기입된다. 우수(짝수) 프레임의 시작 시점부터 1 프레임 기간 동안 표시패널의 액정셀들에는 우안 영상 데이터(RGBR)가 기입되고, 우수 프레임의 시작 시점에서 소정의 t1 시간이 지난 시점부터 1 프레임 기간 동안 표시패널의 액정셀들에는 블랙 데이터(Black)가 기입된다. 소정의 t1 시간은 1 프레임 기간에서 1/2 프레임 기간 이상이고 1 프레임 기간 보다 작은 시간으로 설정될 수 있다. 1 프레임 기간은 프레임 주파수가 120Hz일 때 대략 8.3msec이다.
본 발명은 기수 및 우수 프레임 기간의 시작 시점에서 소정의 t1 시간이 지난 시점부터 표시패널의 액정셀들에 블랙 데이터(Black)를 기입하는 방법으로서, 표시패널(10)에서 서로 이웃하는 데이터라인들을 단락(short circut)시키는 차지 쉐어링(Charge sharing)이 가능하다. 차지 쉐어링에 대한 자세한 설명은 도 2를 결부하여 후술한다.
백라이트 유닛은 제1 내지 제n(n은 자연수) 블록들로 분할될 수 있다. 도 2에서, 백라이트 유닛은 제1 내지 제3 블록들로 분할된 것을 예시하였다. 백라이트 유닛의 제1 내지 제3 블록들은 기수 프레임 및 우수 프레임의 시작 시점에서 소정의 t1 시간이 지난 시점보다 이전에 점등된다. 백라이트 유닛의 제1 내지 제3 블록들은 순차적으로 점등된다. 백라이트 유닛의 제1 내지 제3 블록들 각각은 소정의 t2 시간 동안 점등한다. 소정의 t2 시간은 백라이트 유닛의 PWM 듀티비(Pulse Width Modulation Duty Ratio)에 따라 달라질 수 있다. PWM 듀티비는 수학식 3과 같다.
Figure pat00004
수학식 3에서, DR은 PWM 듀티비, d1은 PWM 신호의 하이 로직 레벨 기간(백라이트 유닛 점등시간), d2는 PWM 신호의 로우 로직 레벨 기간(백라이트 유닛 소등시간)을 의미한다.
백라이트 유닛의 제1 내지 제3 블록들의 점등 시간은 소정의 t3 시간만큼 오버랩(overlap)될 수 있다. 소정의 t3 시간은 백라이트 유닛의 PWM 듀티비(Pulse Width Modulation Duty Ratio)에 따라 달라질 수 있다. 다만, 백라이트 유닛의 제1 블록과 제3 블록의 점등 시간은 오버랩되어서는 안 된다.
셔터안경(SG)은 기수 프레임에서 백라이트 유닛의 제1 내지 제3 블록들의 점등 이전에 좌안 셔터(STL)를 개방하고, 우수 프레임에서 백라이트 유닛의 제1 내지 제3 블록들의 점등 이전에 우안 셔터(STR)를 개방한다. 좌안 셔터(STL)와 우안 셔터(STR)는 교대로 개방된다.
도 3은 차지 쉐어링을 이용한 블랙 영상 구현 방법을 보여주는 회로도이다. 도 3에서, 'SC'는 액정셀(Clc)의 픽셀전극에 접속된 스토리지 커패시터(Storage Capacitor)이다. 'Vcom'은 액정셀(Clc)의 공통전극에 인가되는 공통전압이다. 'G1'은 데이터라인들과 직교하는 게이트라인을 의미한다.
도 3을 참조하면, 타이밍 콘트롤러는 소스 출력 인에이블신호(Source Output Enable, SOE)를 소스 드라이브 IC(Integrated Circuit)(20)에 인가하여 데이터 공급 기간과 차지 쉐어링 기간을 제어할 수 있다. 소스 드라이브 IC(20)의 출력회로는 소스 출력 인에블신호(SOE)의 로우 로직 전압(Low logic voltage)에 응답하여 정극성/부극성 아날로그 데이터전압들을 데이터라인들(D1~D4)로 출력하고, 소스 출력 인에이블신호(SOE)의 하이 로직 전압에 응답하여 데이터라인들(D1~D4)을 서로 접속시켜 단락 회로(Short circuit)를 구성함으로써 데이터라인들(D1~D4)의 전압을 평균화한다. 이를 위하여, 소스 드라이브 IC(20)의 출력 회로는 디지털-아날로그 변환기(Digita to Analog Converter, 이하 "DAC"라 함)의 출력 채널들을 데이터라인들(D1~D4)에 1:1로 접속시키는 제1 스위치들(SW1)과, 이웃하는 데이터라인들(D1~D4)을 접속시키는 제2 스위치들(SW2)을 포함한다. DAC는 디지털 비디오 데이터를 정극성 감마보상전압으로 변환하여 정극성 데이터전압을 출력하는 PDAC(Positive DAC)과, 디지털 비디오 데이터를 부극성 감마보상전압으로 변환하여 부극성 데이터전압을 출력하는 NDAC(Negative DAC)을 포함한다.
제1 스위치들(SW1)은 소스 출력 인에이블신호(SOE)의 로우 로직 전압일 때 턴-온(turn-on)되어 DAC의 출력 채널들과 데이터라인들(D1~D4)을 연결하여 정극성/부극성 데이터전압을 데이터라인들(D1~D4)에 공급한다. 제1 스위치들(SW1)은 소스 출력 인에이블 신호(SOE)가 하이 로직 전압일 때 턴-오프(turn-off)되어 출력 버퍼들(BUF)과 데이터라인들(D1~D4) 사이의 전류 패스를 차단한다.
제2 스위치들(SW2)은 소스 출력 인에이블 신호(SOE)의 하이 로직 전압일 때 턴-온되어 데이터라인들(D1~D4)을 연결하여 이웃하는 데이터라인들 간의 차지 쉐어링을 유도한다. 제2 스위치들(SW2)은 소스 출력 인에이블 신호(SOE)가 로우 로직 전압일 때 턴-오프되어 데이터라인들(D1~D4)을 전기적으로 분리시킨다. 따라서, 차지 쉐어링 기간 동안, 데이터라인들의 전압은 정극성 데이터전압과 부극성 데이터전압의 평균전압으로 조정된다.
차지 쉐어링 기간 동안, 액정셀들의 전압이 방전될 수 있도록 픽셀 어레이의 TFT들(Thin Film Transistor)이 턴-온되어야 한다. 이를 위하여, 게이트 드라이브 IC는 타이밍 콘트롤러의 제어 하에 차지 쉐어링 기간 동안 게이트라인들에 게이트 하이 전압(Gate high voltage)의 게이트 펄스를 공급하여야 하며, 차지 쉐어링 기간 동안, 액정셀들(Clc)의 전압은 TFT와 데이터라인들(D1~D4)을 통해 방전된다. 차지 쉐어링 기간 동안 게이트라인들에 게이트 펄스를 공급하는 방법에 대하여는 도 7을 결부하여 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 입체영상 표시장치를 개략적으로 나타내는 블록도이다. 도 4를 참조하면, 본 발명의 입체영상 표시장치는 표시패널(10), 백라이트 유닛(30), 액정셔터안경(50), 게이트 구동부(110), 데이터 구동부(120), 백라이트 구동부(130), 백라이트 제어부(140), 셔터안경 제어신호 수신부(150), 셔터안경 제어신호 송신부(160), 타이밍 신호 출력 제어부(170), 타이밍 컨트롤러(180), 호스트 시스템(190) 등을 구비한다.
표시패널(10)은 2D 모드에서 타이밍 컨트롤러(180)의 제어 하에 좌안 영상과 우안 영상의 구분이 없는 2차원 영상 데이터를 표시한다. 표시패널(10)은 3D 모드에서 타이밍 컨트롤러(180)의 제어 하에 좌안 영상 데이터와 우안 영상 데이터를 교대로 표시한다. 표시패널(10)은 대표적으로 백라이트 유닛(30)으로부터의 빛을 변조하는 투과형 액정표시패널이 선택될 수 있다.
투과형 액정표시패널은 박막트랜지스터(Thin Film Transistor: 이하, "TFT"라 함) 기판과 컬러필터 기판을 포함한다. TFT 기판과 컬러필터 기판 사이에는 액정층이 형성된다. TFT 기판 상에는 하부 유리기판 상에 데이터라인(D)들과 게이트라인(G)들(또는 스캔라인들)이 상호 교차되도록 형성되고, 데이터라인(D)들과 게이트라인(G)들에 의해 정의된 셀영역들에 액정셀(Clc)들이 매트릭스 형태로 배치된다. 데이터라인(D)들과 게이트라인(G)들의 교차부에 형성된 TFT는 게이트라인(G)으로부터의 게이트펄스(또는 스캔펄스)에 응답하여 데이터라인(D)들을 경유하여 공급되는 데이터전압을 액정셀(Clc)의 화소전극에 전달하게 된다. 이를 위하여, TFT의 게이트전극은 게이트라인(G)에 접속되며, 소스전극은 데이터라인(D)에 접속된다. TFT의 드레인전극은 액정셀(Clc)의 화소전극 및 스토리지 캐패시터(Storage Capacitor, SC)에 접속된다. 스토리지 캐패시터(SC)는 화소전극에 전달된 데이터 전압을 다음 데이터 전압이 들어올 때까지 일정시간 동안 유지해주는 기능을 한다. 화소전극과 대향하는 공통전극에는 공통전압(Vcom)이 공급된다. 컬러필터 기판은 상부 유리기판 상에 형성된 블랙매트릭스, 컬러필터를 포함한다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 하부 유리기판 상에 형성된다.
투과형 액정표시패널의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 투과형 액정표시패널의 상부 유리기판과 하부 유리기판 사이에는 액정층의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성된다. 투과형 액정표시패널의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.
데이터 구동부(120)는 다수의 소스 드라이브 IC들을 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(180)로부터 입력되는 영상 데이터(RGB)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압들을 발생한다. 소스 드라이브 IC들은 2D 모드에서 타이밍 콘트롤러(180)로부터 입력되는 2D 영상의 데이터를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압들을 발생한다. 소스 드라이브 IC들은 3D 모드에서 타이밍 컨트롤러(180)로부터 입력되는 좌안 영상 데이터와 우안 영상 데이터를 포함하는 3D 영상 데이터를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압들을 발생한다. 소스 드라이브 IC들로부터 출력되는 정극성/부극성 아날로그 데이터전압들은 표시패널(10)의 데이터라인(D)들에 공급된다.
게이트 구동부(110)는 다수의 게이트 드라이브 IC들을 포함한다. 게이트 드라이브 IC들은 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀의 TFT 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터, 및 출력 버퍼 등을 포함한다. 게이트 구동부(110)는 타이밍 콘트롤러의 제어 하에 데이터전압에 동기되는 게이트펄스를 표시패널(10)의 게이트라인(G)들에 순차적으로 공급한다.
백라이트 유닛(30)은 백라이트 유닛 구동부(130)로부터 공급되는 구동전류에 따라 점등하는 광원, 도광판(또는 확산판), 다수의 광학시트 등을 포함한다. 백라이트 유닛(30)은 직하형(direct type) 백라이트 유닛, 또는 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 백라이트 유닛(30)의 광원들은 HCFL(Hot Cathode Fluorescent Lamp), CCFL(Cold Cathode Fluorescent Lamp), EEFL(External Electrode Fluorescent Lamp), LED(Light Emitting Diode) 중 어느 하나의 광원 또는 두 종류 이상의 광원들을 포함할 수 있다.
백라이트 유닛 구동부(130)는 백라이트 유닛(30)의 광원들을 점등시키기 위한 구동전류를 발생한다. 백라이트 유닛 구동부(130)는 백라이트 제어부(140)의 제어 하에 광원들에 공급되는 구동전류를 온/오프(ON/OFF)한다.
백라이트 제어부(140)는 호스트 시스템(190) 또는 타이밍 컨트롤러(180)로부터 입력되는 모드신호(MODE)에 따라 2D 모드인지, 3D 모드인지를 판별할 수 있다. 백라이트 제어부(140)는 호스트 시스템(190) 또는 타이밍 컨트롤러(180)로부터 입력되는 글로벌/로컬 디밍신호(DIM)에 따라 백라이트 휘도를 조정한다. 백라이트 제어부(140)는 2D 모드에서 디밍신호(DIM)에 따라 PWM(Pulse Width Modulation) 신호의 듀티비 조정값을 포함한 백라이트 제어 데이터를 SPI(Serial Peripheral Interface) 데이터 포맷으로 백라이트 구동부(130)에 전송한다. 백라이트 제어부(140)는 3D 모드에서 타이밍 신호 출력 제어부(170)로부터 입력되는 수직 동기신호(Vsync)를 기준으로 하여 광원들의 점등 및 소등 타이밍을 결정하는 PWM 신호의 라이징 타이밍과 폴링 타이밍을 제어하기 위한 백라이트 제어 데이터를 SPI 데이터 포맷으로 발생한다. 백라이트 제어부(140)는 타이밍 컨트롤러(180) 내에 내장될 수 있다.
액정셔터안경(50)은 전기적으로 개별 제어되는 좌안 셔터(STL)와 우안 셔터(STR)를 구비한다. 좌안 셔터(STL)와 우안 셔터(STR) 각각은 제1 투명기판, 제1 투명기판 상에 형성된 제1 투명전극, 제2 투명기판, 제2 투명기판 상에 형성된 제2 투명전극과, 제1 및 제2 투명기판 상에 협지된 액정층을 포함한다. 제1 투명전극에는 기준전압이 공급되고 제2 투명전극에는 ON/OFF 전압이 공급된다. 좌안 셔터(STL)와 우안 셔터(STR) 각각은 제2 투명전극에 ON 전압이 공급될 때 표시패널(10)로부터의 빛을 투과시키는 반면, 제2 투명전극에 OFF 전압이 공급될 때 표시패널(10)로부터의 빛을 차단한다.
셔터안경 제어신호 송신부(160)는 타이밍 컨트롤러(180)에 접속되어 타이밍 컨트롤러(180)로부터 입력되는 액정셔터안경 제어신호(CST)를 유/무선 인터페이스를 통해 셔터안경 제어신호 수신부(150)에 전송한다. 셔터안경 제어신호 수신부(150)는 액정셔터안경(50)에 설치되어 유/무선 인터페이스를 통해 액정셔터 제어신호(CST)를 수신하고, 액정셔터 제어신호(CST)에 따라 액정셔터 안경(50)의 좌안 셔터(STL)와 우안 셔터(STR)를 교대로 개폐한다.
액정셔터 제어신호(CST)가 제1 논리값으로 액정셔터 제어신호 수신부(150)에 입력될 때, 좌안 셔터(STL)의 제2 투명전극에 ON 전압이 공급되는 반면에 우안 셔터(STR)의 제2 투명전극에 OFF 전압이 공급된다. 액정셔터 제어신호(CST)가 제2 논리값으로 액정셔터 제어신호 수신부(150)에 입력될 때, 좌안 셔터(STL)의 제2 투명전극에 OFF 전압이 공급되는 반면에 우안 셔터(STR)의 제2 투명전극에 ON 전압이 공급된다. 따라서, 액정셔터 안경(50)의 좌안 셔터(STL)는 액정셔터 제어신호(CST)가 제1 논리값으로 발생될 때 개방되고, 액정셔터 안경(50)의 우안 셔터(STR)는 액정셔터 제어신호(CST)가 제2 논리값으로 발생될 때 개방된다. 제1 논리값은 하이 논리 전압(High logic voltage)으로, 제2 논리값은 로우 논리 전압(High logic voltage)으로 설정될 수 있다.
타이밍 컨트롤러(180)는 120Hz의 프레임 주파수로 표시패널(10)을 구동시키기 위해, 120Hz의 프레임 주파수를 기준으로 게이트 구동부(110) 제어신호, 데이터 구동부(120) 제어신호를 발생할 수 있다. 게이트 구동부(110) 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 및 기준 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트 펄스의 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다.
데이터 구동부(120) 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어하는 클럭신호이다. 데이터 구동부(120)에 입력될 디지털 비디오 데이터가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다. 극성제어신호(POL)는 데이터 구동부(120)로부터 출력되는 데이터전압의 극성을 L(L은 자연수) 수평기간 주기로 반전시킨다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다.
타이밍 신호 출력 제어부(170)는 모드 신호(MODE), 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 기준 게이트 출력 인에이블 신호(GOE), 소스 스타트 펄스(SSP), 소스 출력 인에이블 신호(SOE), 극성제어신호(POL) 등을 타이밍 컨트롤러(180)로부터 입력받는다.
타이밍 신호 출력 제어부(170)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 제1 게이트 출력 인에이블 신호(GOE1), 및 제2 게이트 출력 인에이블 신호(GOE2) 등을 게이트 구동부(110)로 출력한다. 타이밍 신호 출력 제어부(170)는 도 2와 같이 기수 및 우수 프레임의 시작 시점부터 1 프레임 기간 동안 제1 게이트 출력 인에이블 신호(GOE1)를 공급한다. 타이밍 신호 출력 제어부(170)는 도 2와 같이 기수 및 우수 프레임의 시작 시점에서 소정의 t1 시간이 지난 시점부터 1 프레임 기간 동안 제2 게이트 출력 인에이블 신호(GOE2)를 공급한다. 타이밍 신호 출력 제어부(170)는 소스 스타트 펄스(SSP), 소스 출력 인에이블 신호(SOE), 극성제어신호(POL) 등을 데이터 구동부(120)로 출력한다.
타이밍 신호 출력 제어부(170)는 3D 모드에서 백라이트 유닛(30)의 광원들의 점등 및 소등 타이밍을 결정하기 위해, 120Hz의 프레임 주파수를 갖는 수직 동기신호(Vsync)를 백라이트 제어부(140)로 출력한다. 타이밍 신호 출력 제어부(170)는 좌안 셔터와 우안 셔터의 개방 타이밍을 조정하기 위해, 60Hz의 프레임 주파수를 갖는 액정셔터안경 제어신호(CST)를 타이밍 콘트롤러(180)로 출력한다. 타이밍 콘트롤러(180)는 액정셔터안경 제어신호(CST)를 액정셔터안경 제어신호 송신부(160)로 출력하고, 소스 스타트 펄스(SSP), 소스 출력 인에이블 신호(SOE), 극성제어신호(POL) 등에 동기하여 영상 데이터(RGB)를 데이터 구동부(120)로 출력한다.
타이밍 신호 출력 제어부(170)는 타이밍 콘트롤러(180) 내에 내장될 수 있다. 타이밍 신호 출력 제어부(170)의 입력 및 출력 신호에 대한 자세한 설명은 도 5를 결부하여 후술한다. 타이밍 신호 출력 제어부(170)의 2D 모드 및 3D 모드에서의 입력 및 출력 신호에 대한 자세한 설명은 도 8 및 도 9를 결부하여 후술한다.
호스트 시스템(190)은 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 영상 데이터(RGB)와 타이밍신호들(Vsync, Hsync, DE, CLK)과 모드신호(MODE) 등을 타이밍 컨트롤러(180)에 공급한다. 호스트 시스템(190)은 2D 모드에서 2D 영상 데이터를 타이밍 컨트롤러(180)에 공급하는 반면, 3D 모드에서 좌안 영상 데이터와 우안 영상 데이터를 포함한 3D 영상 데이터를 타이밍 컨트롤러(180)에 공급한다. 또한, 호스트 시스템(190)은 영상 데이터를 분석하여 그 분석 결과에 따라 표시영상의 콘트라스트 특성을 높이기 위하여 글로벌/로컬 디밍값을 산출하여 디밍신호(DIM)를 발생할 수 있다.
사용자는 사용자 입력장치(200)를 통해 2D 모드와 3D 모드를 선택할 수 있다. 사용자 입력장치(200)는 표시패널(10) 상에 부착되거나 내장된 터치 스크린, 온 스크린 디스플레이(On screen display, OSD), 키보드, 마우스, 리모트 콘트롤러(Remote controller) 등을 포함한다. 호스트 시스템(190)은 사용자 입력장치(200)를 통해 입력되는 사용자 데이터에 응답하여 2D 모드 동작과 3D 모드 동작을 전환한다. 호스트 시스템(190)는 입력 영상의 데이터에 인코딩된 2D/3D 식별 코드를 통해 2D 모드의 동작과 3D 모드의 동작을 전환할 수도 있다.
도 5는 도 4의 표시패널, 게이트 구동부, 데이터 구동부, 타이밍 신호 출력제어부, 및 타이밍 콘트롤러를 상세히 보여주는 블록도이다. 도 5를 참조하면, 게이트 구동부(110)는 종속적으로 접속된 제1 내지 제4 게이트 드라이브 IC들(111, 112, 113, 114)을 포함하고, 데이터 구동부(120)는 다수의 소스 드라이브 IC(20)들을 포함한다. 본 발명의 게이트 구동부(110)는 제1 내지 제4 게이트 드라이브 IC들(111, 112, 113, 114)을 포함하는 것을 중심으로 설명하였지만, 이에 한정되지 않음에 주의하여야 한다.
도 5에서, 타이밍 신호 출력 제어부(170)는 모드 신호(MODE), 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 기준 게이트 출력 인에이블 신호(GOE), 소스 스타트 펄스(SSP), 소스 출력 인에이블 신호(SOE), 및 극성제어신호(POL) 등을 타이밍 콘트롤러(180)로부터 입력받는다. 타이밍 신호 출력 제어부(170)는 소스 스타트 펄스(SSP), 소스 출력 인에이블 신호(SOE), 및 극성제어신호(POL) 등을 소스 드라이브 IC(20)들로 출력한다. 타이밍 신호 출력 제어부(170)는 게이트 스타트 펄스(GSP)를 제1 게이트 드라이브 IC(111)로 출력하고, 게이트 쉬프트 클럭(GSC), 제1 게이트 출력 인에이블 신호(GOE1), 제2 게이트 출력 인에이블 신호(GOE2) 등을 제1 내지 제4 게이트 드라이브 IC들(111, 112, 113, 114)로 출력한다.
타이밍 신호 출력 제어부(170)는 2D 모드에서 입력된 기준 게이트 출력 인에이블 신호(GOE)을 제1 게이트 출력 인에이블 신호(GOE1)와 제2 게이트 출력 인에이블 신호(GOE2)로서 그대로 출력한다. 타이밍 신호 출력 제어부(170)는 3D 모드에서 입력된 기준 게이트 출력 인에이블 신호(GOE)를 제1 게이트 출력 인에이블 신호(GOE1)로서 출력하고, 입력된 기준 게이트 출력 인에이블 신호(GOE)의 듀티비를 크게 하여 제2 게이트 출력 인에이블 신호(GOE2)로서 출력한다. 타이밍 신호 출력 제어부(170)는 입력된 기준 게이트 출력 인에이블 신호(GOE)의 하이 논리 레벨 구간을 내부 클럭(CLK_I)의 소정의 시간만큼 지연시켜 제2 게이트 출력 인에이블 신호(GOE2)를 생성할 수 있다. 타이밍 신호 출력 제어부(170)는 데이터 전압의 차지 쉐어링 기간과 데이터 전압 공급 기간에 동기하여 제1 게이트 펄스가 발생하도록 제1 게이트 출력 인에이블 신호(GOE1)를 출력한다. 타이밍 신호 출력 제어부(170)는 차지 쉐어링 기간에 동기하여 제2 게이트 펄스가 발생하도록 제2 게이트 출력 인에이블 신호(GOE2)를 출력한다. 제1 내지 제4 게이트 드라이브 IC들(111, 112, 113, 114)은 타이밍 신호 출력 제어부(170)로부터 입력되는 제1 및 제2 게이트 출력 인에이블 신호(GOE1, GOE2)에 따라 제1 게이트 펄스(GP1)와 제2 게이트 펄스(GP2)를 선택적으로 출력한다.
타이밍 신호 출력 제어부(170)는 1 프레임 기간 동안 2 번 이상의 펄스를 갖는 게이트 스타트 펄스(GSP)를 발생한다. 게이트 스타트 펄스(GSP)의 첫 번째 펄스는 기수 및 우수 프레임의 시작 시점에 발생하고, 게이트 스타트 펄스(GSP)의 두 번째 펄스는 기수 및 우수 프레임의 시작 시점에서 소정의 t1 시간이 지난 시점에 발생한다. 이하에서, 소정의 t1 시간은 1/2 프레임 기간인 것을 중심으로 설명한다.
게이트 스타트 펄스(GSP)의 첫 번째 펄스는 표시패널(10)에 영상 데이터 공급을 위해 제1 게이트 펄스(GP1)를 순차적으로 출력하기 위한 것이다. 따라서, 타이밍 신호 출력 제어부(170)는 게이트 스타트 펄스(GSP)의 첫 번째 펄스와 함께 제1 및 제2 게이트 드라이브 IC들(111, 112)에 제1 게이트 출력 인에이블 신호(GOE1)를 출력한다. 이때, 타이밍 신호 출력 제어부(170)는 제3 및 제4 게이트 드라이브 IC들(113, 114)에 제2 게이트 출력 인에이블 신호(GOE2)를 출력한다.
게이트 스타트 펄스(GSP)의 두 번째 펄스는 차지 쉐어링을 통한 블랙 영상 구현을 위해 제2 게이트 펄스(GP2)를 순차적으로 출력하기 위한 것이다. 따라서, 타이밍 신호 출력 제어부(170)는 게이트 스타트 펄스(GSP)의 두 번째 펄스와 함께 제1 및 제2 게이트 드라이브 IC들(111, 112)에는 제2 게이트 출력 인에이블 신호(GOE2)를 출력한다. 이때, 타이밍 신호 출력 제어부(170)는 제3 및 제4 게이트 드라이브 IC들(113, 114)에는 제1 게이트 출력 인에이블 신호(GOE1)를 출력한다.
제1 내지 제4 게이트 드라이브 IC들(111, 112, 113, 114)은 종속적으로 접속된다. 따라서, 제1 내지 제4 게이트 드라이브 IC들(111, 112, 113, 114)은 기수 및 우수 프레임의 시작 시점부터 제1 게이트 펄스(GP1)를 1 프레임 기간 동안 표시패널(10)의 게이트 라인(G)들에 순차적으로 출력하고, 기수 및 우수 프레임의 시작 시점에서 소정의 t1 시간이 지난 시점부터 제2 게이트 펄스(GP2)를 1 프레임 기간 동안 표시패널(10)의 게이트 라인(G)들에 순차적으로 출력한다.
타이밍 콘트롤러(180)는 소스 스타트 펄스(SSP), 소스 출력 인에이블 신호(SOE), 극성제어신호(POL) 등에 따라 영상 데이터(RGB)를 소스 드라이브 IC(20)들에 공급한다. 소스 드라이브 IC(20)들은 기수 프레임 기간에 제1 게이트 펄스와 동기하여 좌안 영상의 데이터 전압을 표시패널(10)의 데이터 라인(D)들에 공급하고, 제2 게이트 펄스와 동기하여 표시패널(10)의 데이터 라인(D)들을 차지 쉐어링 시킨다. 소스 드라이브 IC(20)들은 우수 프레임 기간에 제1 게이트 펄스와 동기하여 우안 영상의 데이터 전압을 표시패널(10)의 데이터 라인(D)들에 공급하고, 제2 게이트 펄스와 동기하여 표시패널(10)의 데이터 라인(D)들을 차지 쉐어링 시킨다. 타이밍 신호 출력 제어부(170), 내부 클럭 생성부(171), 및 타이밍 콘트롤러(180) 등은 PCB(Printed Circuit Board)(300) 상에 실장될 수 있다.
도 6은 도 5의 게이트 드라이브 IC를 상세히 보여 주는 회로도이다. 도 6을 참조하면, 제1 내지 제4 게이트 드라이브 IC들(111, 112, 113, 114) 각각은 쉬프트 레지스터(410), 레벨 쉬프터(450), 쉬프트 레지스터(410)와 레벨 쉬프터(450) 사이에 접속된 다수의 논리곱 게이트(이하, "AND 게이트"라 함)(420)들, 제1 게이트 출력 인에이블 신호(GOE1)와 제2 게이트 출력 인에이블 신호(GOE2)를 논리합 연산하여 출력하는 논리합 게이트(440), 및 논리합 게이트(440)로부터 입력된 신호를 반전시키기 위한 인버터(430)를 포함한다.
쉬프트 레지스터(410)는 종속적으로 접속된 다수의 D-플립플롭을 이용하여 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시킨다. 논리합 게이트(440)는 제1 게이트 출력 인에이블 신호(GOE1)와 제2 게이트 출력 인에이블 신호(GOE2)를 논리합 연산하고, 그 결과를 출력한다. 따라서, 논리합 게이트(440)는 제1 게이트 출력 인에이블 신호(GOE1)가 입력되는 경우, 제1 게이트 출력 인에이블 신호를 출력하고, 제2 게이트 출력 인에이블 신호(GOE2)가 입력되는 경우, 제2 게이트 출력 인에이블 신호를 출력한다. 인버터(430)는 논리합 게이트(440)로부터 출력된 제1 게이트 출력 인에이블 신호(GOE1) 또는 제2 게이트 출력 인에이블 신호(GOE2)를 반전시켜 AND 게이트(420)들에 공급한다. AND 게이트들(420) 각각은 쉬프트 레지스터(410)의 출력신호와 인버터(430)로부터 입력되는 제1 게이트 출력 인에이블 신호(GOE1) 또는 제2 게이트 출력 인에이블 신호(GOE2)의 반전신호를 논리곱하여 출력을 발생한다. 따라서, 제1 내지 제4 게이트 드라이브 IC들(111, 112, 113, 114) 각각은 제1 게이트 출력 인에이블 신호(GOE1)가 입력되는 경우, 제1 게이트 출력 인에이블 신호(GOE1)가 로우 논리 전압일 때에만 제1 게이트 펄스(GP1)의 출력을 발생한다. 제1 내지 제4 게이트 드라이브 IC들(111, 112, 113, 114) 각각은 제2 게이트 출력 인에이블 신호(GOE2)가 입력되는 경우, 제2 게이트 출력 인에블 신호(GOE2)가 로우 논리 전압일 때에만 제2 게이트 펄스(GP2)의 출력을 발생한다.
레벨 쉬프터(450)는 AND 게이트(420)의 출력전압 스윙폭을 액정표시패널의 TFT 어레이에 형성된 TFT의 동작이 가능한 스윙폭으로 쉬프트시킨다. 레벨 쉬프터(450)의 출력신호는 게이트 라인(G)들에 순차적으로 공급된다.
쉬프트 레지스터(410)는 GIP(Gate In Panel) 공정에서 TFT 어레이와 함께 표시패널(10)의 하부 유리기판에 직접 형성될 수 있다. 이 경우에, 레벨 쉬프터(450)는 타이밍 콘트롤러(180)와 함께 PCB(300)상에 형성되어 스윙 폭을 TFT의 구동 전압만큼 크게 조정한 게이트 쉬프트 클럭(GSC)을 쉬프트 레지스터(410)에 공급한다.
도 7은 게이트 드라이브 IC의 입력 및 출력 파형을 보여주는 파형도이다. 도 7을 참조하면, 제1 내지 제4 게이트 드라이브 IC들(111, 112, 113, 114) 각각에 입력되는 수평동기신호(Hsync), 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 제1 게이트 출력 인에이블 신호(GOE1), 제2 게이트 출력 인에이블 신호(GOE2)가 나타나 있고, 제1 내지 제4 게이트 드라이브 IC들(111, 112, 113, 114) 각각으로부터 출력되는 제1 게이트 펄스(GP1)와 제2 게이트 펄스(GP2)가 나타나 있다. 또한, 소스 드라이브 IC(20)들 각각에 입력되는 극성제어신호(POL), 소스 출력 인에이블 신호(SOE)가 나타나 있고, 소스 드라이브 IC(20)들 각각으로부터 출력되는 데이터 전압(Vdata)가 나타나 있다.
도 7에서, 수평동기신호(Hsync)는 1 수평기간(1H)을 주기로 발생한다. 게이트 스타트 펄스(GSP)는 1 수평기간(1H) 동안 발생한다. 게이트 쉬프트 클럭(GSC)은 1 수평기간(1H)을 주기로 발생하고, 게이트 스타트 펄스(GSP)가 발생한 시점부터 제1 게이트 출력 인에이블 신호(GOE1)의 로우 논리 기간에 제1 게이트 펄스(GP1)가 표시패널(10)의 게이트 라인(G)들에 순차적으로 출력된다. 또한, 게이트 스타트 펄스(GSP)가 발생한 시점부터 제2 게이트 출력 인에이블 신호(GOE2)의 로우 논리 기간에 제2 게이트 펄스(GP2)가 표시패널(10)의 게이트 라인(G)들에 순차적으로 출력된다.
제1 게이트 출력 인에이블 신호(GOE1)와 제2 게이트 출력 인에이블 신호(GOE2)의 1 주기는 동일하다. 하지만, 제1 게이트 출력 인에이블 신호(GOE1)의 듀티비는 제2 게이트 출력 인에이블 신호(GOE2)의 듀티비보다 작다. 따라서, 제1 게이트 출력 인에이블 신호(GOE1)의 하이 논리 레벨 구간은 제2 게이트 출력 인에이블 신호(GOE2)의 하이 논리 레벨 구간보다 작다.
극성제어신호(POL)는 게이트 스타트 펄스(GSP)와 동기하여 발생하고, 데이터 전압(Vdata)의 극성을 1 프레임 기간 주기로 반전시킨다. 극성제어신호(POL)에 의해, 데이터 전압(Vdata)은 정극성(positive) 전압으로 표시패널(10)의 데이터 라인(D)들에 출력된다. 또한, 데이터 전압(Vdata)은 소스 출력 인에이블 신호(SOE)의 로우 논리 레벨에 정극성(positive)을 가지고, 소스 출력 인에이블 신호(SOE)의 하이 논리 레벨에 차지 쉐어링 전압(Vcs)을 갖는다.
종합해보면, 제1 게이트 펄스(GP1)는 차지 쉐어링 기간과 데이터 전압 공급 기간에 발생한다. 제1 게이트 펄스(GP1)에 의해 표시패널(10)의 액정셀(Clc)의 화소 전극에는 정극성 또는 부극성의 데이터 전압이 공급된다. 표시패널(10)은 제1 게이트 펄스(GP1)가 공급되는 기수 및 우수 프레임의 시작 시점부터 1 프레임 기간 동안 단안(좌안 또는 우안) 영상을 표시하게 된다.
제2 게이트 펄스(GP2)는 차지 쉐어링 기간 동안에만 발생한다. 제2 게이트 펄스(GP2)에 의해 표시패널(10)의 액정셀(Clc)의 화소 전극에는 차지 쉐어링 전압(Vcs)이 공급된다. 표시패널(10)은 제2 게이트 펄스(GP2)가 공급되는 기수 및 우수 프레임의 시작 시점에서 소정의 t1 시간이 지난 시점부터 1 프레임 기간 동안 블랙 영상을 표시하게 된다.
도 8은 2D 모드에서 타이밍 신호 출력 제어부의 입력 및 출력을 보여주는 파형도이다. 도 8을 참조하면, 모드 신호(MODE), 게이트 스타트 펄스(GSP), 극성제어신호(POL), 소스 출력 인에이블 신호(SOE), 제1 게이트 출력 인에이블 신호(GOE1), 제2 게이트 출력 인에이블 신호(GOE2), 게이트 쉬프트 클럭(GSC), 및 수평동기신호(Vsync)가 나타나 있다.
타이밍 신호 출력 제어부(170)는 로우 논리 전압의 모드 신호(MODE)을 입력받고, 2D 모드로 출력을 발생시킨다. 타이밍 신호 출력 제어부(170)는 2D 모드에서 1 프레임 기간마다 게이트 스타트 펄스(GSP)를 발생시키고, 극성제어신호(POL)의 극성을 반전시킨다. 타이밍 신호 출력 제어부(170)는 2D 모드에서 1 프레임 기간 동안 소스 출력 인에이블 신호(SOE), 제1 게이트 출력 인에이블 신호(GOE1), 제2 게이트 출력 인에이블 신호(GOE2), 및 게이트 쉬프트 클럭(GSC)을 출력한다.
도 9는 3D 모드에서 타이밍 신호 출력 제어부의 출력을 보여주는 파형도이다. 도 9를 참조하면, 모드 신호(MODE), 게이트 스타트 펄스(GSP), 극성제어신호(POL), 소스 출력 인에이블 신호(SOE), 제1 게이트 출력 인에이블 신호(GOE1), 제2 게이트 출력 인에이블 신호(GOE2), 게이트 쉬프트 클럭(GSC), 및 수평동기신호(Vsync)가 나타나 있다.
타이밍 신호 출력 제어부(170)는 하이 논리 전압의 모드 신호(MODE)을 입력받고, 3D 모드로 출력을 발생시킨다. 타이밍 신호 출력 제어부(170)는 3D 모드에서 1 프레임 기간마다 2 번 이상의 펄스를 갖는 게이트 스타트 펄스(GSP)를 발생시키고, 극성제어신호(POL)의 극성을 반전시킨다. 게이트 스타트 펄스(GSP)의 첫 번째 펄스는 1 프레임 기간의 시작 시점에 발생하고, 게이트 스타트 펄스(GSP)의 두 번째 펄스는 1 프레임 기간의 시작 시점에서 소정의 t1 시간이 경과된 시점에 발생할 수 있다.
타이밍 신호 출력 제어부(170)는 게이트 스타트 펄스(GSP)의 첫 번째 펄스가 발생하면 1 프레임 기간 동안 제1 게이트 출력 인에이블 신호(GOE1)를 제1 내지 제4 게이트 드라이브 IC(111, 112, 113, 114)에 출력한다. 타이밍 신호 출력 제어부(170)는 게이트 스타트 펄스(GSP)의 두 번째 펄스가 발생하면 제2 게이트 출력 인에이블 신호(GOE2)를 1 프레임 기간 동안 제1 내지 제4 게이트 드라이브 IC(111, 112, 113, 114)에 출력한다. 타이밍 신호 출력 제어부(170)는 1 프레임 기간 동안 소스 출력 인에이블 신호(SOE), 및 게이트 쉬프트 클럭(GSC)을 출력한다.
또한, 표시패널(10)의 액정셀들에 데이터 전압을 미리 충전시키기 위해, 타이밍 신호 출력 제어부(170)는 게이트 스타트 펄스(GSP)의 첫 번째 및 두 번째 펄스 발생에 앞서, 표시패널(10)의 액정셀들에 데이터 전압을 프리-차징(pre-charging)하기 위한 펄스를 발생시킬 수 있다. 타이밍 신호 출력 제어부(170)가 도 9와 같이 게이트 스타트 펄스(GSP)를 연속적으로 출력하는 경우, 표시패널(10)은 도 10과 같이 액정셀(Clc)들에 동일한 데이터 전압을 연속하여 충전하게 되므로, 액정셀(Clc)들에 충전하고자 하는 데이터 전압을 충전할 수 있다. 이는 차지 쉐어링 기간으로 인해, 액정셀들에 데이터 전압을 충전할 수 있는 시간이 짧아진 것을 보상하기 위함이다. 프리-차징을 위한 펄스는 게이트 스타트 펄스의 첫 번째 및 두 번째 펄스보다 1 수평기간 앞서 발생할 수 있다. 도 10은 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 제1 게이트 출력 인에이블 신호(GOE1)로부터 출력된 제1 게이트 펄스(GP1)와 액정셀의 데이터 전압(Vdata_Clc)을 중심으로 설명하였다.
이상에서 살펴본 바와 같이, 본 발명은 기수 및 우수 프레임 기간의 시작 시점부터 1 프레임 기간 동안, 제1 게이트 출력 인에이블 신호를 이용하여 차지 쉐어링 기간과 데이터 공급 기간과 동기되는 제1 게이트 펄스를 표시패널의 게이트 라인들에 순차적으로 출력한다. 또한, 본 발명은 기수 및 우수 프레임 기간의 시작 시점에서 소정의 t1 시간이 지난 시점부터 1 프레임 기간 동안, 제2 게이트 출력 인에이블 신호를 이용하여 차지 쉐어링 기간과 동기되는 제2 게이트 펄스를 표시패널의 게이트 라인들에 순차적으로 출력한다. 그 결과, 본 발명은 120Hz의 프레임 주파수로 구동하면서 이전 단안 영상과 그 다음 단안 영상 사이에 블랙 영상을 표시할 수 있다. 이로 인해, 본 발명은 3D 크로스토크를 개선할 수 있고, 240Hz의 프레임 주파수로 구동하는 경우보다 구동회로 비용을 절감할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 30: 백라이트 유닛
50: 액정셔터안경 110: 게이트 구동부
120: 데이터 구동부 130: 백라이트 구동부
140: 백라이트 제어부 150: 셔터안경 제어신호 수신부
160: 셔터안경 제어신호 송신부 170: 타이밍 신호 출력 제어부
171: 내부 클럭 생성부 180: 타이밍 컨트롤러
190: 호스트 시스템 200: 사용자 입력장치
300: PCB

Claims (13)

  1. 데이터 라인들과 게이트 라인들이 교차되고 액정셀들을 포함하는 표시패널;
    소스 출력 인에이블 신호의 제1 로직 레벨에 응답하여 상기 데이터 라인들을 차지 쉐어링하고, 상기 소스 출력 인에이블 신호의 제2 로직 레벨에 응답하여 상기 데이터 라인들에 3D 영상의 데이터 전압을 공급하는 데이터 구동부;
    제1 게이트 출력 인에이블 신호에 응답하여 상기 차지 쉐어링과 상기 데이터 전압에 동기되는 제1 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하고, 제2 게이트 출력 인에이블 신호에 응답하여 상기 차지 쉐어링에 동기되는 제2 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부; 및
    상기 소스 출력 인에이블 신호, 상기 제1 게이트 출력 인에이블 신호, 및 상기 제2 게이트 출력 인에이블 신호를 발생하여 상기 데이터 구동부와 상기 게이트 구동부의 출력 타이밍을 제어하는 타이밍 콘트롤러를 포함하고,
    상기 제2 게이트 출력 인에이블 신호의 1 주기는 상기 제1 게이트 출력 인에이블 신호의 1 주기와 동일하나, 상기 제2 게이트 출력 인에이블 신호의 듀티비는 상기 제1 게이트 출력 인에이블 신호의 듀티비보다 큰 것을 특징으로 하는 입체영상 표시장치.
  2. 제 1 항에 있어서,
    상기 게이트 구동부는,
    기수 프레임 기간의 시작 시점부터 상기 제1 게이트 펄스를 순차적으로 공급하고, 상기 기수 프레임 기간의 시작 시점에서 소정의 시간이 지난 시점부터 상기 제2 게이트 펄스를 순차적으로 공급하며, 우수 프레임 기간의 시작 시점부터 상기 제1 게이트 펄스를 순차적으로 공급하고, 상기 우수 프레임 기간의 시작 시점에서 소정의 시간이 지난 시점부터 상기 제2 게이트 펄스를 순차적으로 공급하는 것을 특징으로 하는 입체영상 표시장치.
  3. 제 2 항에 있어서,
    상기 데이터 구동부는,
    상기 기수 프레임 기간에 상기 제1 게이트 펄스에 동기하여 좌안 영상의 데이터 전압을 공급하고, 상기 우수 프레임 기간에 상기 제1 게이트 펄스에 동기하여 우안 영상의 데이터 전압을 공급하는 것을 특징으로 하는 입체영상 표시장치.
  4. 제 1 항에 있어서,
    상기 제1 게이트 펄스의 출력 타이밍을 조정하는 제1 게이트 출력 인에이블 신호와 상기 제2 게이트 펄스의 출력 타이밍을 조정하는 제2 게이트 출력 인에이블 신호를 상기 게이트 구동부로 출력하는 타이밍 신호 출력 제어부; 및
    상기 게이트 구동부와 상기 데이터 구동부를 제어하는 타이밍 제어신호들을 출력하는 타이밍 콘트롤러를 더 포함하는 입체영상 표시장치.
  5. 제 4 항에 있어서,
    상기 타이밍 신호 출력 제어부는,
    상기 타이밍 콘트롤러로부터 발생된 기준 게이트 출력 인에이블 신호를 입력받고, 상기 기준 게이트 출력 인에이블 신호를 상기 제1 게이트 출력 인에이블 신호로서 출력하고, 상기 기준 게이트 출력 인에이블 신호의 듀티비를 크게 하여 상기 제2 게이트 출력 인에이블 신호로서 출력하는 것을 특징으로 하는 입체영상 표시장치.
  6. 제 5 항에 있어서,
    상기 타이밍 신호 출력 제어부는,
    상기 타이밍 콘트롤러로부터 첫 번째 게이트 펄스의 타이밍을 제어하는 게이트 스타트 펄스, 상기 게이트 스타트 펄스를 쉬프트 시키기 위한 클럭 신호인 게이트 쉬프트 클럭, 상기 데이터 구동부의 데이터 샘플링 시작 시점을 제어하는 소스 스타트 펄스, 상기 데이터 구동부로부터 출력되는 데이터 전압의 극성을 소정의 L(L은 자연수) 수평기간 주기로 반전시키는 극성제어신호, 및 상기 데이터 구동부의 출력 타이밍을 제어하는 소스 출력 인에이블 신호를 입력받고, 상기 게이트 스타트 펄스와 상기 게이트 쉬프트 클럭을 상기 게이트 구동부로 출력하고, 상기 소스 스타트 펄스, 상기 극성제어신호, 및 상기 소스 출력 인에이블 신호를 상기 데이터 구동부로 출력하는 것을 특징으로 하는 입체영상 표시장치.
  7. 제 6 항에 있어서,
    상기 게이트 구동부는 다수의 게이트 드라이브 IC들을 포함하고,
    상기 게이트 드라이브 IC들 각각은,
    종속적으로 접속된 다수의 D-플립플롭을 이용하여 상기 게이트 스타트 펄스를 상기 게이트 쉬프트 클럭에 따라 순차적으로 쉬프트 시키는 쉬프트 레지스터;
    상기 제1 게이트 출력 인에이블 신호와 상기 제2 게이트 출력 인에이블 신호를 논리합 연산하고, 그 결과를 출력하는 논리합 게이트;
    상기 논리합 게이트로부터 출력된 상기 제1 게이트 출력 인에이블 신호, 또는 상기 제2 게이트 출력 인에이블 신호를 반전시켜 출력하는 인버터;
    상기 쉬프트 레지스터의 출력신호와 상기 인버터로부터 입력되는 신호를 논리곱 연산하여 출력하는 다수의 논리곱 게이트; 및
    상기 논리곱 게이트의 출력전압 스윙폭을 상기 표시패널의 TFT 어레이에 형성된 TFT의 동작이 가능한 스윙폭으로 쉬프트시키는 레벨 쉬프터를 포함하는 것을 특징으로 하는 입체영상 표시장치.
  8. 제 6 항에 있어서,
    상기 타이밍 신호 출력 제어부는,
    상기 기수 프레임 기간의 시작 시점에 상기 게이트 스타트 펄스의 첫 번째 펄스를 발생하고, 상기 기수 프레임 기간의 시작 시점에서 소정의 시간이 지난 시점에 상기 게이트 펄스의 두 번째 펄스를 발생하며, 상기 우수 프레임 기간의 시작 시점에 상기 게이트 스타트 펄스의 첫 번째 펄스를 발생하고, 상기 우수 프레임 기간의 시작 시점에서 소정의 시간이 지난 시점에 상기 게이트 펄스의 두 번째 펄스를 발생하는 것을 특징으로 하는 입체영상 표시장치.
  9. 제 8 항에 있어서,
    상기 타이밍 신호 출력 제어부는,
    상기 게이트 스타트 펄스의 첫 번째 펄스와 두 번째 펄스의 발생에 앞서 상기 표시패널의 액정셀들을 미리 충전시키기 위한 펄스를 발생하는 것을 특징으로 입체영상 표시장치.
  10. 제 9 항에 있어서,
    상기 표시패널의 액정셀들을 미리 충전시키기 위한 펄스는 상기 게이트 스타트 펄스의 첫 번째 펄스와 두 번째 펄스보다 1 수평기간 앞서 발생하는 것을 특징으로 하는 입체영상 표시장치.
  11. 제 1 항에 있어서,
    제1 내지 제n(n은 자연수) 블록들로 분할되어 광원들을 점등하는 백라이트 유닛; 및
    전기적으로 제어 가능한 좌안 셔터와 우안 셔터를 교대로 개방하는 액정셔터안경을 더 포함하고,
    상기 백라이트 유닛은 상기 기수 및 우수 프레임의 시작 시점에서 소정의 시간이 지난 시점보다 이전에 광원들을 점등시키고, 상기 제1 내지 제n 블록들을 순차적으로 점등하며,
    상기 액정셔터안경은 상기 기수 프레임에서 상기 제1 내지 제n 블록들의 점등 이전에 상기 좌안 셔터를 개방하고, 상기 우수 프레임에서 상기 제1 내지 제n 블록들의 점등 이전에 상기 우안 셔터를 개방하는 것을 특징으로 하는 입체영상 표시장치.
  12. 제 11 항에 있어서,
    상기 제1 내지 제n 블록들의 점등 시간은 소정의 시간만큼 오버랩되나, 제1 블록과 제n 블록의 점등 시간은 오버랩되지 않는 것을 특징으로 하는 입체영상 표시장치.
  13. 데이터 라인들과 게이트 라인들이 교차되고 액정셀들을 포함하는 표시패널을 포함하는 입체영상 표시장치에 있어서,
    소스 출력 인에이블 신호의 제1 로직 레벨에 응답하여 상기 데이터 라인들을 차지 쉐어링하고, 상기 소스 출력 인에이블 신호의 제2 로직 레벨에 응답하여 상기 데이터 라인들에 3D 영상의 데이터 전압을 공급하는 단계;
    제1 게이트 출력 인에이블 신호에 응답하여 상기 차지 쉐어링과 상기 데이터 전압에 동기되는 제1 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하고, 제2 게이트 출력 인에이블 신호에 응답하여 상기 차지 쉐어링에 동기되는 제2 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하는 단계; 및
    상기 소스 출력 인에이블 신호, 상기 제1 게이트 출력 인에이블 신호, 및 상기 제2 게이트 출력 인에이블 신호를 발생하여 상기 데이터 구동부와 상기 게이트 구동부의 출력 타이밍을 제어하는 단계를 포함하고,
    상기 제2 게이트 출력 인에이블 신호의 1 주기는 상기 제1 게이트 출력 인에이블 신호의 1 주기와 동일하나, 상기 제2 게이트 출력 인에이블 신호의 듀티비는 상기 제1 게이트 출력 인에이블 신호의 듀티비보다 큰 것을 특징으로 하는 입체영상 표시장치의 구동방법.
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