JP3679373B2 - パルス波形発生装置及びそれに含まれるパルス出力回路 - Google Patents
パルス波形発生装置及びそれに含まれるパルス出力回路 Download PDFInfo
- Publication number
- JP3679373B2 JP3679373B2 JP2002041115A JP2002041115A JP3679373B2 JP 3679373 B2 JP3679373 B2 JP 3679373B2 JP 2002041115 A JP2002041115 A JP 2002041115A JP 2002041115 A JP2002041115 A JP 2002041115A JP 3679373 B2 JP3679373 B2 JP 3679373B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- pulse output
- data
- output
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronizing For Television (AREA)
Description
【発明の属する技術分野】
本発明は、例えば、テレビジョン信号処理などに用いられる高周波回路の少なくとも一部を構成する周波数可変のパルス波形発生装置及びそれに含まれるパルス出力回路に関し、特に、回路外部から発振周波数を任意に設定することができるパルス波形発生装置及びそれに含まれるパルス出力回路にするものである。
【0002】
【従来の技術】
パルス波形発生装置としては、電圧制御発振器が知られている。電圧制御発振器は、伝送装置において送信側で使用したクロックを受信側で再生するときに使用されるコンポーネントである。伝送装置においては、送信側で使用したクロックを定期的に伝送路に送出し、受信側ではその情報を元にして連続したクロックを再生する。クロック再生だけからみると、伝送路にはクロック情報だけを送り出すときには、確実に送信側のクロックを再生できるため理想的であるが、この場合には、必須の情報を送り出すことができないので、時間を区切って定期的にクロック情報を送り出している。
【0003】
従来のアナログ電圧制御発信器には、以下の不都合がある。
(1)温度変化により周波数が変化する。
(2)経年変化がある。
(3)個別特性にばらつきがある。
(4)周波数制御のためにコンデンサを使用する場合、放電特性により周波数が変化する。
(5)デジタル制御則を用いる場合、D/A変換器が必要となる。
【0004】
これら(1)−(5)の不都合を解消するために、例えば、特開平9−261015号公報に記載されているような周波数可変のパルス波形発生装置が、デジタル回路によって実現されている。パルス波形発生装置をデジタル回路で実現するために、図1に示すような回路によって実現することが知られている。
【0005】
図1に示すような回路で実現されたパルス波形発生装置は、基本クロック発振器1と、Nビット加算器2と、エッジ動作のNビット保持回路(D形フリップフロップ)3とを有する。この場合、Nビット加算器2には、パルス周波数設定データDと、Nビット保持回路3の出力データが入力され、これらのデータの和は、基本クロック周期の立上り又は立下りごとにNビット保持回路3に再保持される。また、10KHz程度であるステップモータの応答速度に適合するようジッタ(これについては後に詳しく説明する。)を1%以内に抑えるためには、応答速度の100倍の1MHzの基本クロックを生成するとともに、Nビット加算器2が1MHzで動作する必要がある。
【0006】
次に、このパルス波形発生装置の動作について、図2のタイムチャートを参照して説明する。ここで、説明を容易にするために、以下の条件を満足するものと仮定する。
(i)Nビット保持回路3のサイズをNビットとする。
(ii)Nビット保持回路3の保持データの初期値Aを2N/2とする。この際、Nビット保持回路3の出力の最上位ビット(パルス出力)はローとなっている。
(iii)A+(n+1)D>2N−1とする。すなわち、このタイミングで桁あふれが発生し、パルス出力がローとなる。
(iv)B=A+(n+1)D−2Nとする。
なお、A,B,D,Nは特定の数値を示すものではない。
【0007】
パルス周波数設定データをDに設定したときのNビット保持回路3の保持データをAとした場合、Nビット加算器2の出力はA+Dとなる。次回のクロックの立上りにおいて、Nビット保持回路3の保持データはA+Dに変更され、Nビット加算器2の演算遅延時間後、Nビット加算器2の出力はA+2Dとなる。これ以降、クックごとにこの動作が繰り返され、n回目のクロック立上りでは、Nビット加算器2の出力はA+nDとなる。
【0008】
このように、Nビット保持回路3の保持データは、クロックごとにDづつ増加し、その値が2Nに到達する瞬時に桁あふれが発生し、その結果、保持データがBとなる。この際、Nビット保持回路3の出力の最上位ビット(パルス出力)は、ハイからローに変化し、これ以降、保持データの値が2N−1を超えるたびに桁あふれが発生し、パルス出力がハイからローに変化する。
【0009】
次に、保持データの桁あふれとパルス出力の周波数との関係について、図3のタイムチャートを用いて説明する。この場合、先ず、保持データは、1クロックごとに設定データDづつ増加し、保持データの値が2N−1を超えるたびに桁あふれが発生し、保持データは、一度に2Nだけ減少する。保持データの取り得る値が0と2N−1の間であるので、クロック周期の2N/D倍の周期で保持データの内容は一巡する。パルス出力はNビット保持回路3の出力の最上位ビットであるので、保持データの内容により次のような値をとる。
【0010】
0≦保持データ≦2N−1−1の場合、パルス出力はローとなり、それに対して、2N−1−1<保持データ≦2N−1の場合、パルス出力はハイとなる。したがって、パルス出力の周期Toutは、Tout=(2N/D)・TCLKとなり、パルス出力の周波数foutは、その逆数であるので、以下の式のように表される。
fout=(D/2N)・fCLK (1)
式(1)に表すように、図1に示すパルス波形発生装置は、パルス周波数設定データDに正比例する周波数を有する出力パルスを発生する。
【0011】
【発明が解決しようとする課題】
図1に示すような従来のパルス波形発生装置の場合、パルス周波数設定データDが2Nで割り切れないために生じるジッタがパルス出力に含まれる。このようなジッタは、従来のパルス波形発生装置では、パルス周波数設定データの最大値に対して2Nを十分大きくとることによって、許容できるレベルまで低減している。
【0012】
しかしながら、ステップモータに比べて周波数が著しく高い周波数の場合、パルス周波数設定データの最大値に対して2Nを十分大きくとることができないため、従来のパルス波形発生装置では、ジッタを許容できるレベルまで低減することができない。すなわち、従来のパルス波形発生装置では、パルス出力に対するクロックの周波数を十分大きく取れない場合には、パルス出力に含まれるジッタを十分に低減することができない。例えば、映像信号を用いる場合には、映像品質の低下を抑制するためにジッタを1%以内に抑えることが要求されるが、従来のパルス波形発生装置では、ジッタを許容できるレベルまで低減することができないため、この要求を満足することができない。
【0013】
本発明の目的は、パルス出力に対するクロックの周波数を十分大きく取れない場合でも、パルス出力に含まれるジッタを十分に低減することができる周波数可変のパルス波形発生装置及びそれに含まれるパルス出力回路を提供することである。
【0014】
【課題を解決するための手段】
本発明によるパルス波形発生装置は、
互いに相違する位相の複数のクロックを発生する手段と、
前記複数のクロックのうちの対応するものの周期の立上り又は立下りごとに一定値が加算されるデータを保持し、Nを整数とした場合、前記データの値が2Nに達する瞬時に桁あふれが発生し、前記データが2N−1−1以下のときにはハイとローのうちの一方のパルス出力を発生し、前記データが2N−1−1を超えるとともに2N−1以下のときにはハイとローのうちの他方のパルス出力を発生する複数のパルス出力回路と、
2N−1に最も近いデータを保持するパルス出力回路のパルス出力及び2N− 1−1に最も近いデータを保持するパルス出力回路のパルス出力を選択するようにパルス出力波形を生成する手段とを具えることを特徴とする。
【0015】
本発明によれば、複数のパルス出力回路を設け、2N−1に最も近いデータを保持するパルス出力回路のパルス出力及び2N−1−1に最も近いデータを保持するパルス出力回路のパルス出力を選択するようにパルス出力波形を生成しているので、パルス出力に対するクロックの周波数を十分大きく取れない場合でも、パルス出力に含まれるジッタを十分に低減することができる。
【0016】
例えば、前記パルス出力回路は、
対応する前記クロックの周期の立上り又は立下りごとに一定値が加算されるデータを保持する保持回路と、
パルス周波数に関連する第1及び第2のデータを加算する第1の加算器と、
前記保持回路の出力と、前記第1の加算器の出力とを加算する第2の加算器と、
前記第2の加算器の出力及び所定の値が入力され、リセットの際に前記保持回路の値を初期値にするように作用するマルチプレクサとを有することを特徴とする。
【0017】
本発明によるパルス出力回路は、
外部からのクロックの周期の立上り又は立下りごとに一定値が加算されるデータを保持する保持回路と、
周波数に関連する第1及び第2のデータを加算する第1の加算器と、
前記保持回路の出力と、前記第1の加算器の出力とを加算する第2の加算器と、
前記第2の加算器の出力及び所定の値が入力され、リセットの際に前記保持回路の値を初期値にするように作用するマルチプレクサとを有することを特徴とする。
【0018】
本発明によるパルス出力回路を用いることによって、パルス出力に対するクロックの周波数を十分大きく取れない場合でもパルス出力に含まれるジッタを十分に低減することができるパルス波形発生装置を構成することができる。
【0019】
【発明の実施の形態】
本発明によるパルス波形発生装置及びそれに含まれるパルス出力回路の実施の形態を、図面を参照して詳細に説明する。
図4は、本発明によるパルス波形発生装置のブロック図である。このパルス波形発生装置は、テレビジョンの映像処理に使用されるものであり、基本クロック発振器11と、クロック分配器12と、パルス出力回路13−16と、ANDゲート17と、ORゲート18と、1ビット保持回路(D形フリップフロップ)19とを具える。
【0020】
本実施の形態において、基本クロック発振器11は、標準テレビジョンで周波数が27MHzである映像信号のジッタを1%以内に抑えるために、その周波数の100倍である2.7GHzの基本クロックを発生し、かつ、パルス出力回路13−16はそれぞれ、後に説明するように、2.7GHzで動作するNビット加算器を有する必要があった。本発明によれば、4個のパルス出力回路が存在するため、2.7GHz/4=675MHzで動作するNビット加算器でよい。
【0021】
基本クロック発振器11から発生した基本クロックは、クロック分配器12に供給され、クロック分配器12は、基本クロックから0°,90°,180°,270°の位相が異なる四つのクロックCLK0,CLK90,CLK180,CLK270をパルス出力回路13,14,15,16にそれぞれ分配する。
【0022】
パルス出力回路13−16には、共通データとして周波数制御データC及びパルス周波数設定データDがそれぞれ入力され、0,D/4,D/2,3D/4が初期値として個別に入力される。本実施の形態では、周波数制御データCを、パルス周波数の可変範囲とし、パルス周波数設定データDを中心周波数とする。
【0023】
パルス出力回路13−16の出力は、ANDゲート17を通じて1ビット保持回路19のクロック入力となり、かつ、ORゲート18を通じて1ビット保持回路19のリセット入力となる。
【0024】
図5は、図4のパルス出力回路13−16のブロック図である。パルス出力回路13−16はそれぞれ、Nビット加算器21,22と、Nビットマルチプレクサ23と、Nビット保持回路(D形フリップフロップ)24とを有する。
【0025】
Nビット加算器21には、周波数制御データC及びパルス周波数設定データDが供給され、Nビット加算器21の加算結果は、Nビット保持回路24の出力データとともにNビット加算器22に供給される。Nビット加算器22の出力は、基本クロックの周期の立上り又は立下りごとに再保持されるNビット保持回路24に入力される。Nビットマルチプレクサ23は、リセットの際にNビット保持回路24の値を初期値にする役割を果たし、Nビット保持回路24は、リセット信号が解除された後に、初期値にデータを加算する。
【0026】
次に、本発明によるパルス波形発生装置の動作を、図6のタイムチャートとともに説明する。
パルス出力回路13−16のパルス出力は、パルス周波数設定データDが2Nで割り切れないため、ジッタを有する。ANDゲート17を用いてこれらパルス出力の論理積をとることによって、一番最後に桁あふれが発生したパルス出力によって、1ビット保持回路19がセットされる。このことは、2N−1に最も近い保持データを有するパルス出力回路のパルス出力を選択することを意味する。1ビット保持回路19がセットされると、パルス出力はハイとなる。
【0027】
それに対して、1ビット保持回路19は、ORゲート18を用いてパルス出力の論理和をとることによって、全てのパルス出力がローになるまでリセットされない。このことは、2N−1−1に最も近い保持データを有するパルス出力回路のパルス出力を選択することを意味する。
【0028】
本実施の形態によれば、4個のパルス出力回路13−16を設け、2N−1に最も近いデータを保持するパルス出力回路のパルス出力及び2N−1−1に最も近いデータを保持するパルス出力回路のパルス出力を選択するようにパルス出力波形を生成しているので、パルス出力に対するクロックの周波数を十分大きく取れない場合でも、パルス出力に含まれるジッタを十分に低減することができる。
【0029】
本発明は、上記実施の形態に限定されるものではなく、幾多の変更及び変形が可能である。
例えば、上記実施の形態ではテレビジョンの映像処理に適用した場合について説明したが、データ通信分野のような他の分野においても適用することができる。
【0030】
上記実施の形態において、4個のパルス出力回路を使用する場合について説明したが、4個以外の複数のパルス出力回路を使用することもでき、例えば、8個のパルス出力回路を使用する場合、クロック分配器は、基本クロックから0°,45°,90°,135°,180°,225°,270°,315°の位相が異なる八つのクロックを、対応するパルス出力回路にそれぞれ分配する。
【図面の簡単な説明】
【図1】 従来のパルス波形発生装置のブロック図である。
【図2】 図1のパルス波形発生装置のタイムチャートである。
【図3】 図1のパルス波形発生装置における保持データの桁あふれとパルス出力の周波数との関係を示すタイムチャートである。
【図4】 本発明によるパルス波形発生装置のブロック図である。
【図5】 図4のパルス出力回路のブロック図である。
【図6】 図4のパルス波形発生装置のタイムチャートである。
【符号の説明】
1,11 基本クロック発振器
2,21,22 Nビット加算器
3,24 Nビット保持回路
12 クロック分配器
13,14,15,16 パルス出力回路
17 ANDゲート
18 ORゲート
19 1ビット保持回路
23 Nビットマルチプレクサ
Claims (3)
- 互いに相違する位相の複数のクロックを発生する手段と、
前記複数のクロックのうちの対応するものの周期の立上り又は立下りごとに一定値が加算されるデータを保持し、Nを整数とした場合、前記データの値が2Nに達する瞬時に桁あふれが発生し、前記データが2N−1−1以下のときにはハイとローのうちの一方のパルス出力を発生し、前記データが2N−1−1を超えるとともに2N−1以下のときにはハイとローのうちの他方のパルス出力を発生する複数のパルス出力回路と、
2N−1に最も近いデータを保持するパルス出力回路のパルス出力及び2N−1−1に最も近いデータを保持するパルス出力回路のパルス出力を選択するようにパルス出力波形を生成する手段とを具えることを特徴とするパルス波形発生装置。 - 前記パルス出力回路が、
対応する前記クロックの周期の立上り又は立下りごとに一定値が加算されるデータを保持する保持回路と、
パルス周波数に関連する第1及び第2のデータを加算する第1の加算器と、
前記保持回路の出力と、前記第1の加算器の出力とを加算する第2の加算器と、
前記第2の加算器の出力及び所定の値が入力され、リセットの際に前記保持回路の値を初期値にするように作用するマルチプレクサとを有することを特徴とする請求項1記載のパルス波形発生装置。 - 外部からのクロックの周期の立上り又は立下りごとに一定値が加算されるデータを保持する保持回路と、
周波数に関連する第1及び第2のデータを加算する第1の加算器と、
前記保持回路の出力と、前記第1の加算器の出力とを加算する第2の加算器と、
前記第2の加算器の出力及び所定の値が入力され、リセットの際に前記保持回路の値を初期値にするように作用するマルチプレクサとを有することを特徴とするパルス出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002041115A JP3679373B2 (ja) | 2002-02-19 | 2002-02-19 | パルス波形発生装置及びそれに含まれるパルス出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002041115A JP3679373B2 (ja) | 2002-02-19 | 2002-02-19 | パルス波形発生装置及びそれに含まれるパルス出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003244477A JP2003244477A (ja) | 2003-08-29 |
JP3679373B2 true JP3679373B2 (ja) | 2005-08-03 |
Family
ID=27781620
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002041115A Expired - Fee Related JP3679373B2 (ja) | 2002-02-19 | 2002-02-19 | パルス波形発生装置及びそれに含まれるパルス出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3679373B2 (ja) |
-
2002
- 2002-02-19 JP JP2002041115A patent/JP3679373B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003244477A (ja) | 2003-08-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5977805A (en) | Frequency synthesis circuit tuned by digital words | |
US6441655B1 (en) | Frequency division/multiplication with jitter minimization | |
US6407606B1 (en) | Clock generating apparatus | |
JPH03185515A (ja) | 適応丸め回路 | |
WO2021184623A1 (zh) | 时钟信号产生电路、驱动方法及电子设备 | |
CN110612667B (zh) | 频率产生器以及频率产生方法 | |
JPH0439690B2 (ja) | ||
JP2012503431A (ja) | 分数クロック信号を生成するための技術 | |
KR102653891B1 (ko) | 지연 클록 신호의 위상을 보간하기 위한 위상 보간기 및 이를 포함하고, 위상이 보간된 클록 신호를 이용하여 데이터 샘플링을 수행하는 장치 | |
US20090128198A1 (en) | Digital frequency synthesizer | |
US7157953B1 (en) | Circuit for and method of employing a clock signal | |
US7180339B2 (en) | Synthesizer and method for generating an output signal that has a desired period | |
CN1794618B (zh) | 数字时钟滤波器 | |
JP3267260B2 (ja) | 位相同期ループ回路及びそれを使用した周波数変調方法 | |
WO2005096502A1 (en) | Multiple stage delta sigma modulators | |
JP3688683B2 (ja) | 分数分周器、テレビ受信機、ビデオ信号用集積回路及び分数分周器方法 | |
JPH0514185A (ja) | 周波数分数分割を用いるクロツク信号発生器 | |
JP3679373B2 (ja) | パルス波形発生装置及びそれに含まれるパルス出力回路 | |
US20090190631A1 (en) | Method for generating a spread spectrum clock and apparatus thereof | |
US6844785B2 (en) | Phase-lock loop for preventing frequency drift and jitter and method thereof | |
CN117318709A (zh) | 用于高速时钟信号的动态相位调整 | |
US20120001665A1 (en) | Fractional frequency divider | |
US8810286B1 (en) | Method and apparatus for synthesizing a low phase noise frequency with wide tuning range | |
US20090243668A1 (en) | Frequency divider speed booster | |
JP3888565B2 (ja) | パルス密度変調装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040401 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050325 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050419 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050512 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080520 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110520 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120520 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130520 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130520 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |