JP2001352317A - 位相同期回路 - Google Patents

Abstract

(57)【要約】 【課題】データ送信装置からクロック信号を入力するこ
となく、データ送信装置のクロック信号と、データ受信
装置のクロック信号との位相の同期をとることができる
位相同期回路を提供する。 【解決手段】位相同期回路３にリセットパルス回路１１
と分周回路１２とを設け、リセットパルス発生回路１１
でデータ送信装置１が出力する基準となる第１のクロッ
ク信号Ａに同期した複数のデータ信号Ｂの１つＢ２を受
信して分周回路にリセットパルスＤを出力する。そし
て、リセットパルス発生回路１１からリセットパルスＤ
が入力されると、分周回路１２で第２のクロック信号Ｃ
を分周して、第１のクロック信号Ａと位相の同期した第
３のクロック信号Ｅを出力し、この信号をデータ受信装
置２に入力することで、データ送信装置１のクロック信
号Ａとデータ受信装置２のクロック信号Ｅとの位相の同
期をとる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相が異なるデー
タ送信装置のクロック信号とデータ受信装置のクロック
信号とを、同位相にする位相同期回路に関するものであ
る。

【０００２】

【従来の技術】複数のデバイス間でデータを入出力する
際に、各デバイスにおけるクロック信号の周波数及び位
相を合わせないと、入力するデータを正しいタイミング
で取り込むことができず、データを誤って取り込んでし
まい、正常な結果を得ることができない。そのため、ク
ロック信号の周波数を一致させ、位相の同期をとる必要
性がある。

【０００３】内部クロックと外部クロックとの位相の同
期をとる前の関係の一例を図８に基づいて説明する。図
８は、内部クロックと外部クロックとの位相の同期をと
る前の関係を示すタイミングチャートである。

【０００４】なお、これ以降の説明において、データ送
信装置から出力されてデータ受信装置に入力されるクロ
ック信号やデータ信号をそれぞれ外部クロック、外部デ
ータと称する。また、データ受信装置において、外部ク
ロックに位相を合わせるクロック信号を内部クロックと
称する。さらに、外部データは、外部クロックの立ち上
がりに同期して変化するものとする。

【０００５】図８には、内部クロック、外部クロック、
及び外部データを示す。また、内部クロックは、外部ク
ロックに比べて１／２位相遅れである。

【０００６】内部クロックが外部クロックに同期してい
る場合、内部クロックの立ち下がりで外部データを取り
込めば、上記のように外部データは外部クロックの立ち
上がりに同期して変化する。そのため、データが変化し
てから次に変化するまでの期間のうちでデータの安定し
た中間付近のタイミングでラッチできる。

【０００７】しかし、内部クロックと外部クロックとが
１／２位相遅れであると、上記のように内部クロックの
立ち下がりのタイミングで外部データを取り込めば、デ
ータの変化点付近をラッチしてしまう。そのため、パル
スの乱れの影響やジッタなどの影響が生じ、データを誤
って取り込んでしまう。

【０００８】このような問題に対して、従来の技術で
は、外部データと外部クロックを入力し、外部クロック
の信号の変化を用いてリセットパルスを作成する回路と
分周回路を用いて構成した位相同期回路で、外部クロッ
クに内部クロックの位相を合わせていた。以下に、外部
クロックに内部クロックを同期させる従来の位相同期方
式について、図９に基づいて説明する。図９は、従来の
位相同期回路の一実施形態を示す回路図である。

【０００９】データ送信装置５１は、外部データＢとし
てｍ（１以上の整数）ビットのデータを送信し、データ
受信装置５２は、このデータを受信する。また、データ
受信装置５２は、リセットパルス発生回路（以下、リセ
ット回路と称する。）６１、分周回路であるラッチ回路
６２、及び演算回路６３を備えている。ここで、位相同
期回路５３は、データ受信装置５２に含まれる構成であ
り、位相同期回路５３は、リセット回路６１、ラッチ回
路６２などによって構成される。

【００１０】データ送信装置５１から出力された外部ク
ロックＡは、リセット回路６１に受信される。また、デ
ータ送信装置５１から出力された外部データＢは、演算
回路６３で受信される。

【００１１】さらに、ラッチ回路６２は、入力されたラ
ッチ回路用クロックＣを分周して、演算回路６３の動作
を制御するために内部クロックＥを出力する。また、ラ
ッチ回路６２は、リセット回路６１から出力されたリセ
ットパルスＤによってリセットされる。

【００１２】演算回路６３は、ラッチ回路６２から出力
された内部クロックＥの立ち下がりで、データ送信装置
５１から送信された外部データＢを取り込み、所定の演
算を行い、演算結果を出力する。

【００１３】次に、図９に示したリセット回路６１の構
成と、この回路における各部の出力について説明する。
図１０は、図９に示したリセット回路６１の一実施形態
を示す回路図である。また、図１１は、図１０に示した
リセット回路における各部のタイミングチャートであ
る。

【００１４】図１０に示したように、リセット回路６１
の入力端子から外部クロックＡが入力されると、２つに
分岐される。一方は、遅延回路６４に入力されて、所定
時間遅延されて遅延外部クロックＦ１として出力され
る。この信号は、反転回路（インバータ回路）６５に入
力される。そして、反転回路６５から出力された反転出
力Ｇは、ＡＮＤ回路６６に入力される。

【００１５】また、他方は、直接ＡＮＤ回路６６に入力
される。ＡＮＤ回路６６は、外部クロックＡと、反転回
路６５の反転出力Ｇと、の論理積Ｈ１を出力する。この
出力は、反転回路６７で反転されて、リセットパルスＤ
として、リセット回路６１から出力される。

【００１６】次に、図９に示したラッチ回路６２の構成
と、この回路における各部の出力について説明する。図
４は、図９に示したラッチ回路６２の一実施形態を示す
回路図である。図１２は、図４に示した回路における各
部の出力タイミングチャートである。図４において、ラ
ッチ回路６２は、フリップフロップ１７から構成され、
ラッチ回路用クロックＣが入力されて、正転出力クロッ
クＩと、反転出力クロックＥを出力する。反転出力クロ
ックＥは、フリップフロップ１７に入力されるととも
に、データ受信装置２の内部クロックＥとして、ラッチ
回路６２から出力される。また、リセットパルスＤが入
力されると、内部クロックＥはリセットされる。

【００１７】図４に示したフリップフロップ１７におい
て、ラッチ回路用クロックＣは、外部クロックＡの２倍
の周波数とする。これは、フリップフロップ回路１７に
ラッチ回路用クロックＣが入力されると、ラッチ回路６
２から出力される内部クロックＥの周波数が、ラッチ回
路用クロックＣの１／２となるためである。

【００１８】図１２（Ａ）は、外部クロックと内部クロ
ックの位相差が１／２位相遅れの場合であり、ケース１
と称する。図１２（Ｂ）は、外部クロックと内部クロッ
クの位相差が位相遅れなしの場合であり、ケース２と称
する。図１２には、ラッチ回路用クロックＣ、リセット
パルスＤ、正転出力クロックＩ及び内部クロックＥの他
に、比較のため、外部クロックＡと外部データＢとを表
示している。

【００１９】図１２（Ａ）に示したケース１の場合、リ
セットパルスＤがラッチ回路６１に入力されて、ラッチ
回路６２がリセットされると、内部クロックＥの位相が
反転し、所望の位相となる。そして、外部クロックＡと
内部クロックＥとの同期がとられる。

【００２０】また、図１２（Ｂ）に示したケース２の場
合、リセットパルスＤがラッチ回路６１に入力されて、
ラッチ回路６２がリセットされても、リセットされる瞬
間の位相が同じである。そのため、内部クロックＥに位
相変化がなく、初期状態と同様、位相の同期がとられ
る。

【００２１】図１２（Ａ）及び図１２（Ｂ）に示したい
ずれの場合でも、ラッチ回路６２にリセットパルスＤを
入力して、外部クロックＡと内部クロックＥとの位相の
同期をとった後では、前記のように外部データは外部ク
ロックの立ち上がりに同期して変化する。そのため、デ
ータの安定した中間付近のタイミングでラッチできるよ
うになる。

【００２２】この場合のラッチ回路６２は、前記のよう
にラッチ回路用クロックＣが外部クロックＡの２倍の周
波数であるので、周波数を１／２倍に分周する回路であ
り、リセットパルスＤでリセットされることで同期をと
る。このように、異なる位相で入力される外部データに
内部クロックを同期させるためには、外部クロックが必
要である。

【００２３】また、セットアップタイム、ホールドタイ
ムのマージンを考慮する必要がある。例えば、図９に示
した構成では、内部クロックの立ち下がり時に外部デー
タを取り込むようにすることで、問題を発生しないよう
にしている。これは、セットアップタイム、ホールドタ
イムのマージンが充分な外部データのビット区間のほぼ
中間で、安定したタイミングによりラッチするためであ
る。

【００２４】

【発明が解決しようとする課題】従来の技術では、デー
タ送信装置とデータ受信装置との間でデータのやり取り
を行う場合、データ送信装置の基準クロックである外部
クロックと、データ受信装置の基準クロックである内部
クロックの位相を合わせるために、データ受信装置に外
部クロックを入力させる必要がある。このため、データ
送信装置とデータ受信装置とにおいて、端子数の増加や
消費電流の増加が発生する。

【００２５】本発明は、上記課題を解決するために成さ
れたものであり、その目的は、データ送信装置から外部
クロックを入力することなく、データ送信装置の外部ク
ロックと、データ受信装置の内部クロックとの位相の同
期をとることができる位相同期回路を提供することであ
る。

【００２６】

【課題を解決するための手段】この発明は、上記の課題
を解決するための手段として、以下の構成を備えてい
る。

【００２７】(1) 基準となる第１のクロック信号に同期
したデータ信号を出力するデータ送信装置と、該データ
送信装置から出力されたデータ信号を受信するデータ受
信装置と、の間で、クロック信号の位相の同期をとる位
相同期回路において、該データ送信装置が出力する複数
のデータ信号の１つを受信して、リセットパルスを生成
するリセットパルス発生回路と、該リセットパルス発生
回路からリセットパルスが入力されると、第２のクロッ
ク信号を分周して、第１のクロック信号と位相の同期し
た第３のクロック信号を出力する分周回路と、を少なく
とも備えたことを特徴とする。

【００２８】この構成においては、位相同期回路は、基
準となる第１のクロック信号に同期したデータ信号を出
力するデータ送信装置と、該データ送信装置から出力さ
れたデータ信号を受信するデータ受信装置と、の間で、
クロック信号の位相の同期をとるために、リセットパル
ス発生回路でデータ送信装置が出力する複数のデータ信
号の１つを受信し、リセットパルスを生成して分周回路
にリセットパルスを出力し、分周回路にリセットパルス
発生回路からリセットパルスが入力されると、第２のク
ロック信号を分周して、第１のクロック信号と位相の同
期した第３のクロック信号を出力する。したがって、位
相同期回路が出力した第３のクロック信号をデータ受信
装置に入力することで、データ送信装置から第１のクロ
ック信号を入力させることなく、データ送信装置の第１
のクロック信号と、データ受信装置の第３のクロック信
号との位相の同期をとることができ、データ送信装置か
ら出力されたデータ信号をデータ受信装置で確実に受信
することができる。また、位相同期装置は第１のクロッ
ク信号を入力させる必要がないので、クロック信号を入
力するための端子数を削減でき、消費電流も低減させる
ことができる。

【００２９】(2) 前記リセットパルス発生回路は、受信
したデータ信号が変化するとリセットパルスを生成する
ことを特徴とする。

【００３０】この構成においては、受信した第１のクロ
ック信号に同期したデータ信号が変化すると、リセット
パルス発生回路はリセットパルスを生成する。したがっ
て、第１のクロック信号に同期したデータ信号から生成
したリセットパルスを分周回路に入力するので、第１の
クロック信号と第３のクロック信号とに位相差があって
も、第３のクロック信号を確実に第１のクロック信号に
同期させることができる。また、外部データの変化があ
る時だけ分周回路にリセットがかかるので、無駄なリセ
ット動作を省くことができる。

【００３１】(3) 前記データ信号は、映像信号データで
あることを特徴とする。

【００３２】この構成においては、映像信号データをデ
ータ信号としてデータ送信装置から出力される。したが
って、データ送信装置とデータ受信装置との間でクロッ
ク信号の同期をとって、映像信号データのやり取りを確
実に行うことができる。

【００３３】(4) 前記映像信号データは、固体撮像装置
で撮像したデータであることを特徴とする。

【００３４】この構成においては、固体撮像装置で撮像
した映像信号データをデータ信号としてデータ送信装置
から出力される。したがって、データ送信装置とデータ
受信装置との間でクロック信号の同期をとって、映像信
号データのやり取りを確実に行うことができる。

【００３５】(5) (1) の構成において、分周回路に入力
する第２のクロック信号を発生させるクロック発生回路
を備えたとすることができる。

【００３６】この構成においては、位相同期回路は、ク
ロック発生回路を備え、クロック発生回路で発生させた
第２のクロック信号が分周回路に入力される。したがっ
て、データ送信装置から第１のクロック信号を入力させ
ることなく、第２のクロック信号を分周回路で分周し
て、データ送信装置の第１のクロック信号と、データ受
信装置の第３のクロック信号との位相の同期をとること
ができる。

【００３７】

【発明の実施の形態】本発明の実施形態に係る位相同期
回路について、図１に基づいて説明する。図１は、位相
同期回路の機能ブロック図である。

【００３８】図１において、データ送信装置１は、第１
のクロック信号である外部クロックＡに同期した外部デ
ータＢとしてｍ（１以上の整数）ビットのデータを送信
し、データ受信装置２がこのデータを受信する。また、
データ受信装置２は、リセット回路１１、ラッチ回路１
２及び演算回路１３を備えている。

【００３９】なお、図１において、データ受信装置２
は、位相同期回路３を含む構成である。つまり、位相同
期回路３は、リセットパルス発生回路（以下、リセット
回路と称する。）１１と、分周回路であるラッチ回路１
２と、によって構成される。

【００４０】また、位相同期回路３は、ラッチ回路１２
に入力するラッチ回路用クロックを発生させる図外のラ
ッチ回路用クロック発生回路を備える構成でもよい。

【００４１】データ送信装置１から出力された外部クロ
ックＡに同期した外部データＢは、データ受信装置２で
受信されると、演算回路１３に直接入力される。外部デ
ータＢは、外部クロックＡに同期しており、ｍ（１以上
の整数）ビットのデータ信号である。また、データ受信
装置２で受信された外部データＢのうちの１つである外
部データＢ２は、リセット回路１１に入力される。リセ
ット回路１１は、ラッチ回路１２をリセットするための
リセットパルスＤを出力する。

【００４２】ラッチ回路１２は、入力された第２のクロ
ック信号であるラッチ回路用クロックＣを分周して、演
算回路１３に第３のクロック信号である内部クロックＥ
を出力する。また、ラッチ回路１２は、リセット回路１
１から出力されたリセットパルスＤによってリセットさ
れる。

【００４３】演算回路１３は、ラッチ回路１２から出力
された内部クロックＥの立ち下がり時に、データ送信装
置１から送信された外部データＢを取り込み、所定の演
算を行い、演算結果を出力する。

【００４４】次に、図１に示したリセット回路１１の構
成と、この回路における各部の出力について説明する。
図２は、図１に示したリセット回路１１の一実施形態を
示す回路図である。また、図３は、図２に示したリセッ
ト回路における各部の出力タイミングチャートである。

【００４５】図２において、リセット回路１１の入力端
子から入力されたｍビットの外部データＢのある外部デ
ータＢ２は、リセット回路１１の内部で２つに分岐され
る。一方は、遅延回路１４に入力されて、所定時間遅延
された遅延外部データＦ２として出力され、ＥＸＯＲ回
路１５に入力される。

【００４６】また、他方は、直接ＥＸＯＲ回路１５に入
力される。ＥＸＯＲ回路１５は、外部データＢ２と、遅
延回路６４から出力された遅延外部データＦ２と、の排
他的論理和Ｈ２を出力する。この出力は、反転回路１６
で反転されて、リセットパルスＤとして、リセット回路
１１から出力される。

【００４７】なお、リセット回路１１にＥＸＯＲ（排他
的論理和）回路を用いることにより、図３に示したよう
に、外部データがＬＯＷからＨＩＧＨに変わる時と、Ｈ
ＩＧＨからＬＯＷに変わる時と、のどちらの時でもリセ
ットパルスを発生させることができる。

【００４８】次に、図１に示したラッチ回路１２の構成
と、この回路における各部の出力について説明する。図
４は、図１に示したラッチ回路１２の一実施形態を示す
回路図である。図５は、図４に示したラッチ回路におけ
る各部の出力タイミングチャートである。なお、図４の
構成は、従来の技術で説明しているので省略する。

【００４９】図５（Ａ）は、外部クロックと内部クロッ
クの位相差が、１／４位相遅れの場合であり、ケース３
と称する。図５（Ｂ）は、外部クロックと内部クロック
の位相差が、２／４位相遅れの場合であり、ケース４と
称する。図５（Ｃ）は、外部クロックと内部クロックの
位相差が、３／４位相遅れの場合であり、ケース５と称
する。図５（Ｄ）は、外部クロックと内部クロックの位
相差が、位相遅れなしの場合であり、ケース６と称す
る。また、図５には、ラッチ回路用クロックＣ、リセッ
トパルスＤ及び正転出力クロックＥの他に、比較のた
め、外部クロックＡと外部データＢとを表示している。

【００５０】図５（Ａ）に示したケース３の場合、リセ
ットパルスＤがラッチ回路１２に入力されて、ラッチ回
路１２がリセットされると、内部クロックＥの位相が反
転し、所望の位相となる。そして、外部クロックＡと内
部クロックＥとの同期がとられる。

【００５１】図５（Ｂ）に示したケース４の場合、リセ
ットパルスＤがラッチ回路１２に入力されて、ラッチ回
路１２がリセットされると、内部クロックＥの位相が反
転し、所望の位相となる。そして、外部クロックＡと内
部クロックＥとの同期がとられる。

【００５２】図５（Ｃ）に示したケース５の場合、リセ
ットパルスＤがラッチ回路１２に入力されて、ラッチ回
路１２がリセットされても、リセットされる瞬間のリセ
ットパルスＤと正転出力クロックＩとの位相が同じなの
で、図に示すように位相の変化がなく、初期状態と同
様、位相の同期がとられる。

【００５３】図５（Ｄ）に示したケース６の場合、リセ
ットパルスＤが入力されて、ラッチ回路１２がリセット
されても、リセットされる瞬間のリセットパルスＤと正
転出力クロックＩとの位相が同じなので、図に示すよう
に位相の変化がなく、初期状態と同様、位相の同期がと
られる。

【００５４】図５に示したように、リセット動作後の外
部データＢを内部クロックＥの立ち下がりで取り込むタ
イミングは、０〜１／４位相遅れの場合、データの変化
点から２／４〜１／４周期の部分である。同様に、１／
４〜２／４位相遅れの場合、データの変化点から１／４
〜２／４周期の部分である。また、２／４〜３／４位相
遅れの場合、データの変化点から２／４〜１／４周期の
部分である。さらに、３／４〜０（４／４）位相遅れの
場合、データの変化点から１／４〜２／４周期の部分で
ある。

【００５５】以上のように、本実施形態では、位相差が
いかなる場合でも、データの変化点から外部クロックの
１／４〜２／４周期の部分でデータを取り込むことがで
きる。このタイミングは、セットアップタイム、ホール
ドタイムのマージンを十分満たすものであり、問題なく
外部データＢを取り込むことができる。

【００５６】なお、図４に示した実施形態では、ラッチ
回路用クロックＣが外部クロックＡの２倍の周波数であ
り、周波数を１／２倍に分周する回路を用いているが、
位相の同期方法はこの方法に限ったものではない。例え
ば、ラッチ回路用クロックＣの周波数が外部クロックＡ
のｎ（２以上の整数）倍の周波数であってもよい。ま
た、図６に示したラッチ回路のように、ラッチ回路用ク
ロックＣの周波数が外部クロックＡの周波数の４倍であ
ってもよい。

【００５７】図６に示したラッチ回路の構成、及びこの
回路における各部の出力について説明する。図６は、ラ
ッチ回路用クロックＣが外部クロックＡの４倍の周波数
である場合の図１のラッチ回路１２の一実施形態を示す
回路構成図である。また、図７は、図６に示したラッチ
回路の各部におけるタイミングチャートを示す。

【００５８】図６に示したラッチ回路１２は、フリップ
フロップ１８の反転出力クロックをフリップフロップ１
９に入力する構成である。フリップフロップ１８は、ラ
ッチ回路用クロックＣが入力されると、正転出力クロッ
クＪと、反転出力クロックＫを出力する。反転出力クロ
ックＫは、フリップフロップ１８に入力されるととも
に、フリップフロップ１９のラッチ回路用クロックとし
て、フリップフロップ１９のクロック端子に入力され
る。フリップフロップ１９には、正転出力クロックＩ
と、反転出力クロックＥを出力する。反転出力クロック
Ｅは、フリップフロップ１９に入力されるとともに、デ
ータ受信装置２の内部クロックＥとして、ラッチ回路１
２から出力される。また、リセットパルスＤをフリップ
フロップ１７及びフリップフロップ１８に入力すると、
フリップフロップ１８及びフリップフロップ１９はリセ
ットされる。

【００５９】図７（Ａ）は、外部クロックと内部クロッ
クの位相差が１／４位相遅れの場合であり、ケース７と
称する。図７（Ｂ）は、外部クロックと内部クロックの
位相差が２／４位相遅れの場合であり、ケース８と称す
る。図７（Ｃ）は、外部クロックと内部クロックの位相
差が３／４位相遅れの場合であり、ケース９と称する。
図７（Ｄ）は、外部クロックと内部クロックの位相差が
位相遅れなしの場合であり、ケース１０と称する。ま
た、図７には、ラッチ回路用クロックＣ、リセットパル
スＤ、正転出力クロックＩ及び内部クロックＥを表示す
るとともに、比較のために、外部クロックＡ、外部デー
タＢの波形とを表示している。

【００６０】図７（Ａ）に示したケース７の場合、リセ
ットパルスＤがラッチ回路１２に入力されて、ラッチ回
路１２がリセットされると、内部クロックＥの位相が反
転し、所望の位相となる。そして、外部クロックＡと内
部クロックＥとの同期がとられる。

【００６１】図７（Ｂ）に示したケース８の場合、及び
図７（Ｃ）に示したケース９の場合も、図７（Ａ）に示
したケース７の場合と同様に、外部クロックＡと内部ク
ロックＥとの同期がとられる。

【００６２】また、図７（Ｄ）に示したケース１０の場
合、リセットパルスＤがラッチ回路１２に入力されて、
ラッチ回路１２がリセットされても、リセットされる瞬
間の位相が同じなので、図７（Ｄ）に示した様に、位相
の変化がなく初期状態と同様、位相の同期がとられる。

【００６３】図７においては、いずれの場合も、リセッ
トパルスＤを入力して位相の同期をとった後では、外部
データＢが安定する中間付近のタイミングでラッチでき
るようになる。

【００６４】なお、上記のように、本発明の実施形態と
従来の実施形態との違いは、リセット回路の一部と外部
クロックを必要とするか否かであり、回路の変更はわず
かであるが、従来と同等の効果が得られる。また、それ
だけでなく、本発明は、外部データの変化を用いてリセ
ットをかけているため、従来のようにクロックの変化が
ある度にリセットをかけるのではなく、外部データの変
化がある時だけリセットがかかるので、無駄なリセット
動作を省くことができる。

【００６５】また、図１に示した構成は、データ送信装
置として映像出力装置で、また、データ受信装置として
画像モニタに映像を映すための信号処理装置で、構成す
ることができる。これにより、映像出力装置から出力さ
れた映像データを、画像モニタで確実に確認することが
できる。

【００６６】さらに、図１に示した構成は、データ送信
装置としてＣＭＯＳイメージセンサやＣＣＤエリアセン
サのような固体撮像装置で、また、データ受信装置とし
て画像モニタで、構成することができる。これにより、
映像出力装置から出力された映像データを、画像モニタ
で確実に確認することができる。

【００６７】

【発明の効果】本発明によれば、以下の効果が得られ
る。

【００６８】(1) 位相同期回路は、基準となる第１のク
ロック信号に同期したデータ信号を出力するデータ送信
装置と、該データ送信装置から出力されたデータ信号を
受信するデータ受信装置と、の間で、クロック信号の位
相の同期をとるために、リセットパルス発生回路でデー
タ送信装置が出力する複数のデータ信号の１つを受信
し、リセットパルスを生成して分周回路にリセットパル
スを出力し、分周回路にリセットパルス発生回路からリ
セットパルスが入力されると、第２のクロック信号を分
周して、第１のクロック信号と位相の同期した第３のク
ロック信号を出力するので、位相同期回路が出力した第
３のクロック信号をデータ受信装置に入力することで、
データ送信装置から第１のクロック信号を入力させるこ
となく、データ送信装置の第１のクロック信号と、デー
タ受信装置の第３のクロック信号との位相の同期をとる
ことができ、データ送信装置から出力されたデータ信号
をデータ受信装置で確実に受信することができる。ま
た、位相同期装置は第１のクロック信号を入力させる必
要がないので、クロック信号を入力するための端子数を
削減でき、消費電流も低減させることができる。

【００６９】(2) 受信した第１のクロック信号に同期し
たデータ信号が変化すると、リセットパルス発生回路は
リセットパルスを生成し、第１のクロック信号に同期し
たデータ信号から生成したリセットパルスを分周回路に
入力するので、第１のクロック信号と第３のクロック信
号とに位相差があっても、第３のクロック信号を確実に
第１のクロック信号に同期させることができる。また、
外部データの変化がある時だけ分周回路にリセットがか
かるので、無駄なリセット動作を省くことができる。

【００７０】(3) 映像信号データをデータ信号としてデ
ータ送信装置から出力することにより、データ送信装置
とデータ受信装置との間でクロック信号の同期をとっ
て、映像信号データのやり取りを確実に行うことができ
る。

【００７１】(4) 固体撮像装置で撮像した映像信号デー
タをデータ信号としてデータ送信装置から出力されるた
め、データ送信装置とデータ受信装置との間でクロック
信号の同期をとって、映像信号データのやり取りを確実
に行うことができる。

【図面の簡単な説明】

【図１】位相同期回路の機能ブロック図である。

【図２】図１に示したリセット回路の一実施形態を示す
回路図である。

【図３】図２に示したリセット回路の各部における信号
のタイミングチャートである。

【図４】図１に示したラッチ回路の一実施形態を示す回
路図である。

【図５】図４に示したラッチ回路の各部における信号の
タイミングチャートである。

【図６】ラッチ回路用クロックＣが外部クロックＡの４
倍の周波数である場合のラッチ回路の一実施形態を示す
回路構成図である。

【図７】図６に示したラッチ回路の各部におけるタイミ
ングチャートを示す。

【図８】内部クロックと外部クロックとの位相の同期を
とる前の関係を示すタイミングチャートである。

【図９】従来の位相同期回路の一実施形態を示す回路図
である。

【図１０】図９に示したリセット回路の一実施形態を示
す回路図である。

【図１１】図１０に示したリセット回路の各部における
信号のタイミングチャートである。

【図１２】従来のラッチ回路の各部における信号のタイ
ミングチャートである。

【符号の説明】

１−データ送信装置 ２−データ受信装置 ３−位相同期回路 １１−リセットパルス回路 １２−分周回路（ラッチ回路） Ａ−第１のクロック信号（外部クロック） Ｂ、Ｂ２−データ信号（外部データ） Ｄ−リセットパルス Ｃ−第２のクロック信号（ラッチ回路用クロック） Ｅ−第３のクロック信号（内部クロック）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/12 Ｈ０４Ｌ 7/02 Ａ Ｆターム(参考） 5C020 AA02 AA07 AA22 AA35 BB07 CA13 CA15 5J106 AA03 BB04 CC52 CC58 DD42 DD44 DD47 DD48 EE00 HH02 KK08 KK12 KK39 KK40 LL05 5K028 AA06 GG00 NN32 5K029 AA13 AA18 DD02 FF10 GG03 HH11 HH21 HH27 5K047 AA05 AA15 DD02 GG11 GG24 GG29 MM55

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基準となる第１のクロック信号に同期し
   たデータ信号を出力するデータ送信装置と、該データ送
   信装置から出力されたデータ信号を受信するデータ受信
   装置と、の間で、クロック信号の位相の同期をとる位相
   同期回路において、 該データ送信装置が出力する複数のデータ信号の１つを
   受信して、リセットパルスを生成するリセットパルス発
   生回路と、 該リセットパルス発生回路からリセットパルスが入力さ
   れると、第２のクロック信号を分周して、第１のクロッ
   ク信号と位相の同期した第３のクロック信号を出力する
   分周回路と、を少なくとも備えたことを特徴とする位相
   同期回路。
2. 【請求項２】 前記リセットパルス発生回路は、受信し
   たデータ信号が変化するとリセットパルスを生成するこ
   とを特徴とする請求項１に記載の位相同期回路。
3. 【請求項３】 前記データ信号は、映像信号データであ
   ることを特徴とする請求項１または２に記載の位相同期
   回路。
4. 【請求項４】 前記映像信号データは、固体撮像装置で
   撮像したデータであることを特徴とする請求項３に記載
   の位相同期回路。