JP2001148693A

JP2001148693A - 復調回路

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Publication number: JP2001148693A
Application number: JP32868899A
Authority: JP
Inventors: Masayuki Arai; 雅行荒井
Original assignee: Tokimec Inc
Current assignee: Tokimec Inc
Priority date: 1999-11-18
Filing date: 1999-11-18
Publication date: 2001-05-29
Anticipated expiration: 2019-11-18
Also published as: JP4328431B2

Abstract

(57)【要約】【課題】非同期通信において、アナログ的要素やフィ
ードバック要素のない簡単な回路構成で実現できる復調
回路を提供する。【解決手段】同期パルス発生部４６でプリアンブル信
号から同期パルスを発生し、その同期パルスによってカ
ウンタＣＯＵＮＴ１が計数を開始しカウント出力信号を
出力する。このカウント出力信号をＤフリップフロップ
ＤＦＦ２で遅延させて、受信信号のプリアンブル信号と
ほぼ同周期で且つ９０°位相のずれた復調用クロックを
生成し、該復調用クロックを用いて受信信号を復調す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非同期通信におけ
る受信信号の復調回路に関する。

【０００２】

【従来の技術】従来、非同期で行われる２つの装置間の
通信において、一方の送信装置から送られた変調信号を
他方の受信装置で受信して復調する回路として、図８に
示すような回路が用いられている。デジタル変調信号が
２相の位相変調信号（以下、ＢＰＳＫ信号という）であ
るとすると、図８の回路では、受信したＢＰＳＫ信号か
ら２倍のクロックを抽出し、この２倍のクロックを１／
２倍することで、位相変調のないクロック信号を生成し
ている。即ち、受信変調データは、受信コイルＬ３で受
信され、受信コイルＬ３とコンデンサＣ３とで構成され
た共振回路を経て、フィルタＦ、アンプＡ１、インバー
タＩＮＶ５を通過する。そして、抵抗ＲとコンデンサＣ
５からなる積分回路とインバータＩＮＶ６を通過した信
号と、該インバータゲートＩＮＶ５とからの信号とをＥ
ＸＯＲゲートＥＸＯＲ５に通すことで９０°位相のずれ
た２倍の周波数信号としている。この２倍の周波数信号
をさらに、コイルＬ４とコンデンサＣ４とからなる並列
共振回路で共振させて、信号に位相変化点の落ち込みが
発生しても共振状態の時定数で持ち上げるようにして、
２倍のクロックを抽出している。その２倍のクロックを
アンプＡ２、インバータＩＮＶ７に通過させた後、フリ
ップフロップＦＦ１で１／２に分周することで、ＢＰＳ
Ｋ信号から位相変化のないクロックとしている。そし
て、このクロックとＢＰＳＫ信号の排他的論理和をＥＸ
ＯＲゲートＥＸＯＲ６でとることで、復調信号を得てい
る。

【０００３】また、別の方式としては、図９に示すよう
な回路がある。この回路では、ＰＬＬ回路を使用して復
調を行っており、ＥＸＯＲゲートＥＸＯＲ５から出力さ
れる９０°位相のずれた２倍の周波数信号は、ロジック
回路Ｌ１を通り、ＲＣからなるフィルタ回路Ｆ２により
直流電圧に変換されて、電圧制御発振器ＶＣＯに入力さ
れる。そして、電圧制御発振器ＶＣＯから２倍の信号に
比例する発振クロックがフィードバックされ、位相変化
の無い２倍のクロックが抽出される。この１／２のクロ
ックとＢＰＳＫ信号の排他的論理和をＥＸＯＲゲートＥ
ＸＯＲ６でとることで、復調信号を得ている。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の復調回路では、位相変化点の落ち込みにおい
てクロックを生成するために、ＬＣ共振回路やＲＣ積分
回路を用いており、これらの回路の定数にばらつきがあ
るため、９０°位相をずらして２倍の周波数を生成する
ときに、正確にそのデューティが５０％の波形にするこ
とは困難である。また、共振回路のＱのばらつきがある
ため、位相変化点でクロックを生成することができない
場合がある。これらの不具合を防ぐために、ＬＣ定数の
選定や共振周波数の測定が必要となり、手間がかかると
いう問題がある。同様に、ＰＬＬ回路においてもＶＣＯ
等の発振回路特性によって位相ロック時間がかかった
り、ＶＣＯのＲＣ発振回路定数のばらつきも考慮しなけ
ればならないという問題がある。さらに、受信信号周波
数が変化すると、ＲＣ積分回路、ＬＣ共振回路の定数や
ＶＣＯの定数を変更しなければならず、手間がかかると
いう問題もある。

【０００５】本発明はかかる課題に鑑みなされたもの
で、非同期通信を行う場合に、アナログ的要素やフィー
ドバック要素のない簡単な回路構成で実現できる復調回
路を提供することをその目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に請求項１記載の発明に係る復調回路は、デジタル変調
信号を復調する復調回路であって、復調を行うリードゾ
ーンに対応するリードゾーン信号を生成するリードゾー
ン信号生成部と、リードゾーン信号がＯＮになった後
の、受信信号のプリアンブル信号からプリアンブル信号
に同期した同期パルスを発生する同期パルス発生部と、
同期パルスによって計数を開始するカウンタ（ＣＯＵＮ
Ｔ１）と、該カウンタ（ＣＯＵＮＴ１）から出力される
カウント出力信号から、受信信号のプリアンブル信号と
ほぼ同周期で且つ９０°位相のずれた復調用クロックを
出力するフリップフロップ（ＤＦＦ２）とを有する復調
用クロック生成部と、前記復調用クロックを用いて受信
信号を復調する復調部と、を備える。

【０００７】プリアンブル信号から同期パルスを発生
し、その同期パルスによって計数を開始するカウンタ及
びフリップフロップとから、受信信号のプリアンブル信
号とほぼ同周期で且つ９０°位相のずれた復調用クロッ
クを生成し、該復調用クロックを用いて受信信号を復調
する。カウンタやフリップフロップのロジック回路で復
調用クロックを生成しているため、回路のばらつきや回
路調整の手間などの問題を回避することができる。ま
た、受信信号にジッタが起きて、復調用クロックとのず
れが生じる場合があっても、復調用クロックを受信信号
のプリアンブル信号とほぼ同周期で且つ９０°位相のず
らした信号としているため、受信信号が復調用クロック
の９０°位相以上にずれなければ、この復調用クロック
で確実に復調を行うことができる。

【０００８】請求項２記載の発明に係る復調回路は、デ
ジタル復調信号の各立ち上がり及び各立ち下がりに同期
したパルスを生成する立ち上がり・立ち下がりパルス生
成部と、前記立ち上がり・立ち下がりパルス生成部から
のパルスを受ける毎にリセットして計数を行い、復調信
号のビット周期とほぼ一致する周期を持つカウント出力
を出力するカウンタ（ＣＯＵＮＴ３）を有し、該カウン
タ（ＣＯＵＮＴ３）のカウント出力を同期クロックとし
て出力する同期クロック生成部と、前記同期クロック生
成部で生成された同期クロックの入力で前記復調信号を
ラッチするラッチ部と、を備え、ラッチ部から出力され
る復調信号の立ち上がり及び立ち下がりを同期クロック
の立ち上がりまたは立ち下がりに一致させることを特徴
とする。

【０００９】デジタル復調信号の各立ち上がり及び各立
ち下がりに同期したパルスを生成し、該パルスを受ける
毎に計数をリセットし、カウントを開始し、復調信号の
１ビット周期にほぼ一致する周期を持つカウント出力を
出力して、同期クロックとする。この同期クロックで復
調信号をラッチすることにより、復調信号の立ち上がり
及び立ち下がりを同期クロックの立ち上がりまたは立ち
下がりに一致させることができる。通信状況により、復
調信号のビット波形が細くなったりしても、同期クロッ
クをこの復調信号の変化に追従して変化させることがで
きる。また、常時、復調信号の立ち上がりまたは立ち下
がりを同期クロックの立ち上がりまたは立ち下がりと一
致させているため、復調信号と同期クロックとの同期が
完全にとれておらずどちらかが遅延している場合に、そ
の遅延が積算されていくことを防止することができる。

【００１０】請求項３記載の発明は、請求項２記載の前
記同期クロックは、復調信号の立ち上がり及び立ち下が
りと一致した前記同期クロックの立ち上がりまたは立ち
下がりに対して次の立ち下がりまたは立ち上がりのタイ
ミングで、前記ラッチ部から出力される復調信号の値を
データとして取り込むタイミングに供されるものである
ことを特徴とする。

【００１１】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。

【００１２】図１は、本発明の第１実施形態を表す復調
回路が使用されるデータ通信システムを表している。図
において、１０はデータキャリア、１２はリーダライタ
である。データキャリア１０は、送受信コイルＬ１、送
受信コイルＬ１と共振回路を構成するコンデンサＣ１、
増幅器を有する送受信回路２２、電源回路２３、復調回
路２４、変調回路２５、制御回路２６及びメモリ２７を
有している。また、リーダライタ１２は、送信コイルＬ
２、受信コイルＬ３、コンデンサＣ２、Ｃ３、増幅器３
５、３６、変調回路３７、復調回路３８及び制御回路３
９を有している。

【００１３】リーダライタ１２の変調回路３７でＢＰＳ
Ｋ変調された信号は、ｆ１のキャリア周波数で送信コイ
ルＬ２からデータキャリア１０へと送信される。データ
キャリア１０の送受信コイルＬ１に誘導された電圧は、
電源回路２３で整流、平滑され直流電源となると同時
に、復調回路２４によって受信信号の復調が行われ、制
御回路２６で信号に含まれたコマンドに従ってメモリ２
７に格納された所定アドレスのデータを読み出したり、
または所定アドレスにデータを書き込んだり等の処理が
行われ、データキャリア１０の変調回路２５において
（１／２）・ｆ１のキャリア周波数でＢＰＳＫ変調され
て、送受信コイルＬ１から返信される。この返信信号
は、リーダライタ１２の受信コイルＬ３で受信され、復
調回路３８で復調されて、制御回路３９に送られる。

【００１４】このリーダライタ１２の復調回路３８は、
第１復調回路４０と第２復調回路６０を主に有してい
る。まず、その第１復調回路４０の回路図を図２に、そ
のタイミングチャート図を図３に示す。

【００１５】図において、４１はリードゾーン信号生成
部、４２は基準クロック発振器、４４はラッチ部、４６
は同期パルス発生部、５０は復調用クロック生成部、５
２は復調部である。

【００１６】リードゾーン信号生成部４１は、リードゾ
ーン信号を生成するものである。リーダライタ１２から
データキャリア１０へ出力したコマンドに対するデータ
キャリア１０のレスポンス時間は予めある程度分かって
いるので、リードゾーン信号生成部４１は、そのコマン
ドに応じてリーダライタ１２からの送信から所定時間経
過後に立ち上がるリードゾーン信号（図３（ｃ））を生
成する。

【００１７】同期パルス発生部４６は、リードゾーン信
号生成部４１からのリードゾーン信号がＯＮとなった後
の、データキャリア１０からの返信信号であるＢＰＳＫ
信号で同期パルスを発生するためのもので、具体的に
は、ＪＫフリップフロップＪＫＦＦ１、ＡＮＤゲートＧ
１、ＪＫフリップフロップＪＫＦＦ２、ＡＮＤゲートＧ
２及びインバータＩＮＶ１とから構成される。

【００１８】ラッチ部４４は、ＢＰＳＫ信号を基準クロ
ック分遅延させるためのものであり、Ｄフリップフロッ
プＤＦＦ１で構成される。

【００１９】復調用クロック生成部５０は、前記同期パ
ルス発生部４６で発生された同期パルスをリセット信号
として、カウントを開始して、ＢＰＳＫ信号と略同じ周
期で且つ９０°位相のずれた復調用クロックを発生する
ためのものであり、カウンタＣＯＵＮＴ１、Ｄフリップ
フロップＤＦＦ２で構成される。

【００２０】復調部５２は、前記復調用クロック生成部
５０からの復調用クロックでＢＰＳＫ信号を復調するも
ので、ＥＸＯＲゲートＥＸＯＲ１、Ｄフリップフロップ
ＤＦＦ３で構成される。

【００２１】この第１復調回路４０の動作を、図３を参
照しながら説明する。まず、データキャリア１０からの
返信信号は、プリアンブル信号に続きデータ信号となっ
ている。同期パルス発生部４６では、ＡＮＤゲートＧ１
で、リードゾーン信号（図３（ｃ））がＯＮとなった後
のＢＰＳＫ信号のプリアンブル信号を取り出すことで
（図３（ｄ））、このプリアンブル信号の手前に外部ノ
イズがあったとしても、影響を受けないようにする。

【００２２】リードゾーン信号がＯＮとなった後のＢＰ
ＳＫ信号のプリアンブル信号（図３（ｄ））と、ＪＫフ
リップフロップＪＫＦＦ２とによって、リードゾーン信
号がＯＮになった後のＢＰＳＫ信号を受けて、１基準ク
ロック後に信号が反転する信号を生成する（図３
（ｅ））。さらにＡＮＤゲートＧ２で、この信号（図３
（ｅ））とプリアンブル信号（図３（ｄ））との論理積
をとることにより、リードゾーン信号がＯＮとなった後
のプリアンブル信号に同期し１基準クロック周期を持つ
同期パルス（図３（ｇ））を発生している。

【００２３】この同期パルス（図３（ｇ））は復調用ク
ロック生成部５０に入り、カウンタＣＯＵＮＴ１をリセ
ットする。カウンタＣＯＵＮＴ１は、この同期パルス
（図３（ｇ））を受けて計数を開始することにより、Ｂ
ＰＳＫ信号のプリアンブル信号（図３（ｄ））と同期の
とれたカウント出力を出力し、ＢＰＳＫ信号の１／２周
期のカウント出力ＱＢ（図３（ｈ））を出力する。さら
にこのカウント出力ＱＢ（図３（ｈ））をＤフリップフ
ロップＤＦＦ２でラッチして、ＢＰＳＫ信号に対して略
同周期で且つ約９０°位相のずれた復調用クロック（図
３（ｉ））を出力する。

【００２４】復調部５２で、上記ＤフリップフロップＤ
ＦＦ２からの９０°位相のずれた復調用クロック（図３
（ｉ））とＢＰＳＫ信号（図３（ｂ））とをＥＸＯＲゲ
ートＥＸＯＲ１に通し、排他的論理和をとり（図３
（ｊ））、ＤフリップフロップＤＦＦ２で、復調用クロ
ックの立ち上がりのタイミングでラッチして、ＢＰＳＫ
復調信号（図３（ｋ））を出力する。

【００２５】このように復調部５２ではＢＰＳＫ信号
を、このＢＰＳＫ信号に対して９０°位相のずれた復調
用クロックで復調しているため、ＢＰＳＫ信号にジッタ
が生じても誤動作が生じないようになっている。図４に
その説明図を示す。図４（１)は、同位相の復調用クロ
ック（ｉ’）で復調した場合を示している。この場合に
は、ＢＰＳＫ信号にジッタがおきると、ＥＸＯＲゲート
ＥＸＯＲ１出力（ｊ’）の波形が移動するため、その復
調用クロック（ｉ’）の立ち上がりで検出すると、誤検
出することになる。これに対して、本実施形態では、図
４（２）に示すように、９０°位相のずれた復調用クロ
ック（ｉ）で復調するので、ＢＰＳＫ信号にジッタがあ
っても、９０°までずれなければ、誤検出が生じること
がない。こうして、ＢＰＳＫ信号を安定的に復調するこ
とができるようになっている。

【００２６】このＢＰＳＫ復調信号は、次の第２復調回
路６０へと送られる。第２復調回路６０の回路図を図５
に、そのタイミングチャート図を図６に示す。

【００２７】図において、６２は立ち上がり・立ち下が
りパルス生成部、６４は同期クロック生成部、６６はラ
ッチ部である。

【００２８】立ち上がり・立ち下がりパルス生成部６２
は、ＢＰＳＫ復調信号の立ち上がり及び立ち下がりでパ
ルスを生成するものであり、ＤフリップフロップＤＦＦ
４，ＤＦＦ５、インバータＩＮＶ２，ＩＮＶ３、ＥＸＯ
ＲゲートＥＸＯＲ１２、ＪＫフリップフロップＪＫＦＦ
３及びＡＮＤゲートＧ４で構成される。

【００２９】同期クロック生成部６４は、前記立ち上が
り・立ち下がりパルス生成部６２で生成されたパルスに
よってリセットされるクロック信号を出力するもので、
ＣＯＵＮＴ１からのカウント出力をクロック信号とする
カウンタＣＯＵＮＴ２と、カウンタＣＯＵＮＴ２からの
カウント出力をクロック信号とするＣＯＵＮＴ３で構成
される。

【００３０】ラッチ部６６は、前記同期クロック生成部
６４から出力されるクロック信号でＢＰＳＫ復調信号を
ラッチするものであり、ＤフリップフロップＤＦＦ６及
びＮＡＮＤゲートＧ５で構成される。

【００３１】さらに、第２復調回路６０は、リードゾー
ン信号とリセット信号との論理積をとるＡＮＤゲートＧ
３及びＪＫフリップフロップＪＫＦＦ４を有している。

【００３２】この第２復調回路６０の動作を、図６を参
照しながら説明する。ＢＰＳＫ復調信号（図５（ｋ））
は、立ち上がり・立ち下がりパルス生成部６２に入り、
ＤフリップフロップＤＦＦ４でラッチされ（図６
（ｌ））、さらに、ＤフリップフロップＤＦＦ５でラッ
チされて反転されたもの（図６（ｍ））との間でＥＸＯ
ＲゲートＥＸＯＲ２で排他的論理和がとられる。こうし
て、ＥＸＯＲゲートＥＸＯＲ２からＢＰＳＫ復調信号の
立ち上がりと立ち下がりに同期したパルスが出力される
（図６（ｎ））。

【００３３】一方、リードゾーン信号とリセット信号と
の論理積を取ったもの（図６（ｃ’））をＪＫフリップ
フロップＪＫＦＦ４のリセット信号として、カウンタＣ
ＯＵＮＴ２からのＲＣＯ信号をＪＫフリップフロップＪ
ＫＦＦ４のＪ入力とし、ＪＫフリップフロップＪＫＦＦ
４でリードゾーン信号から所定時間経過後に立ち上がる
信号を作る（図６（ｓ））。このＪＫフリップフロップ
ＪＫＦＦ４の出力は、立ち上がり・立ち下がりパルス生
成部６２のＪＫフリップフロップＪＫＦＦ３のリセット
信号となる。

【００３４】ＪＫフリップフロップＪＫＦＦ３では、Ｊ
ＫフリップフロップＪＫＦＦ４のリセット信号を受けた
後のＢＰＳＫ復調信号の立ち上がりまたは立ち下がりで
ＯＮとなる信号を出力する（図６（ｐ））。そして、こ
の信号（図６（ｐ））とＥＸＯＲゲートＥＸＯＲ２から
の出力とをＡＮＤゲートＧ４に通す（図６（ｔ））。

【００３５】同期クロック生成部６４のカウンタＣＯＵ
ＮＴ３は、ＡＮＤゲートＧ４からの出力をＬＯＡＤ信号
としてカウンタＣＯＵＮＴ２からの出力をクロック信号
として計数する。カウンタＣＯＵＮＴ３のカウント出力
ＱＢは同期クロック（図６（ｕ））となる。この同期ク
ロックは、ＢＰＳＫ復調信号の１ビット周期とほぼ同じ
周期となるように、カウンタＣＯＵＮＴ１、２、３で分
周されている。

【００３６】この同期クロック（図６（ｕ））は、ラッ
チ部６６のＤフリップフロップＤＦＦ６のクロック信号
となる。ＤフリップフロップＤＦＦ６は、同期クロック
の立ち上がりでＤフリップフロップＤＦＦ４からのＢＰ
ＳＫ復調信号（図６（ｌ））をラッチする。さらに、こ
のラッチ信号と、ＪＫフリップフロップＪＫＦＦ４の出
力（図６（ｓ））とをＮＡＮＤゲートＧ５に通すことに
より、図６（ｖ）の信号が得られる。

【００３７】ＮＡＮＤゲートＧ５出力（図６（ｖ））
と、同期クロック（図６（ｕ））は、それぞれ制御回路
３９に取り込まれ、制御回路３９において、同期クロッ
クの立ち下がりでＮＡＮＤゲートＧ５の出力が取り込ま
れる。

【００３８】データキャリア１０からの返信信号の波形
は、データキャリア１０とリーダライタ１２との間の距
離により、波形歪みを生じ、ビット波形が細くなったり
する場合があるが、このような同期クロック生成部６４
で同期クロックを生成し、且つラッチ部６６でこの同期
クロックとＢＰＳＫ復調信号との同期をとることによ
り、ＢＰＳＫ復調信号のパルス幅が細くなっても、必ず
ＢＰＳＫ復調信号の立ち上がりまたは立ち下がりと、同
期クロックの立ち上がりとを一致させることができる。
そして、同期クロックの立ち下がりにおいて、ＢＰＳＫ
復調信号のデータを取り込むことにより、ＢＰＳＫ復調
信号のパルス幅が同期クロックの周期の１／２よりも小
さくならない限り、確実に正しいデータを取り込むこと
ができる。

【００３９】図７（１）、（２）は、それぞれ同期クロ
ックでラッチする前（ＤフリップフロップＤＦＦ４出力
（図６（ｌ）））とラッチした後（ＮＡＮＤゲートＧ５
の出力（図６（ｖ）））のＢＰＳＫ復調信号と同期クロ
ックとの関係を表す実際の波形図である。ラッチ前の信
号において、ＢＰＳＫ信号のパルス幅が狭くなった場
合、図７（１）に示すように、そのまま同期クロックの
立ち下がりでサンプリングをすると、パルス幅が狭くな
った影響を直接受けて、エラーが発生する（矢印で示し
た時間）。しかしながら、図７（２）に示すように、Ｂ
ＰＳＫ信号の立ち上がりと立ち下がりをリセット信号と
して計数を開始するカウンタＣＯＵＮＴ１により生成さ
れた同期クロックでＢＰＳＫ信号をラッチし、この同期
クロックの立ち下がりでサンプリングをすると、パルス
幅の変動の影響を受けずに、確実に正しいデータを取り
込むことができる。

【００４０】また、データキャリア１０が発振回路を備
えており、該発振回路の周波数に基づいてデータキャリ
ア１０が返信信号を送信するときには、その返信信号は
リーダライタ１２側と非同期となり、データがＦＦや０
０の連続の場合には、非同期による遅延が積算され、エ
ラーが生じることになるが、このような場合であって
も、適宜、キャラクタ１０１０…を、連続データの間に
挿入することで、そのデータ変化毎にカウンタＣＯＵＮ
Ｔ３で計数をリセットすることにより、遅延の積算を防
止することができる。

【００４１】また、上記実施形態では同期クロックでデ
ータを取り込む同期クロック方式について説明したが、
調歩同期方式において、データが例えば０または１が続
くものであっても、スタートビット及びストップビット
において、必ずその信号の立ち上がり及び立ち下がり
と、同期クロックとを一致させることができるため、ス
タートビット毎に同期クロックをリセット信号として計
数を開始する別途のカウンタにより、遅延が積算される
ことなく、データの取り込みを正しく行うことができ
る。

【００４２】

【発明の効果】以上説明したように、請求項１記載の発
明によれば、カウンタやフリップフロップのロジック回
路で復調用クロックを生成することとしたので、アナロ
グ的要素やフィードバック的要素がなく、回路のばらつ
きや回路調整の手間などの問題を回避することができ
る。また、受信信号にジッタが起きる場合があっても、
復調用クロックを受信信号のプリアンブル信号とほぼ同
周期で且つ９０°位相のずらした信号としているため、
受信信号が復調用クロックの９０°位相以上にずれなけ
れば、ジッタが９０°以上ずれなければ、この復調用ク
ロックで確実に復調を行うことができる。

【００４３】請求項２及び３記載の発明によれば、復調
信号の立ち上がりと立ち下がりを同期クロックの立ち上
がりまたは立ち下がりに一致させることにより、復調信
号と同期クロックとの同期が完全にとれておらずどちら
かが遅延している場合でも、その遅延が積算されていく
ことを防止することができる。また、通信状況により、
復調信号のビット波形が細くなったりしても、同期クロ
ックをこの復調信号の変化に追従して変化させることが
できる。

【図面の簡単な説明】

【図１】本発明の復調回路を適用可能なリーダライタと
データキャリアからなるデータ通信システムのブロック
図である。

【図２】本発明の復調回路の第１復調回路のブロック図
である。

【図３】図２の第１復調回路のタイミングチャート図で
ある。

【図４】ＢＰＳＫ信号にジッタがあったときの復調クロ
ックとの関係を表しており、（１）は復調クロックの位
相をずらしていない場合、（２）は復調クロックの位相
を９０°ずらした場合を表すタイミングチャート図であ
る。

【図５】本発明の復調回路の第２復調回路のブロック図
である。

【図６】図５の第２復調回路のタイミングチャート図で
ある。

【図７】（１）は図６のラッチ部でラッチする前の復調
信号と同期クロックとの関係を表すタイミングチャート
図であり、（２）は図６のラッチ部でラッチした後の復
調信号と同期クロックとの関係を表すタイミングチャー
ト図である。

【図８】従来の復調回路を表す回路図である。

【図９】従来の他の復調回路を表す回路図である。

【符号の説明】

３８復調回路４１リードゾーン信号生成部４６同期パルス発生部５０復調用クロック生成部５２復調部６２立ち上がり・立ち下がりパルス生成部６４同期クロック生成部６６ラッチ部ＣＯＵＮＴ１カウンタＣＯＵＮＴ３カウンタＤＦＦ２フリップフロップ

Claims

【特許請求の範囲】

【請求項１】デジタル変調信号を復調する復調回路で
あって、復調を行うリードゾーンに対応するリードゾーン信号を
生成するリードゾーン信号生成部と、リードゾーン信号がＯＮになった後の、受信信号のプリ
アンブル信号からプリアンブル信号に同期した同期パル
スを発生する同期パルス発生部と、同期パルスによって計数を開始するカウンタ（ＣＯＵＮ
Ｔ１）と、該カウンタ（ＣＯＵＮＴ１）から出力される
カウント出力信号から、受信信号のプリアンブル信号と
ほぼ同周期で且つ９０°位相のずれた復調用クロックを
出力するフリップフロップ（ＤＦＦ２）とを有する復調
用クロック生成部と、前記復調用クロックを用いて受信信号を復調する復調部
と、を備える復調回路。
【請求項２】デジタル復調信号の各立ち上がり及び各
立ち下がりに同期したパルスを生成する立ち上がり・立
ち下がりパルス生成部と、前記立ち上がり・立ち下がりパルス生成部からのパルス
を受ける毎にリセットして計数を行い、復調信号のビッ
ト周期とほぼ一致する周期を持つカウント出力を出力す
るカウンタ（ＣＯＵＮＴ３）を有し、該カウンタ（ＣＯ
ＵＮＴ３）のカウント出力を同期クロックとして出力す
る同期クロック生成部と、前記同期クロック生成部で生成された同期クロックの入
力で前記復調信号をラッチするラッチ部と、を備え、ラッチ部から出力される復調信号の立ち上がり
及び立ち下がりを同期クロックの立ち上がりまたは立ち
下がりに一致させることを特徴とする復調回路。
【請求項３】前記同期クロックは、復調信号の立ち上
がり及び立ち下がりと一致した前記同期クロックの立ち
上がりまたは立ち下がりに対して次の立ち下がりまたは
立ち上がりのタイミングで、前記ラッチ部から出力され
る復調信号の値をデータとして取り込むタイミングに供
されるものであることを特徴とする請求項２記載の復調
回路。