JP2001045083A - Ｐｓｋ信号のキャリア同期型復調装置 - Google Patents

Abstract

(57)【要約】 【課題】 非接触ＩＣカード（ＰＩＣＣ）に関し、特に
ＰＩＣＣからのＰＳＫ信号の受信において安定した受信
とノイズ耐性の強化を図り、且つ低コスト、小型化を実
現したキャリア同期型復調装置を提供する。 【解決手段】 送出したキャリア信号に同期して重畳さ
れるサブキャリアのＰＳＫ変調信号を受信し復調するＰ
ＳＫ信号のキャリア同期型復調装置であって、所定期間
連続する前記サブキャリアの検出を行うサブキャリア検
出手段と、前記サブキャリアの検出後、そのサブキャリ
アの位相変化点を検出する位相変化点検出手段と、前記
位相変化点の検出時点をデータ受信のための同期開始点
とし、その時点を起点に前記送出したキャリア信号に同
期する装置内部のクロックを用いて所定フォーマットの
データの受信制御を行うデータ受信制御手段と、で構成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は非接触ＩＣカード
（以降では、「ＰＩＣＣ (Proximity IC Card)」と称
す）に関し、特にＰＩＣＣへのデータの書き込みとＰＩ
ＣＣからのデータの読み込みとを行うＰＩＣＣリード／
ライト装置（ＰＩＣＣ−Ｒ／Ｗ）においてＰＩＣＣから
のＰＳＫ信号を受信するためのキャリア同期型復調装置
に関するものである。

【０００２】

【従来の技術】ＰＩＣＣの諸規格はＩＳＯ(Internation
al Organization for Standardization)／ＩＥＣ(Inter
national Electrotechnical Commission) １４４４３に
規定されており、ここでは本願発明との関連から上記Ｐ
ＩＣＣ−Ｒ／Ｗ等の非接触結合装置（以降、「ＰＣＤ
(Proximity Coupling Device)」と称す）とＰＩＣＣと
の間の電力及び双方向通信を提供するフィールドの性質
と特性とを規定したＰＩＣＣ通信インタフェースのタイ
プＢについて簡単に説明する。

【０００３】（１）ＰＣＤからＰＩＣＣへの電力の移送 ＲＦ (Radio Frequency) 動作フイールド内でＰＩＣＣ
に有効な電力を供給するため、ＰＣＤからＰＩＣＣへキ
ャリア（ｆｃ＝１３．５６ＭＨｚ）が送出される。ＰＩ
ＣＣでは受信したキャリアを整流し、内部回路の動作に
必要な電源を作成する。

【０００４】（２）ＰＣＤからＰＩＣＣへの通信 ＰＣＤは、データビット速度１０６Ｋｂｐｓ（ｆｃ／１
２８）で前記キャリアの振幅値を１０％ＡＳＫ (Amplit
ude Shift Keying) 変調することにより、ＰＩＣＣへデ
ータを送信する。

【０００５】（３）ＰＩＣＣからＰＣＤへの通信 ＰＩＣＣは、前記キャリアの受信負荷をキャリア周波数
の１６分の１の周波数（ｆｓ＝ｆｃ／１６）で負荷変調
することによりサブキャリア（ｆｓ＝８４７ＫＨｚ）を
生成し、そのサブキャリアの位相をデータビット速度１
０６Ｋｂｐｓ（ｆｃ／１２８）でＢＰＳＫ (Binary Pha
se Shift Keying) 変調することにより、ＰＣＤへデー
タを送信する。

【０００６】図１は、ＰＩＣＣの構成概要の一例を示し
たものである。図１の例では、カード本体１０の内部に
ＣＰＵ部１１及びＲＦ部１２を構成する２つのチップが
組み込まれており、またカード本体１０の周囲にはコイ
ル状に巻かれたアンテナ（ＡＴ）１３が配置されてい
る。ＣＰＵ部１１はいわゆるワンチップタイプのコンピ
ュータで構成され、そこにはＣＰＵ（中央演算処理装
置）、メモリＲＯＭ、ＲＡＭ、及びＥＥＰＲＯＭ、そし
て入出力インターフェイス（Ｉ／Ｏ）等が含まれる。

【０００７】図２には、ＰＣＤとＰＩＣＣとの間の通信
インタフェースの一構成例を示している。上記（２）で
述べたＰＣＤからＰＩＣＣへの通信では、ＰＣＤの変調
部（ＭＯＤ）２０によりキャリア（ｆｃ＝１３．５６Ｍ
Ｈｚ）の振幅値を１０％ＡＳＫ変調した信号が出力アン
プ２２、２３及びアンテナ２４を解してＰＩＣＣへ送信
される。

【０００８】一方、上記（３）で述べたＰＩＣＣからＰ
ＣＤへの通信では、図１のＲＦ部１２の一部を構成する
ＰＩＣＣの変調部（ＭＯＤ）２８からの制御によってＲ
Ｆ信号の受信負荷２６が可変され、その負荷変調（結果
的にＡＭ (Amplitude Modulation) 変調となる）によっ
て生成されるサブキャリア（ｆｓ＝８４７ＫＨｚ）にさ
らに２値の位相情報（０度又は１８０度）を与えるＢＰ
ＳＫ変調が行われる。

【０００９】その変調された信号はアンテナ２５（図１
の１３）を解してＰＣＤへ送信される。実際には、図２
に示すようにＰＣＤが出力するキャリアで前記負荷変調
（ＢＰＳＫ変調を含む）されたものを、ＰＣＤ自身がそ
の検波部（ＤＥＴ）２１で検出することになる。

【００１０】図３は、従来の復調装置の一例を示したも
のである。復調装置３０は図２の検波部２１の後段に置
かれ、ＰＳＫ変調されたサブキャリア信号（ｆｓ＝８４
７ＫＨｚ）であって検波部２１でデジタル値（２値）に
波形成形された受信信号が入力される。復調装置３０で
は、受信サブキャリアを再生するため先ずその受信信号
を初段の２逓倍器３１で２逓倍する。

【００１１】次に、位相比較器３２、ローパスフィルタ
（ＬＰＦ）３３、及び電圧制御発振器（ＶＣＯ）３４か
ら成るＰＬＬ (Phase lock Loop) 回路により、装置内
部で発生したサブキャリアの倍周期信号を前記２逓倍信
号と同期させ、それをさらに１／２分周期器３５によっ
て分周する。その結果、受信サブキャリアと位相が同期
した復調用クロックが生成される。

【００１２】そして、前記装置内サブキャリア信号の立
ち上がり又は立下りのエッジ信号で受信信号をサンプリ
ングすることで、１ビット幅が８サブキャリア周期から
なるＢＰＳＫ変調されたデータ信号（データビット速度
１０６Ｋｂｐｓ）が復調される。

【００１３】

【発明が解決しようとする課題】図４には、前記サンプ
リングによる復調動作の一例を示している。図４の
（ａ）は正常な受信の場合を示しており、受信ＰＳＫ信
号の各１ビット幅を構成する８個のサブキャリアはそれ
ぞれ正しい論理レベルでサンプリングされる。一方、図
４の（ｂ）は外来ノイズの影響を受けた場合を示してお
り、前記ノイズによって受信ＰＳＫ信号のレベルが変動
し、その結果誤って波形成形された受信信号（コンパレ
ータ出力）がサンプリングされる。本例では、論理
「０」のデータビットに余計な波形割れが生じ、それに
よって誤受信又はそれによる装置誤動作等が生じる。

【００１４】このように、従来の復調装置は、空間のノ
イズによる影響を受けた時に復調信号に波形割れが生じ
安くノイズ耐性が弱いという問題があった。また、図４
の装置構成からも明らかなように、受信ＰＳＫ信号に位
相遅延等が生じるとＰＬＬの追従時間との関係もあって
ＶＣＯ出力による復調に失敗する場合が生じ、その結果
誤った符合を出力するという問題があった。この位相遅
れは定常的に発生するため、それを回路的に補償するに
は位相補償回路が必要となり、装置コストの低減や装置
小型化等の諸要求を満足できないという問題もあった。

【００１５】そこで本発明の目的は、上記種々の問題に
鑑み、ＰＩＣＣにおけるＰＳＫ信号の復調装置の場合に
はＰＣＤ側が出力するキャリア信号に受信サブキャリア
信号が同期していることに着目し、従来のＰＬＬ回路を
使用せず自らのキャリ信号に同期した信号によってサン
プリングを行い、さらに安定した復調を保証するためサ
ンプリング開始点の検出及びサンプリング結果の多数決
判断を行うＰＳＫ信号のキャリア同期型復調装置を提供
することにある。

【００１６】また本発明の目的は、前記サンプリング開
始点の検出処理を適宜実行することにより、データ間隔
が不定の連続した受信データを安定して受信可能なＰＳ
Ｋ信号のキャリア同期型復調装置を提供することにあ
る。

【００１７】さらに本発明の目的は、従来のＰＬＬ回路
を不要とすることで、非接触型ＩＣカードの様々な分野
に適用可能な低コスト、小型化等の諸要求を満足させた
キャリア同期型復調装置を提供することにある。

【００１８】

【課題を解決するための手段】本発明によれば、送出し
たキャリア信号に同期して重畳されるサブキャリアのＰ
ＳＫ変調信号を受信し復調するＰＳＫ信号のキャリア同
期型復調装置であって、所定期間連続する前記サブキャ
リアの検出を行うサブキャリア検出手段と、前記サブキ
ャリアの検出後、そのサブキャリアの位相変化点を検出
する位相変化点検出手段と、前記位相変化点の検出時点
をデータ受信のための同期開始点とし、その時点を起点
に前記送出したキャリア信号に同期する装置内部のクロ
ックを用いて所定フォーマットのデータの受信制御を行
うデータ受信制御手段と、で構成するＰＳＫ信号のキャ
リア同期型復調装置が提供される。

【００１９】前記装置は、さらにデータ受信中に、各受
信データビットの論理値を与える複数のサブキャリアサ
ンプリング値について論理値「０」と「１」の多数決判
定を行い、数の多い論理値「０」又は「１」をその受信
データビットの論理値と判定する多数決判定手段を有す
る。

【００２０】前記多数決判定手段は、多数決判断におい
て前記論理値「０」と「１」との数が互いに等しい場合
は受信エラー情報を出力し、又は多数決判断において前
記論理値「０」と「１」との数の比較比率を求めその比
率が所定範囲の時に受信エラー情報を出力する。

【００２１】前記装置は、さらに前記所定フォーマット
からなる１つのデータフレームの受信終了直後に次ぎの
データフレームの受信開始を判定する受信終了直後判定
手段を有し、次ぎのデータフレームの受信開始を検出で
きない場合は直ちに前記位相変化点検出手段がサブキャ
リアの位相変化点の検出を開始する。

【００２２】前記所定フォーマットのデータは、調歩同
期式のデータであり、前記受信終了直後判定手段はデー
タフレームの終了を示すストップビット直後の所定数の
サブキャリアサンプリング値が前記ストップビットと同
じ論理値の場合に次ぎのデータフレームの受信開始を検
出できないと判定する。

【００２３】

【発明の実施の形態】図５は、本発明によるＰＳＫ信号
のキャリア同期型復調装置の基本構成を示したものであ
る。また、図６〜１１には、図５における主要な各部の
動作説明を示している。前述したように本復調装置は従
来のＰＬＬ回路を使用しない。本装置から出力されるキ
ャリア信号周波数（ｆｃ＝１３．５６ＭＨｚ）は本装置
の内部クロックによって生成されるため、本装置の内部
クロックによる動作はキャリア信号と同期している。一
方、ＰＩＣＣはサブキャリ（ｆｓ＝ｆｃ／１６＝８４７
ＫＨｚ）を出力するが、そのサブキャリはキャリア信号
に同期して出力される。

【００２４】従って、サブキャリに重畳されたＰＳＫ信
号の位相変化点、特にスタートビットさえ正しく検出で
きれば、以降のデータ受信における正確なサンプリング
点が保証される。さらに、前記信号同期とは関連性のな
いデータ受信中における空間ノイズ等については、１ビ
ット幅内でサンプリングされるＮ（Ｎ：整数）個のＰＳ
Ｋ信号の多数決判断を行うことによってデータ受信中の
ノイズ耐性を強化している。以降、これらの動作につい
て実施例を参照しながら詳述する。

【００２５】なお、以降で説明する各回路例は本発明動
作や具体的な回路規模を例示するためのものであり、実
際の回路構築においてはプログラマブルなデバイスやそ
のためのソフトウェア等を使って論理設計が行われる。

【００２６】図５においてＰＳＫ同期化回路４１は、検
波部２１で論理レベルに変換されたＰＳＫ信号（図３の
受信信号を参照）をさらに装置の内部クロックに同期し
たＰＳＫ信号に成形する。図６の（ａ）にはＰＳＫ同期
化回路４１の一構成例を示しており、２段のＤタイプ−
フリップフロップ回路５１及び５２を使ったサンプリン
グによって受信信号は内部クロックに同期した受信信号
に変換される。これにより、空間伝播や検波部２１の回
路等による位相変動が補償される。

【００２７】サブキャリア検出回路４３は、ステート制
御回路４７の制御の下でＰＩＣＣがＲＦフィールド内に
あって起動されているか否かをサブキャリの有無によっ
て検出する。ステート制御回路４７はこの最初の状態を
図６の（ｂ）（iii ）に示すようにＳｅｅｋＳｕｂＣａ
ｒｒｉｅｒ状態と認識する。そして、サブキャリア検出
回路４３がＰＩＣＣからのＰＳＫ信号を所定期間（本例
ではＰＳＫ信号１２８個に相当する１５０μsec の期
間）連続して正しく受信すると、ＰＩＣＣとの間でキャ
リア同期が確立したと判断してサブキャリア検出信号を
ステート制御回路４７へ通知する。

【００２８】これにより、ステート制御回路４７はＳｅ
ｅｋＳｕｂＣａｒｒｉｅｒ状態からＳｕｂＣａｒｒｉｅ
ｒＦＩＮＤ状態へと遷移させる。なお、ステート制御回
路４７は、一般のフリップフロップ回路等を含む順序回
路で構成してもよいし、またマイクロプロセッサのファ
ームウェア又はソフトウェアとして構成することもでき
る。

【００２９】ＳｕｂＣａｒｒｉｅｒＦＩＮＤ状態になる
と、スタートビット検出回路４４がスタートビットの検
出動作を開始する。スタートビット検出回路４４は、Ｓ
ｕｂＣａｒｒｉｅｒＦＩＮＤ状態においてＰＳＫ信号の
位相の変化を監視し、位相変化を検出するとそれをステ
ート制御回路４７へ通知する。ステート制御回路４７
は、前記通知によりＳｕｂＣａｒｒｉｅｒＦＩＮＤ状態
からＮＲＺＳｔａｒｔ状態へと遷移させる。

【００３０】同時に、スタートビット検出回路４４によ
る位相変化の検出信号（同期開始点信号）がサンプリン
グ同期信号生成回路４２に与えられる。図７にはサンプ
リング同期信号生成回路４２の一構成例を示している。
本例では、内部クロックによって動作するカウンタ６１
が前記同期開始点信号によってリセットされる。

【００３１】その結果、カウンタ６１は同期開始点信号
入力時を起点としてカウントを再開し、次段のデコーダ
６２によって同期開始点信号入力時を基準に１ビット幅
（例えばサブキャリア８周期分）のビット同期信号や調
歩同期のスタートビット〜ストップビットに至るフレー
ム同期信号等が作成される。前記サンプリング同期信号
生成回路４２からのクロックを用いてＮＲＺ信号生成回
路４８は、受信したＰＳＫ信号を前記所定フォーマット
のＮＲＺ受信データとして出力する。

【００３２】図８には、ＳｕｂＣａｒｒｉｅｒＦＩＮＤ
状態からＮＲＺＳｔａｒｔ状態へ遷移する場合のＰＳＫ
信号受信タイミングチャートの一例を示している。スタ
ートビット検出回路４４がＳｕｂＣａｒｒｉｅｒＦＩＮ
Ｄ状態で最初の位相変化点を検出するとそれを同期開始
点として回路状態はＮＲＺＳｔａｒｔ状態へ遷移する
（iii)。図７の（ａ）で説明したように、前記同期開始
点を基準に作成されたビット同期信号やフレーム同期信
号等を用いて受信ＰＳＫ信号のフレームの組み立てが行
われる。

【００３３】本発明ではさらに多数決判定回路４５（図
５）により、図８の（iv）及び（v）に示すようにＮＲ
ＺＳｔａｒｔ状態以降の受信ＰＳＫ信号を対象に、各１
ビット幅内に含まれるＰＳＫ信号サンプリングデータの
「０」状態の和と「１」状態の和との間で多数決が判定
される。図８の例では、先ず同期開始点から８個までの
ＰＳＫ信号で構成されるスタートビットの多数決判定が
行われ、スタートビットは論理値「０」であるからＬｏ
ｗ状態カウント値が「８」でＨｉ状態カウント値は
「０」となる。

【００３４】この場合、「Ｌｏｗ状態カウント値＞Ｈｉ
状態カウント値」であるからＬｏｗ状態カウント値側が
選択され、１ビット幅内の最後のＰＳＫ信号（８番目）
のサンプリング後にスタートビット値「０」が出力され
る。以降、後続の各受信ビットに対して同様の多数決判
定処理が行われる。図７の（ｂ）には、多数決判定回路
４５の簡易な一構成例を示している。受信データはＰＳ
Ｋ信号のサンプリング値「０」をカウントするカウンタ
６３及びＰＳＫ信号のサンプリング値「１」をカウント
するカウンタ６４にそれぞれ与えられ、比較器６５はカ
ウント値が多い側の「０」値又は「１」値を出力する。

【００３５】最終段のラッチ回路６６はビット同期クロ
ックによりラッチ動作を行ない、その結果受信ビット単
位で「０」又は「１」の多数決出力が得られる。なお本
例では、２つのカウンタ値の大小比較のみを行う構成例
を示したが、さらに例えば「０」状態と「１」状態の回
数が同じ時は判定不能とし、ＮＲＺ信号は前状態を維持
しながらエラー通知信号を出力するよう簡易なデコーダ
回路等を付加してもよい。

【００３６】また、単純な大小比較に代えて「０」：
「１」がＮ：Ｍ（Ｎ、Ｍ；整数）以上なら「０」、それ
以下なら「１」というように所定の比率に基づく判断を
行うように構成してもよい。なお、上記カウンタ６３及
び６４に代えて、「０」値や「１」値の数だけそれぞれ
シフトするシフトレジスタ等で構成することも可能であ
る。

【００３７】図８には前述した多数決判定回路４５がノ
イズ等に対してどのように機能するかの一例も示されて
いる。本例では、スタートビットに続く第２ビット目の
受信中に、外部からのノイズにより正しくは「１」値と
なるべき８個のＰＳＫ信号のサンプリング値がその４番
目及び７番目の信号で「０」値になっている。これまで
の説明から明らかなように、多数決判定回路４５は
「０」のカウント値「２」＜「１」のカウント値「６」
より第２ビット目を「１」と正しく出力する。このよう
に、本願発明構成ではノイズ耐性を従来と比較して格段
に向上させており、ノイズ等による装置誤動作を顕著に
低減させている。

【００３８】図９には、ステート制御回路４７における
受信状態遷移の一例を示している。また、図１０及び１
１にはストップビット受信処理のタイミングチャートの
一例を示している。図９は、主にこれから説明する本発
明のストップビット受信処理の説明のために示してあ
る。従って、これまで述べたＳｅｅｋＳｕｂＣａｒｒｉ
ｅｒ状態（Ｓ７１）→ＳｕｂＣａｒｒｉｅｒＦＩＮＤ状
態（Ｓ７２）→ＮＲＺＳｔａｒｔ状態（Ｓ７３）の各状
態間の遷移については更に説明しない。

【００３９】本発明によれば、図５に示すストップビッ
ト直後判定回路４６が、ＮＲＺＳｔａｒｔ状態（Ｓ７
３）において論理値「１」のストップビットの受信終了
時点で次ぎのビット値、正確には次ぎのビットの開始点
直後の最初のＰＳＫ信号のサンプリング値を判断し、そ
の値が「０」の場合は次ぎのフレーム受信が開始された
と判断して現在のＮＲＺＳｔａｒｔ状態（Ｓ７３）を維
持する。

【００４０】一方、そのサンプリング値が「１」の状態
を継続している場合には次ぎのフレーム受信までに不定
の期間が存在すると判断し、その旨をステート制御回路
４７に通知する。それにより、ステート制御回路４７は
受信状態をＳｕｂＣａｒｒｉｅｒＦＩＮＤ状態（Ｓ７
２）へ遷移させる。その結果、これまでに述べた同期開
始点の検出動作が再開され、不定期間後に到来する次ぎ
のフレームに対して直ちに同期可能となりその受信動作
が開始される。

【００４１】図１０は、ストップビットが１ビット幅の
場合の受信タイムチャートの一例を示している。図１０
の（iv）〜（vi）に示すように、論理値「１」のストッ
プビット（Ｌｏｗ状態カウント値「０」、Ｈｉ状態カウ
ント値「８」）を受信した後にストップビット直後判定
回路４６がスタートビットの判断を行い、本例のように
論理値「０」のスタートビット（Ｌｏｗ状態カウント値
「８」、Ｈｉ状態カウント値「０」）が続く場合は回路
状態（iii ）がＮＲＺＳｔａｒｔ状態に維持される。こ
れにより、連続するフレームの受信が可能となる。

【００４２】一方、図１１には、ストップビットが１ビ
ット幅以上の場合における受信タイムチャート例を示し
ている。本例では論理値「１」のストップビット（Ｌｏ
ｗ状態カウント値「０」、Ｈｉ状態カウント値「８」）
を受信した後に同じ論理値「１」をもつ３個のＰＳＫ信
号のサンプリング値（Ｌｏｗ状態カウント値「０」、Ｈ
ｉ状態カウント値「８」）が続いている。この場合、ス
トップビット直後判定回路４６は前記３個の最初のサン
プリング結果により、フレーム受信の終了又は中断をス
テート制御回路４７に通知する。

【００４３】回路状態（iii ）に示すようにステート制
御回路４７は直ちに受信状態をＳｕｂＣａｒｒｉｅｒＦ
ＩＮＤ状態へ遷移させ、これによりスタートビット検出
回路４４が動作を開始する。その結果、前記３個のＰＳ
Ｋ信号のサンプリング値の直後に開始するスタートビッ
トの同期開始点が検出されると、これまで述べたように
サンプリング同期信号生成回路４２が初期化（リセッ
ト）されて新たな受信フレームに直ちに同期する。

【００４４】またステート制御回路４７は受信状態をＳ
ｕｂＣａｒｒｉｅｒＦＩＮＤ状態からＮＲＺＳｔａｒｔ
状態へ遷移させることでその受信動作が開始される。こ
れにより、受信するフレーム間の期間が不定の場合にも
正確な受信動作を行うことができる。なお、上記実施例
ではストップビット受信直後の１個のＰＳＫ信号のサン
プリング値により受信状態の判断を行っているが、ノイ
ズ等の影響を考慮してその判断に複数ビットを用いるよ
うに構成してもよい。

【００４５】

【発明の効果】以上述べたように、本発明によれば、従
来のＰＬＬ回路を使用せず自らのキャリ信号に同期した
信号によってサンプリングを行い、さらにノイズの影響
を回避し安定した復調を行うためサンプリング開始点の
検出及びサンプリング結果の多数決判断を行うため、非
接触型ＩＣカードの様々な分野に適用する際に必要とさ
れる、ノイズ耐性の強化、低コスト、小型化等の諸要求
を満足したキャリア同期型復調装置が提供可能となる。

【００４６】また本発明によれば、前記サンプリング開
始点の検出処理を適宜実行することにより、データ間隔
が不定の連続した受信データを安定して受信可能なＰＳ
Ｋ信号のキャリア同期型復調装置が提供可能となる。

【図面の簡単な説明】

【図１】ＰＩＣＣの構成概要の一例を示したものであ
る。

【図２】ＰＣＤとＰＩＣＣとの間の通信インタフェース
の一構成例を示した図である。

【図３】従来の復調装置の一例を示した図である。

【図４】図３のサンプリングによる復調動作の一例を示
した図である。

【図５】本発明によるＰＳＫ信号のキャリア同期型復調
装置の基本構成を示した図である。

【図６】ＰＳＫ同期化／サブキャリア検出の一例を示し
た図である。

【図７】サンプリング同期信号生成／多数決判定回路の
一構成例を示した図である。

【図８】スタートビット検出／多数決判定タイムチャー
トの一例を示した図である。

【図９】ステート制御回路の受信状態遷移例を示した図
である。

【図１０】ストップビットが１ビット幅のデータ受信タ
イムチャートの一例を示した図である。

【図１１】ストップビットが１ビット幅以上のデータ受
信タイムチャートの一例を示した図である。

【符号の説明】

１０…非接触ＩＣカード １１…ＣＰＵ部 １２…ＲＦ部 １３、２４、２５…アンテナ ２０、２８…変調部 ２１、２７…検波部 ３０、４０…復調装置 ３１…２逓倍器 ３２…位相比較器 ３３…ローパスフィルタ ３４…電圧制御発振器 ３５…１／２分周器 ４１…ＰＳＫ同期化回路 ４２…サンプリング同期信号発生回路 ４３…サブキャリア検出回路 ４４…スタートビット検出回路 ４５…多数決判定回路 ４６…ストップビット直後判定回路 ４７…ステート制御回路 ４８…ＮＲＺ生成回路 ５１、５２…Ｄタイプ−フリップフロップ回路 ６１、６３、６４…カウンタ ６２…デコーダ ６５…比較器 ６６…ラッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 繁 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B035 AA11 BB09 CA11 CA23 CA31 5B058 CA15 CA23 KA02 KA29 5K004 AA05 FA11 FH08 FK16

Claims (10)

【特許請求の範囲】
1. 【請求項１】 送出したキャリア信号に同期して重畳さ
   れるサブキャリアのＰＳＫ変調信号を受信し復調するＰ
   ＳＫ信号のキャリア同期型復調装置であって、 所定期間連続する前記サブキャリアの検出を行うサブキ
   ャリア検出手段と、 前記サブキャリアの検出後、そのサブキャリアの位相変
   化点を検出する位相変化点検出手段と、 前記位相変化点の検出時点をデータ受信のための同期開
   始点とし、その時点を起点に前記送出したキャリア信号
   に同期する装置内部のクロックを用いて所定フォーマッ
   トのデータの受信制御を行うデータ受信制御手段と、で
   構成することを特徴とするＰＳＫ信号のキャリア同期型
   復調装置。
2. 【請求項２】 さらに、データ受信中に、各受信データ
   ビットの論理値を与える複数のサブキャリアサンプリン
   グ値について論理値「０」と「１」の多数決判定を行
   い、数の多い論理値「０」又は「１」をその受信データ
   ビットの論理値と判定する多数決判定手段、を有する請
   求項１記載の装置。
3. 【請求項３】 前記多数決判定手段は、多数決判断にお
   いて前記論理値「０」と「１」との数が互いに等しい場
   合は、受信エラー情報を出力する請求項２記載の装置。
4. 【請求項４】 前記多数決判定手段は、多数決判断にお
   いて前記論理値「０」と「１」との数の比較比率を求
   め、その比率が所定範囲の時に受信エラー情報を出力す
   る請求項２記載の装置。
5. 【請求項５】 さらに、前記所定フォーマットからなる
   １つのデータフレームの受信終了直後に次ぎのデータフ
   レームの受信開始を判定する受信終了直後判定手段を有
   し、次ぎのデータフレームの受信開始を検出できない場
   合は直ちに前記位相変化点検出手段がサブキャリアの位
   相変化点の検出を開始する請求項１又は２記載の装置。
6. 【請求項６】 前記所定フォーマットのデータは、調歩
   同期式のデータであり、前記受信終了直後判定手段はデ
   ータフレームの終了を示すストップビット直後の所定数
   のサブキャリアサンプリング値が前記ストップビットと
   同じ論理値の場合に次ぎのデータフレームの受信開始を
   検出できないと判定する請求項５記載の装置。
7. 【請求項７】 前記所定数は１である請求項５記載の装
   置。
8. 【請求項８】 送出したキャリア信号に同期して重畳さ
   れるサブキャリアのＰＳＫ変調信号を受信し復調するＰ
   ＳＫ信号のキャリア同期型復調装置であって、 受信したＰＳＫ信号を前記送出したキャリア信号に同期
   する装置内部のクロックに同期したＰＳＫ信号に変換す
   るＰＳＫ同期化回路と、 前記ＰＳＫ同期化回路から与えられる所定期間連続する
   サブキャリアの検出を行うサブキャリア検出回路と、 前記サブキャリアの検出後、そのサブキャリアの位相変
   化点を検出するスタートビット検出回路と、 前記位相変化点の検出時点をデータ受信のための同期開
   始点とし、その時点を起点に前記装置内部のクロックを
   用いて所定フォーマットの受信データサンプリングクロ
   ックを生成するサンプリング同期信号生成回路と、 前記サンプリング同期信号生成回路からのクロックを用
   いて受信したＰＳＫ信号を前記所定フォーマットのＮＲ
   Ｚ受信データとして出力するＮＲＺ信号生成回路と、 前記サブキャリア検出回路によるサブキャリアの検出ま
   での期間をＳｅｅｋＳｕｂＣａｒｒｉｅｒ状態と、それ
   以降の前記スタートビット検出回路によるサブキャリア
   の位相変化点検出までの期間をＳｕｂＣａｒｒｉｅｒＦ
   ＩＮＤ状態と、それ以降のデータ受信期間をＮＲＺＳｔ
   ａｒｔ状態とし、前記各状態間の遷移を制御するステー
   ト制御回路と、で構成することを特徴とするＰＳＫ信号
   のキャリア同期型復調装置。
9. 【請求項９】 さらに、前記ＮＲＺＳｔａｒｔ状態にお
   いて、各受信データビットの論理値を与える複数のサブ
   キャリアサンプリング値について論理値「０」と「１」
   の多数決判定を行い、数の多い論理値「０」又は「１」
   をその受信データビットの論理値と判定する多数決判定
   回路を有する請求項８記載の装置。
10. 【請求項１０】 さらに、前記所定フォーマットのデー
    タは調歩同期式のデータであり、その１つのデータフレ
    ームのストップビット幅を判定するストップビット直後
    判定手段を有し、その判定が１ビット幅以上の時は、前
    記ステート制御回路が受信状態を直ちに前記ＳｕｂＣａ
    ｒｒｉｅｒＦＩＮＤ状態へ以降させ、それにより前記ス
    タートビット検出回路がサブキャリアの位相変化点の検
    出を開始する請求項８又は９記載の装置。