JPH10210096A - 復調回路および半導体集積回路並びにｉｃカード - Google Patents
復調回路および半導体集積回路並びにｉｃカードInfo
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- JPH10210096A JPH10210096A JP9009397A JP939797A JPH10210096A JP H10210096 A JPH10210096 A JP H10210096A JP 9009397 A JP9009397 A JP 9009397A JP 939797 A JP939797 A JP 939797A JP H10210096 A JPH10210096 A JP H10210096A
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Near-Field Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 データ復調方式として、ＰＬＬ回路方式のク
ロック発生回路を用いる方式においては、ＰＬＬの応答
遅れや位相変化点でのＰＬＬの誤判定により、再生され
たクロックにジッタが発生し易い。そのため、この再生
クロックを用いて入力信号をラッチすると誤動作すなわ
ちデータの復調を誤るおそれがある。 【解決手段】 受信信号を波形整形したパルス信号のパ
ルス幅の違いを検出することでＰＳＫ変調された信号の
位相変化点を検出する回路（７４）と、検出された位相
変化点ごとにセット状態とリセット状態を繰り返すこと
で受信信号に含まれるデータを再生するデータ再生回路
（７５）と、該データ再生回路の出力を切換え制御信号
とし受信信号を波形整形した正相と逆相の２つのパルス
信号を交互に選択とすることでクロック信号を再生する
クロック再生回路（７６）とを設けるようにした。
ロック発生回路を用いる方式においては、ＰＬＬの応答
遅れや位相変化点でのＰＬＬの誤判定により、再生され
たクロックにジッタが発生し易い。そのため、この再生
クロックを用いて入力信号をラッチすると誤動作すなわ
ちデータの復調を誤るおそれがある。 【解決手段】 受信信号を波形整形したパルス信号のパ
ルス幅の違いを検出することでＰＳＫ変調された信号の
位相変化点を検出する回路（７４）と、検出された位相
変化点ごとにセット状態とリセット状態を繰り返すこと
で受信信号に含まれるデータを再生するデータ再生回路
（７５）と、該データ再生回路の出力を切換え制御信号
とし受信信号を波形整形した正相と逆相の２つのパルス
信号を交互に選択とすることでクロック信号を再生する
クロック再生回路（７６）とを設けるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おける復調技術さらにはＰＳＫ（Phase Shift Keying）
変調された信号（搬送波）からデータを復調するととも
に内部回路動作に必要なクロック信号を生成する回路お
よびそれを内蔵した半導体集積回路に適用して有効な技
術に関し、特に非接触型ＩＣカードに用いられるトラン
シーバ用半導体集積回路における復調回路に利用して有
効な技術に関する。
おける復調技術さらにはＰＳＫ（Phase Shift Keying）
変調された信号（搬送波）からデータを復調するととも
に内部回路動作に必要なクロック信号を生成する回路お
よびそれを内蔵した半導体集積回路に適用して有効な技
術に関し、特に非接触型ＩＣカードに用いられるトラン
シーバ用半導体集積回路における復調回路に利用して有
効な技術に関する。
【０００２】
【従来の技術】ＰＳＫ変調波は搬送波をディジタルデー
タに応じて位相変化させたものであり、搬送波は一定周
波数の信号であるので、ＰＳＫ変調波はクロックとデー
タを合成した信号と見ることができる。かかるＰＳＫ変
調波からデータおよびクロックを復調する方式として、
ＰＬＬ（フェーズ・ロックド・ループ）回路を使用して
クロックを再生しこの再生したクロックを用いて例えば
波形整形された入力信号をラッチすることでデータを復
調する方式がある。
タに応じて位相変化させたものであり、搬送波は一定周
波数の信号であるので、ＰＳＫ変調波はクロックとデー
タを合成した信号と見ることができる。かかるＰＳＫ変
調波からデータおよびクロックを復調する方式として、
ＰＬＬ（フェーズ・ロックド・ループ）回路を使用して
クロックを再生しこの再生したクロックを用いて例えば
波形整形された入力信号をラッチすることでデータを復
調する方式がある。
【０００３】
【発明が解決しようとする課題】本発明者等は、コイル
の相互誘導現象を利用してデータの送受信および電力の
供給を受ける非接触型ＩＣカードに用いられるトランシ
ーバ用半導体集積回路におけるデータ復調方式として、
ＰＬＬ回路方式のクロック発生回路を用いる方式につい
て検討した。
の相互誘導現象を利用してデータの送受信および電力の
供給を受ける非接触型ＩＣカードに用いられるトランシ
ーバ用半導体集積回路におけるデータ復調方式として、
ＰＬＬ回路方式のクロック発生回路を用いる方式につい
て検討した。
【０００４】しかしながら、ＰＬＬ回路を用いたクロッ
ク発生回路においては、ＰＬＬの応答遅れや位相変化点
でのＰＬＬの誤判定（位相が急に１８０°変化するため
２倍の周波数の信号とみなしてしまう）により、再生さ
れたクロックにジッタが発生し易い。そのため、この再
生クロックを用いて入力信号をラッチすると誤動作すな
わちデータの復調を誤るおそれがある。また、ＰＬＬ回
路を用いた場合、発振器を内蔵することとなるため不所
望な電源ノイズが発生して回路が誤動作したり、消費電
流が多くなるとともに、ＰＬＬ回路を用いると回路が複
雑化し規模も大きくなってしまい半導体集積回路化に不
向きであることが明らかになった。
ク発生回路においては、ＰＬＬの応答遅れや位相変化点
でのＰＬＬの誤判定（位相が急に１８０°変化するため
２倍の周波数の信号とみなしてしまう）により、再生さ
れたクロックにジッタが発生し易い。そのため、この再
生クロックを用いて入力信号をラッチすると誤動作すな
わちデータの復調を誤るおそれがある。また、ＰＬＬ回
路を用いた場合、発振器を内蔵することとなるため不所
望な電源ノイズが発生して回路が誤動作したり、消費電
流が多くなるとともに、ＰＬＬ回路を用いると回路が複
雑化し規模も大きくなってしまい半導体集積回路化に不
向きであることが明らかになった。
【０００５】特にＩＣカードは、端末装置に投入される
とリード・ライト装置にセットされるが、この際に比較
的ラフな位置決め装置によって固定されることが多い。
そのため、電磁結合を使用した非接触型ＩＣカードに搭
載されているトランシーバ用半導体集積回路において
は、入力信号（搬送波）によるＰＬＬ回路のロック後に
カードがずれてリード・ライト装置側のコイルとカード
側のコイルの中心がずれる等の電磁結合変動が生じ易
く、それによって高次すなわち目標とする周波数の２逓
倍など高い周波数でＰＬＬ回路が誤ロックするおそれも
ある。
とリード・ライト装置にセットされるが、この際に比較
的ラフな位置決め装置によって固定されることが多い。
そのため、電磁結合を使用した非接触型ＩＣカードに搭
載されているトランシーバ用半導体集積回路において
は、入力信号（搬送波）によるＰＬＬ回路のロック後に
カードがずれてリード・ライト装置側のコイルとカード
側のコイルの中心がずれる等の電磁結合変動が生じ易
く、それによって高次すなわち目標とする周波数の２逓
倍など高い周波数でＰＬＬ回路が誤ロックするおそれも
ある。
【０００６】本発明の目的は、ＰＬＬ回路を用いること
なくＰＳＫ変調波からデータおよびクロックを再生する
ことができる復調回路を提供することにある。
なくＰＳＫ変調波からデータおよびクロックを再生する
ことができる復調回路を提供することにある。
【０００７】本発明の他の目的は、回路規模が小さく消
費電流も少ない復調回路を提供することにある。
費電流も少ない復調回路を提供することにある。
【０００８】本発明の他の目的は、電磁結合を使用した
非接触型ＩＣカードに搭載されているトランシーバ用半
導体集積回路において、ジッタの少ないクロックを再生
することができる復調回路を提供することにある。
非接触型ＩＣカードに搭載されているトランシーバ用半
導体集積回路において、ジッタの少ないクロックを再生
することができる復調回路を提供することにある。
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１１】すなわち、受信信号を波形整形したパルス
信号のパルス幅の違いを検出してＰＳＫ変調された信号
の位相変化点を検出する回路と、検出された位相変化点
ごとにセット状態とリセット状態を繰り返すことで受信
信号に含まれるデータを再生するデータ再生回路と、該
データ再生回路の出力を切換え制御信号とし受信信号を
波形整形した正相と逆相の２つのパルス信号を交互に選
択とすることでクロック信号を再生するクロック再生回
路とを設けるようにしたものである。
信号のパルス幅の違いを検出してＰＳＫ変調された信号
の位相変化点を検出する回路と、検出された位相変化点
ごとにセット状態とリセット状態を繰り返すことで受信
信号に含まれるデータを再生するデータ再生回路と、該
データ再生回路の出力を切換え制御信号とし受信信号を
波形整形した正相と逆相の２つのパルス信号を交互に選
択とすることでクロック信号を再生するクロック再生回
路とを設けるようにしたものである。
【００１２】上記ＰＳＫ変調された信号の位相変化点を
検出する回路は、例えば受信信号を波形整形した正相と
逆相の２つのパルス信号のそれぞれのエッジを検出する
エッジ検出回路と、該エッジ検出回路の出力によってセ
ットとリセットを繰り返すフリップフロップと、一対の
容量を備え前記フリップフロップの非反転出力および反
転出力によって各容量を一定の速度でチャージアップし
上記エッジ検出回路の出力で各容量のディスチャージす
る充放電回路と、上記容量の充電電圧を比較する比較回
路とにより構成する。
検出する回路は、例えば受信信号を波形整形した正相と
逆相の２つのパルス信号のそれぞれのエッジを検出する
エッジ検出回路と、該エッジ検出回路の出力によってセ
ットとリセットを繰り返すフリップフロップと、一対の
容量を備え前記フリップフロップの非反転出力および反
転出力によって各容量を一定の速度でチャージアップし
上記エッジ検出回路の出力で各容量のディスチャージす
る充放電回路と、上記容量の充電電圧を比較する比較回
路とにより構成する。
【００１３】上記した手段によれば、ＰＬＬ回路を用い
ることなくＰＳＫ変調波からデータおよびクロックを再
生することができ、これによってＰＬＬ回路を使用する
場合に比べて回路規模が小さく消費電流も少ない復調回
路を得ることができる。また、電磁結合を使用した非接
触型ＩＣカードに搭載されているトランシーバ用半導体
集積回路に適用した場合には、ジッタの少ないクロック
を再生することができ、その結果正確なデータの復調が
行なえるようになる。
ることなくＰＳＫ変調波からデータおよびクロックを再
生することができ、これによってＰＬＬ回路を使用する
場合に比べて回路規模が小さく消費電流も少ない復調回
路を得ることができる。また、電磁結合を使用した非接
触型ＩＣカードに搭載されているトランシーバ用半導体
集積回路に適用した場合には、ジッタの少ないクロック
を再生することができ、その結果正確なデータの復調が
行なえるようになる。
【００１４】
【発明の実施の形態】以下、本発明の実施例について図
面を用いて説明する。
面を用いて説明する。
【００１５】図１は本発明に係るＰＬＬ回路を用いたク
ロック発生回路を備えた非接触型ＩＣカードに用いられ
るトランシーバ用ＩＣ１０の構成およびこれを搭載した
ＩＣカード全体の概略構成を示すブロック図である。
ロック発生回路を備えた非接触型ＩＣカードに用いられ
るトランシーバ用ＩＣ１０の構成およびこれを搭載した
ＩＣカード全体の概略構成を示すブロック図である。
【００１６】この実施例のトランシーバ用ＩＣを搭載し
たＩＣカードは、例えばプリント配線層により渦巻き状
に形成されたコイルＬと、該コイルＬの両端子に接続さ
れデータの送受信および電源電圧の生成を行なうトラン
シーバ用ＩＣ１０と、該トランシーバ用ＩＣ１０に接続
されデータの処理、記憶および送信データの形成を行な
うマイクロコンピュータチップ２０と、上記トランシー
バ用ＩＣ１０に接続された外付けのコンデンサＣＦ，Ｃ
ｔ１，Ｃｔ２等により構成されている。図には１つの渦
巻きパターンからなるコイルが示されているが、外部の
リード・ライト装置のヘッドの構成に応じて同様の渦巻
きパターンを２つ有するコイルとされる場合もある。
たＩＣカードは、例えばプリント配線層により渦巻き状
に形成されたコイルＬと、該コイルＬの両端子に接続さ
れデータの送受信および電源電圧の生成を行なうトラン
シーバ用ＩＣ１０と、該トランシーバ用ＩＣ１０に接続
されデータの処理、記憶および送信データの形成を行な
うマイクロコンピュータチップ２０と、上記トランシー
バ用ＩＣ１０に接続された外付けのコンデンサＣＦ，Ｃ
ｔ１，Ｃｔ２等により構成されている。図には１つの渦
巻きパターンからなるコイルが示されているが、外部の
リード・ライト装置のヘッドの構成に応じて同様の渦巻
きパターンを２つ有するコイルとされる場合もある。
【００１７】上記マイクロコンピュータチップ２０は記
憶装置として電気的に書込み・消去が可能なＥＥＰＲＯ
Ｍを内蔵しており、ＩＣカードがリード・ライト装置か
ら排出されて電源の供給を受けない状態においてもデー
タを保持できるように構成されている。
憶装置として電気的に書込み・消去が可能なＥＥＰＲＯ
Ｍを内蔵しており、ＩＣカードがリード・ライト装置か
ら排出されて電源の供給を受けない状態においてもデー
タを保持できるように構成されている。
【００１８】特に制限されないが、トランシーバ用ＩＣ
１０内の各ブロックを構成する回路素子は、公知の半導
体集積回路の製造技術によって、単結晶シリコンのよう
な１個の半導体基板上において形成される。
１０内の各ブロックを構成する回路素子は、公知の半導
体集積回路の製造技術によって、単結晶シリコンのよう
な１個の半導体基板上において形成される。
【００１９】１はトランシーバ用ＩＣ１０の外部端子Ｔ
１，Ｔ２に接続（外付け）された電磁結合手段としての
コイルＬより入力された交流信号を整流して直流電源電
圧を生成するダイオードブリッジからなる整流回路で、
この整流回路１の出力ノードは外部端子Ｔ３に接続さ
れ、この外部端子Ｔ３には１０ｎＦのような比較的大き
な容量値を有する電源フィルタ容量ＣＦが接続可能にさ
れている。２は整流回路１によって整流された電圧の変
動を吸収して６〜２０Ｖの所定の電位の電源電圧Ｖccを
生成する電圧リミッタ回路、３は生成された電源電圧Ｖ
ccを安定化させるシリーズレギュレータからなる電源安
定化回路で、この電源安定化回路３から出力された電源
電圧ＶDDは当該チップ内部の各回路に供給されるととも
に、外部端子Ｔ４に接続されたマイクロコンピュータチ
ップ２０へも供給される。
１，Ｔ２に接続（外付け）された電磁結合手段としての
コイルＬより入力された交流信号を整流して直流電源電
圧を生成するダイオードブリッジからなる整流回路で、
この整流回路１の出力ノードは外部端子Ｔ３に接続さ
れ、この外部端子Ｔ３には１０ｎＦのような比較的大き
な容量値を有する電源フィルタ容量ＣＦが接続可能にさ
れている。２は整流回路１によって整流された電圧の変
動を吸収して６〜２０Ｖの所定の電位の電源電圧Ｖccを
生成する電圧リミッタ回路、３は生成された電源電圧Ｖ
ccを安定化させるシリーズレギュレータからなる電源安
定化回路で、この電源安定化回路３から出力された電源
電圧ＶDDは当該チップ内部の各回路に供給されるととも
に、外部端子Ｔ４に接続されたマイクロコンピュータチ
ップ２０へも供給される。
【００２０】４は上記電源安定化回路３から出力される
電源電圧ＶDDを監視して電源投入時にパワーオンリセッ
ト信号を発生するパワーオンリセット発生回路、５は外
部のマイクロコンピュータチップ２０に対するリセット
パルスＰｒを発生するリセットパルス発生回路である。
このリセットパルス発生回路５は、上記パワーオンリセ
ット発生回路４の出力がハイレベルに立ち上がってから
後述の復調回路７からなるクロック発生回路より出力さ
れるクロック信号を所定数計数したときに、リセットパ
ルスＰｒを形成して外部端子Ｔ５よりマイクロコンピュ
ータチップ２０へ出力する。
電源電圧ＶDDを監視して電源投入時にパワーオンリセッ
ト信号を発生するパワーオンリセット発生回路、５は外
部のマイクロコンピュータチップ２０に対するリセット
パルスＰｒを発生するリセットパルス発生回路である。
このリセットパルス発生回路５は、上記パワーオンリセ
ット発生回路４の出力がハイレベルに立ち上がってから
後述の復調回路７からなるクロック発生回路より出力さ
れるクロック信号を所定数計数したときに、リセットパ
ルスＰｒを形成して外部端子Ｔ５よりマイクロコンピュ
ータチップ２０へ出力する。
【００２１】６は上記コイル接続端子Ｔ１，Ｔ２に接続
され入力信号を波形整形して出力するデータ受信回路
で、例えば入力交流信号の振幅を制限するクランプ回路
もしくはリミッタ回路とデータ変化点でのノイズを除去
するローパスフィルタとにより構成され、正相と逆相の
信号Ｄ，／Ｄを出力する。７は上記データ受信回路６で
波形整形された信号Ｄ，／Ｄに基づいて入力交流信号に
含まれている４．９１ＭＨｚの周波数のクロック信号Ｃ
ＬＫおよび波形整形された信号Ｄ，／Ｄの位相から
「０」，「１」のデータを再生する復調回路で、再生さ
れたクロック信号ＣＬＫはリセットパルス発生回路５等
の内部回路および外部端子Ｔ７を介してマイクロコンピ
ュータチップ２０に供給され、復調されたデータは外部
端子Ｔ６よりマイクロコンピュータチップ２０へ出力さ
れる。この実施例のトランシーバ用ＩＣは、特に制限さ
れないが、ＰＳＫ（Phase Shift Keying）変調された信
号からデータとクロックを復調するように構成されてい
る。
され入力信号を波形整形して出力するデータ受信回路
で、例えば入力交流信号の振幅を制限するクランプ回路
もしくはリミッタ回路とデータ変化点でのノイズを除去
するローパスフィルタとにより構成され、正相と逆相の
信号Ｄ，／Ｄを出力する。７は上記データ受信回路６で
波形整形された信号Ｄ，／Ｄに基づいて入力交流信号に
含まれている４．９１ＭＨｚの周波数のクロック信号Ｃ
ＬＫおよび波形整形された信号Ｄ，／Ｄの位相から
「０」，「１」のデータを再生する復調回路で、再生さ
れたクロック信号ＣＬＫはリセットパルス発生回路５等
の内部回路および外部端子Ｔ７を介してマイクロコンピ
ュータチップ２０に供給され、復調されたデータは外部
端子Ｔ６よりマイクロコンピュータチップ２０へ出力さ
れる。この実施例のトランシーバ用ＩＣは、特に制限さ
れないが、ＰＳＫ（Phase Shift Keying）変調された信
号からデータとクロックを復調するように構成されてい
る。
【００２２】９は外部端子Ｔ８を介してマイクロコンピ
ュータチップ２０より入力されるシリアル送信データに
基づいて、外部端子Ｔ９，Ｔ１０にドレイン端子が接続
されているドライブＭＯＳＦＥＴ Ｑｄ１，Ｑｄ２をオ
ン、オフ駆動して、コンデンサＣｔ１，Ｃｔ２とコイル
Ｌとからなる共振回路を共振状態および非共振状態に切
り換えることでデータを送信するバッファ回路等からな
るデータ送信回路である。
ュータチップ２０より入力されるシリアル送信データに
基づいて、外部端子Ｔ９，Ｔ１０にドレイン端子が接続
されているドライブＭＯＳＦＥＴ Ｑｄ１，Ｑｄ２をオ
ン、オフ駆動して、コンデンサＣｔ１，Ｃｔ２とコイル
Ｌとからなる共振回路を共振状態および非共振状態に切
り換えることでデータを送信するバッファ回路等からな
るデータ送信回路である。
【００２３】図２には、上記復調回路７の実施例が示さ
れている。
れている。
【００２４】この実施例の復調回路７は、上記データ受
信回路６で波形整形された信号Ｄ，／Ｄの立ち上がりエ
ッジを検出してワンショットパルスを形成するエッジ検
出回路７１，７２と、該エッジ検出回路７１，７２の出
力パルスによってセット／リセット動作するＲＳフリッ
プフロップ７３と、該フリップフロップ７３の出力Ｙ，
／Ｙに基づいてパルス信号の幅の変化を検出するパルス
幅ＤＣレベル化回路７４と、該パルス幅ＤＣレベル化回
路７４の出力と上記フリップフロップ７３の出力Ｙとに
基づいて入力交流信号に含まれているデータを再生する
データ再生回路７５と、上記フリップフロップ７３の出
力Ｙと上記データ再生回路７５のから出力されるデータ
信号に基づいて入力交流信号に含まれている４．９１Ｍ
Ｈｚの周波数のクロック信号ＣＬＫを再生するクロック
再生回路７６とから構成されている。
信回路６で波形整形された信号Ｄ，／Ｄの立ち上がりエ
ッジを検出してワンショットパルスを形成するエッジ検
出回路７１，７２と、該エッジ検出回路７１，７２の出
力パルスによってセット／リセット動作するＲＳフリッ
プフロップ７３と、該フリップフロップ７３の出力Ｙ，
／Ｙに基づいてパルス信号の幅の変化を検出するパルス
幅ＤＣレベル化回路７４と、該パルス幅ＤＣレベル化回
路７４の出力と上記フリップフロップ７３の出力Ｙとに
基づいて入力交流信号に含まれているデータを再生する
データ再生回路７５と、上記フリップフロップ７３の出
力Ｙと上記データ再生回路７５のから出力されるデータ
信号に基づいて入力交流信号に含まれている４．９１Ｍ
Ｈｚの周波数のクロック信号ＣＬＫを再生するクロック
再生回路７６とから構成されている。
【００２５】上記エッジ検出回路７１，７２は上記デー
タ受信回路６で波形整形された信号Ｄ，／Ｄを各々遅延
する遅延手段ＤＬＹ１，ＤＬＹ２および遅延された信号
と遅延される前の信号Ｄ，／Ｄを入力とするＡＮＤゲー
トＧ１，Ｇ２から構成されている。上記パルス幅ＤＣレ
ベル化回路７４は、フリップフロップ７３の出力Ｙ，／
Ｙがゲートに印加されたチャージアップ用ＭＯＳＦＥＴ
Ｑ１，Ｑ２と、Ｑ１，Ｑ２のソース側に接続された定
電流源Ｉ１，Ｉ２と、Ｑ１，Ｑ２のドレイン側に接続さ
れたディスチャージ用ＭＯＳＦＥＴ Ｑ３，Ｑ４と、Ｑ
１，Ｑ３の接続ノードｎ１およびＱ２，Ｑ４の接続ノー
ドｎ２に接続された容量Ｃ１，Ｃ２と、上記接続ノード
ｎ１，ｎ２に反転入力端子および非反転入力端子が接続
されたコンパレータＣＭＰとにより構成されている。
タ受信回路６で波形整形された信号Ｄ，／Ｄを各々遅延
する遅延手段ＤＬＹ１，ＤＬＹ２および遅延された信号
と遅延される前の信号Ｄ，／Ｄを入力とするＡＮＤゲー
トＧ１，Ｇ２から構成されている。上記パルス幅ＤＣレ
ベル化回路７４は、フリップフロップ７３の出力Ｙ，／
Ｙがゲートに印加されたチャージアップ用ＭＯＳＦＥＴ
Ｑ１，Ｑ２と、Ｑ１，Ｑ２のソース側に接続された定
電流源Ｉ１，Ｉ２と、Ｑ１，Ｑ２のドレイン側に接続さ
れたディスチャージ用ＭＯＳＦＥＴ Ｑ３，Ｑ４と、Ｑ
１，Ｑ３の接続ノードｎ１およびＱ２，Ｑ４の接続ノー
ドｎ２に接続された容量Ｃ１，Ｃ２と、上記接続ノード
ｎ１，ｎ２に反転入力端子および非反転入力端子が接続
されたコンパレータＣＭＰとにより構成されている。
【００２６】上記データ再生回路７５は、上記パルス幅
ＤＣレベル化回路７４の出力および上記フリップフロッ
プ７３の出力ＹをインバータＩＮＶ１で反転した信号を
入力とするＡＮＤゲートＧ３と、上記パルス幅ＤＣレベ
ル化回路７４の出力をインバータＩＮＶ２で反転した信
号および上記フリップフロップ７３の出力Ｙを入力とす
るＡＮＤゲートＧ４と、前記ＡＮＤゲートＧ３，Ｇ４の
出力によってセット／リセット動作されるＲＳフリップ
フロップＦＦとにより構成されている。さらに、上記ク
ロック再生回路７６は、上記フリップフロップ７３の出
力Ｙを遅延する遅延回路ＤＬＹ３と、遅延された信号
（５）’およびそれをインバータＩＮＶ１で反転した信
号（９）’を入力とし、上記データ再生回路７５の出力
すなわち再生データを切換え制御信号とするセレクタ回
路により構成されている。
ＤＣレベル化回路７４の出力および上記フリップフロッ
プ７３の出力ＹをインバータＩＮＶ１で反転した信号を
入力とするＡＮＤゲートＧ３と、上記パルス幅ＤＣレベ
ル化回路７４の出力をインバータＩＮＶ２で反転した信
号および上記フリップフロップ７３の出力Ｙを入力とす
るＡＮＤゲートＧ４と、前記ＡＮＤゲートＧ３，Ｇ４の
出力によってセット／リセット動作されるＲＳフリップ
フロップＦＦとにより構成されている。さらに、上記ク
ロック再生回路７６は、上記フリップフロップ７３の出
力Ｙを遅延する遅延回路ＤＬＹ３と、遅延された信号
（５）’およびそれをインバータＩＮＶ１で反転した信
号（９）’を入力とし、上記データ再生回路７５の出力
すなわち再生データを切換え制御信号とするセレクタ回
路により構成されている。
【００２７】次に、上記復調回路７の動作を図３のタイ
ミングチャートを参照しながら説明する。
ミングチャートを参照しながら説明する。
【００２８】カードがリード・ライト装置にセットされ
コイルＬに変調信号が入力されると、データ受信回路６
から図３の（１），（２）のような互いに逆相の波形整
形された信号が復調回路７に供給される。図３の信号
（１），（２）においてパルス幅が広くなっている部分
が位相変化点すなわちデータが「０」から「１」または
「１」から「０」に変化するポイントである。上記波形
整形された信号（１），（２）がエッジ検出回路７１，
７２に入力されると、各信号パルス信号の立ち上がりエ
ッジに同期して図３の（３），（４）に示すようなワン
ショットパルスが形成される。これらのワンショットパ
ルス（３），（４）によってフリップフロップ７３がセ
ットとリセットを交互に繰り返し、図３の（５）に示す
ようなパルス信号Ｙおよびその反転信号／Ｙを出力す
る。
コイルＬに変調信号が入力されると、データ受信回路６
から図３の（１），（２）のような互いに逆相の波形整
形された信号が復調回路７に供給される。図３の信号
（１），（２）においてパルス幅が広くなっている部分
が位相変化点すなわちデータが「０」から「１」または
「１」から「０」に変化するポイントである。上記波形
整形された信号（１），（２）がエッジ検出回路７１，
７２に入力されると、各信号パルス信号の立ち上がりエ
ッジに同期して図３の（３），（４）に示すようなワン
ショットパルスが形成される。これらのワンショットパ
ルス（３），（４）によってフリップフロップ７３がセ
ットとリセットを交互に繰り返し、図３の（５）に示す
ようなパルス信号Ｙおよびその反転信号／Ｙを出力す
る。
【００２９】また、上記ワンショットパルス（３），
（４）はパルス幅ＤＣレベル化回路７４に供給され、パ
ルス（３）によってディスチャージ用ＭＯＳＦＥＴ Ｑ
３がオンされて容量Ｃ１の電荷を引き抜き、パルス
（４）によってディスチャージ用ＭＯＳＦＥＴ Ｑ４が
オンされて容量Ｃ２の電荷を引き抜く。一方、チャージ
アップ用ＭＯＳＦＥＴ Ｑ１，Ｑ２は上記フリップフロ
ップ７３の出力Ｙ，／Ｙによってオン，オフ制御され、
オンされると対応する容量Ｃ１またはＣ２に定電流源Ｉ
１，Ｉ２の電流を流し込んでチャージアップさせる。
（４）はパルス幅ＤＣレベル化回路７４に供給され、パ
ルス（３）によってディスチャージ用ＭＯＳＦＥＴ Ｑ
３がオンされて容量Ｃ１の電荷を引き抜き、パルス
（４）によってディスチャージ用ＭＯＳＦＥＴ Ｑ４が
オンされて容量Ｃ２の電荷を引き抜く。一方、チャージ
アップ用ＭＯＳＦＥＴ Ｑ１，Ｑ２は上記フリップフロ
ップ７３の出力Ｙ，／Ｙによってオン，オフ制御され、
オンされると対応する容量Ｃ１またはＣ２に定電流源Ｉ
１，Ｉ２の電流を流し込んでチャージアップさせる。
【００３０】上記のような動作によって、容量Ｃ１の充
電電圧すなわちノードｎ１の電位は、図３の（６）のよ
うに、パルス（３）による容量Ｃ１のディスチャージ動
作で接地電位まで急激に下がり、パルス（５）がハイレ
ベル間は充電動作で次第に上昇する変化を繰り返す。つ
まり、上記容量Ｃ１の充電電圧は入力パルス（１）のパ
ルス幅の大きさに応じた電位まで上昇する。入力パルス
（１）がロウレベルになるとＭＯＳＦＥＴ Ｑ１，Ｑ３
が共にオフ状態とされるため、電位はそれ以上上昇しな
くなる。同様に、容量Ｃ２の充電電圧すなわちノードｎ
２の電位は、図３の（７）のように、パルス（４）によ
る容量Ｃ２のディスチャージ動作で接地電位まで急激に
下がり、パルス（５）がロウレベル間は充電動作で次第
に上昇する変化を繰り返し、上記容量Ｃ２の充電電圧は
入力パルス（２）のパルス幅の大きさに応じた電位まで
上昇する。
電電圧すなわちノードｎ１の電位は、図３の（６）のよ
うに、パルス（３）による容量Ｃ１のディスチャージ動
作で接地電位まで急激に下がり、パルス（５）がハイレ
ベル間は充電動作で次第に上昇する変化を繰り返す。つ
まり、上記容量Ｃ１の充電電圧は入力パルス（１）のパ
ルス幅の大きさに応じた電位まで上昇する。入力パルス
（１）がロウレベルになるとＭＯＳＦＥＴ Ｑ１，Ｑ３
が共にオフ状態とされるため、電位はそれ以上上昇しな
くなる。同様に、容量Ｃ２の充電電圧すなわちノードｎ
２の電位は、図３の（７）のように、パルス（４）によ
る容量Ｃ２のディスチャージ動作で接地電位まで急激に
下がり、パルス（５）がロウレベル間は充電動作で次第
に上昇する変化を繰り返し、上記容量Ｃ２の充電電圧は
入力パルス（２）のパルス幅の大きさに応じた電位まで
上昇する。
【００３１】そして、上記容量Ｃ１，Ｃ２の電圧がコン
パレータＣＭＰに入力されて比較されるため、Ｃ２の電
圧の方がＣ１の電圧よりも高い間だけハイレベルとなる
図３の（８）のような信号がコンパレータＣＭＰから出
力される。この信号（８）が、上記フリップフロップ７
３の出力ＹをインバータＩＮＶ１で反転した図３の
（９）のような信号とともにＡＮＤゲートＧ３に入力さ
れるため、両方の信号ハイレベルの期間だけハイレベル
となる図３の（１０）のようなパルスが形成される。こ
のパルス信号の位置は前述したデータ「０」から「１」
（または「１」から「０」）への変化点に対応してい
る。また、上記コンパレータＣＭＰの出力信号（８）を
インバータＩＮＶ２で反転した図３の（１１）のような
信号が、上記フリップフロップ７３の出力ＹとともにＡ
ＮＤゲートＧ４に入力されるため、両方の信号ハイレベ
ルの期間だけハイレベルとなる図３の（１２）のような
パルスが形成される。このパルス信号の位置は前述した
データ「１」から「０」（または「０」から「１」）へ
の変化点に対応している。
パレータＣＭＰに入力されて比較されるため、Ｃ２の電
圧の方がＣ１の電圧よりも高い間だけハイレベルとなる
図３の（８）のような信号がコンパレータＣＭＰから出
力される。この信号（８）が、上記フリップフロップ７
３の出力ＹをインバータＩＮＶ１で反転した図３の
（９）のような信号とともにＡＮＤゲートＧ３に入力さ
れるため、両方の信号ハイレベルの期間だけハイレベル
となる図３の（１０）のようなパルスが形成される。こ
のパルス信号の位置は前述したデータ「０」から「１」
（または「１」から「０」）への変化点に対応してい
る。また、上記コンパレータＣＭＰの出力信号（８）を
インバータＩＮＶ２で反転した図３の（１１）のような
信号が、上記フリップフロップ７３の出力ＹとともにＡ
ＮＤゲートＧ４に入力されるため、両方の信号ハイレベ
ルの期間だけハイレベルとなる図３の（１２）のような
パルスが形成される。このパルス信号の位置は前述した
データ「１」から「０」（または「０」から「１」）へ
の変化点に対応している。
【００３２】上記のようにして形成されたパルス（１
０），（１２）が後段のフリップフロップＦＦのセット
端子およびリセット端子に入力されているため、フリッ
プフロップＦＦの出力は、図３の（１３）に示すよう
に、パルス（１０）の立ち上がりに同期してロウレベル
からハイレベルへ変化し、パルス（１２）の立ち上がり
に同期してハイレベルからロウレベルへ変化する。そし
て、このフリップフロップＦＦの出力（１３）の変化点
は、前記位相変化点と一致することとなるため、出力
（１３）は受信信号に含まれているデータを再生したも
のとなる。
０），（１２）が後段のフリップフロップＦＦのセット
端子およびリセット端子に入力されているため、フリッ
プフロップＦＦの出力は、図３の（１３）に示すよう
に、パルス（１０）の立ち上がりに同期してロウレベル
からハイレベルへ変化し、パルス（１２）の立ち上がり
に同期してハイレベルからロウレベルへ変化する。そし
て、このフリップフロップＦＦの出力（１３）の変化点
は、前記位相変化点と一致することとなるため、出力
（１３）は受信信号に含まれているデータを再生したも
のとなる。
【００３３】さらに、再生データ出力（１３）はセレク
タからなるクロック再生回路７６に切替え制御信号とし
て供給されるとともに、セレクタには前記フリップフロ
ップ７３の出力Ｙ（図３の信号（５））を遅延回路ＤＬ
Ｙ３で遅延した信号（５）’とその反転信号（９）’が
被選択信号として入力され、出力（１３）がハイレベル
の期間は信号（５）’を選択し、再生データ出力（１
３）がロウレベルの期間は信号（９）’を選択するよう
に動作する。
タからなるクロック再生回路７６に切替え制御信号とし
て供給されるとともに、セレクタには前記フリップフロ
ップ７３の出力Ｙ（図３の信号（５））を遅延回路ＤＬ
Ｙ３で遅延した信号（５）’とその反転信号（９）’が
被選択信号として入力され、出力（１３）がハイレベル
の期間は信号（５）’を選択し、再生データ出力（１
３）がロウレベルの期間は信号（９）’を選択するよう
に動作する。
【００３４】そのため、セレクタからは図３の（１４）
のように、周期が一定のパルスが出力される。このパル
スは受信信号に含まれている搬送波と同一の周波数であ
り、データとクロックが合成された受信信号からクロッ
クが再生されたこととなる。このパルスがシステムのク
ロックＣＬＫとして、チップ内のリセットパルス発生回
路５やチップ外部のマイクロコンピュータ２０等に供給
される。なお、クロック再生回路７６に遅延回路ＤＬＹ
を設けているのは、パルス幅ＤＣレベル化回路７４にお
ける信号処理時間を考慮したもので、再生データ出力
（１３）の変化点が前記位相変化点よりも遅れることに
より信号（５）’と（９）’との切り換えタイミングが
ずれてその部分だけクロックのパルス幅すなわちデュー
ティが変化するのを回避するためである。
のように、周期が一定のパルスが出力される。このパル
スは受信信号に含まれている搬送波と同一の周波数であ
り、データとクロックが合成された受信信号からクロッ
クが再生されたこととなる。このパルスがシステムのク
ロックＣＬＫとして、チップ内のリセットパルス発生回
路５やチップ外部のマイクロコンピュータ２０等に供給
される。なお、クロック再生回路７６に遅延回路ＤＬＹ
を設けているのは、パルス幅ＤＣレベル化回路７４にお
ける信号処理時間を考慮したもので、再生データ出力
（１３）の変化点が前記位相変化点よりも遅れることに
より信号（５）’と（９）’との切り換えタイミングが
ずれてその部分だけクロックのパルス幅すなわちデュー
ティが変化するのを回避するためである。
【００３５】図４には、図２におけるフリップフロップ
７３とパルス幅ＤＣレベル化回路７４の具体的な回路例
が示されている。図４において、図２の回路と同一の回
路部分には同一の符号が付されている。図４に示されて
いるように、フリップフロップ７３は、エッジ検出回路
７１，７２の出力（３），（４）をそれぞれ入力とする
インバータＩＮＶ３，ＩＮＶ４と、これらのインバータ
ＩＮＶ３，ＩＮＶ４の出力をそれぞれ一方の入力とする
ＮＡＮＤゲートＧ５，Ｇ６とからなり、ゲートＧ５，Ｇ
６はそれぞれお互いの出力を他方の入力とするように交
差結合されてラッチ回路を構成している。
７３とパルス幅ＤＣレベル化回路７４の具体的な回路例
が示されている。図４において、図２の回路と同一の回
路部分には同一の符号が付されている。図４に示されて
いるように、フリップフロップ７３は、エッジ検出回路
７１，７２の出力（３），（４）をそれぞれ入力とする
インバータＩＮＶ３，ＩＮＶ４と、これらのインバータ
ＩＮＶ３，ＩＮＶ４の出力をそれぞれ一方の入力とする
ＮＡＮＤゲートＧ５，Ｇ６とからなり、ゲートＧ５，Ｇ
６はそれぞれお互いの出力を他方の入力とするように交
差結合されてラッチ回路を構成している。
【００３６】パルス幅ＤＣレベル化回路７４を構成する
定電流源Ｉ１，Ｉ２は、図示しないバンドギャップリフ
ァランス回路のような電源電圧に係わらず一定の電圧を
発生する基準電圧発生回路から供給される基準電圧Ｖｒ
ｅｆをベースに受けるバイポーラ・トランジスタＴｒ１
と、そのエミッタに接続された抵抗Ｒ１と、Ｔｒ１のコ
レクタ側に接続されたゲート・ドレイン結合のＭＯＳＦ
ＥＴ Ｑ１１と、Ｑ１１とゲートが共通に接続されてカ
レントミラー回路を構成するＭＯＳＦＥＴ Ｑ１２，Ｑ
１３とにより構成されており、ＭＯＳＦＥＴ Ｑ１２と
Ｑ１３はゲート幅とゲート長の比Ｗ／Ｌが例えばＱ１１
のＷ／Ｌの２倍となるように形成されることにより、ト
ランジスタＴｒ１のコレクタ電流の２倍の大きさの電流
がＭＯＳＦＥＴ Ｑ１２，Ｑ１３に流されるように構成
されている。ＭＯＳＦＥＴ Ｑ１２とＱ１３は同一のＷ
／Ｌ比とされるとともに容量Ｃ１，Ｃ２が同一容量値と
されることにより、同一の大きさのドレイン電流を流
し、ドレイン側接続されたチャージアップ用ＭＯＳＦＥ
Ｔ Ｑ１，Ｑ２がオンされたときに容量Ｃ１，Ｃ２を同
一の速度でチャージアップできるようにされている。こ
れによって、ＭＯＳＦＥＴ Ｑ１，Ｑ２がそれぞれオフ
されたときの容量Ｃ１，Ｃ２の保持電圧が同一となり、
コンパレータＣＭＰによる位相変化点の検出を正確に行
なうことができる。容量Ｃ１，Ｃ２は例えば８ｐＦのよ
うな大きさとされる。
定電流源Ｉ１，Ｉ２は、図示しないバンドギャップリフ
ァランス回路のような電源電圧に係わらず一定の電圧を
発生する基準電圧発生回路から供給される基準電圧Ｖｒ
ｅｆをベースに受けるバイポーラ・トランジスタＴｒ１
と、そのエミッタに接続された抵抗Ｒ１と、Ｔｒ１のコ
レクタ側に接続されたゲート・ドレイン結合のＭＯＳＦ
ＥＴ Ｑ１１と、Ｑ１１とゲートが共通に接続されてカ
レントミラー回路を構成するＭＯＳＦＥＴ Ｑ１２，Ｑ
１３とにより構成されており、ＭＯＳＦＥＴ Ｑ１２と
Ｑ１３はゲート幅とゲート長の比Ｗ／Ｌが例えばＱ１１
のＷ／Ｌの２倍となるように形成されることにより、ト
ランジスタＴｒ１のコレクタ電流の２倍の大きさの電流
がＭＯＳＦＥＴ Ｑ１２，Ｑ１３に流されるように構成
されている。ＭＯＳＦＥＴ Ｑ１２とＱ１３は同一のＷ
／Ｌ比とされるとともに容量Ｃ１，Ｃ２が同一容量値と
されることにより、同一の大きさのドレイン電流を流
し、ドレイン側接続されたチャージアップ用ＭＯＳＦＥ
Ｔ Ｑ１，Ｑ２がオンされたときに容量Ｃ１，Ｃ２を同
一の速度でチャージアップできるようにされている。こ
れによって、ＭＯＳＦＥＴ Ｑ１，Ｑ２がそれぞれオフ
されたときの容量Ｃ１，Ｃ２の保持電圧が同一となり、
コンパレータＣＭＰによる位相変化点の検出を正確に行
なうことができる。容量Ｃ１，Ｃ２は例えば８ｐＦのよ
うな大きさとされる。
【００３７】コンパレータＣＭＰは、上記容量Ｃ１，Ｃ
２の電圧がゲートに印加されソースが共通接続された差
動ＭＯＳＦＥＴ Ｑ２１，Ｑ２２と、これらのＭＯＳＦ
ＥＴＱ２１，Ｑ２２のドレイン側接続されたアクティブ
負荷ＭＯＳＦＥＴ Ｑ２３，Ｑ４と、Ｑ２１，Ｑ２２の
共通ソースと電源電圧ＶDDとの間に接続され上記ＭＯＳ
ＦＥＴ Ｑ１１とカレントミラー回路を構成するように
接続された定電流用ＭＯＳＦＥＴ Ｑ２５と、上記ＭＯ
ＳＦＥＴＱ２２のドレインに接続された出力用インバー
タＩＮＶ５とにより構成されている。上記ＭＯＳＦＥＴ
Ｑ２５は、のチャネル幅が上記ＭＯＳＦＥＴ Ｑ１１
のチャネル幅の約８倍の大きさとされることによりＱ１
１の約８倍の電流が流されるように構成されている。
２の電圧がゲートに印加されソースが共通接続された差
動ＭＯＳＦＥＴ Ｑ２１，Ｑ２２と、これらのＭＯＳＦ
ＥＴＱ２１，Ｑ２２のドレイン側接続されたアクティブ
負荷ＭＯＳＦＥＴ Ｑ２３，Ｑ４と、Ｑ２１，Ｑ２２の
共通ソースと電源電圧ＶDDとの間に接続され上記ＭＯＳ
ＦＥＴ Ｑ１１とカレントミラー回路を構成するように
接続された定電流用ＭＯＳＦＥＴ Ｑ２５と、上記ＭＯ
ＳＦＥＴＱ２２のドレインに接続された出力用インバー
タＩＮＶ５とにより構成されている。上記ＭＯＳＦＥＴ
Ｑ２５は、のチャネル幅が上記ＭＯＳＦＥＴ Ｑ１１
のチャネル幅の約８倍の大きさとされることによりＱ１
１の約８倍の電流が流されるように構成されている。
【００３８】以上説明したように上記実施例は、受信信
号を波形整形したパルス信号のパルス幅の違いを検出し
てＰＳＫ変調された信号の位相変化点を検出する回路
（７４）と、検出された位相変化点ごとにセット状態と
リセット状態を繰り返すことで受信信号に含まれるデー
タを再生するデータ再生回路（７５）と、該データ再生
回路の出力を切換え制御信号とし受信信号を波形整形し
た正相と逆相の２つのパルス信号を交互に選択とするこ
とでクロック信号を再生するクロック再生回路（７６）
とを設けるようにしたので、ＰＬＬ回路を用いることな
くＰＳＫ変調波からデータおよびクロックを再生するこ
とができ、これによってＰＬＬ回路を使用する場合に比
べて回路規模が小さく消費電流も少ない復調回路を得る
ことができるとともに、電磁結合を使用した非接触型Ｉ
Ｃカードに搭載されているトランシーバ用半導体集積回
路に適用した場合には、ジッタの少ないクロックを再生
することができその結果正確なデータの復調が行なえる
ようになるという効果がある。
号を波形整形したパルス信号のパルス幅の違いを検出し
てＰＳＫ変調された信号の位相変化点を検出する回路
（７４）と、検出された位相変化点ごとにセット状態と
リセット状態を繰り返すことで受信信号に含まれるデー
タを再生するデータ再生回路（７５）と、該データ再生
回路の出力を切換え制御信号とし受信信号を波形整形し
た正相と逆相の２つのパルス信号を交互に選択とするこ
とでクロック信号を再生するクロック再生回路（７６）
とを設けるようにしたので、ＰＬＬ回路を用いることな
くＰＳＫ変調波からデータおよびクロックを再生するこ
とができ、これによってＰＬＬ回路を使用する場合に比
べて回路規模が小さく消費電流も少ない復調回路を得る
ことができるとともに、電磁結合を使用した非接触型Ｉ
Ｃカードに搭載されているトランシーバ用半導体集積回
路に適用した場合には、ジッタの少ないクロックを再生
することができその結果正確なデータの復調が行なえる
ようになるという効果がある。
【００３９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでなく、例えば実施例におけるコンパレータＣ
ＭＰを正相側パルス用と逆相側パルス用の２つを用意
し、個別に比較レベルを設定して比較検出するように構
成することにより、パルス信号のデューティが５０％以
外のシステムにも応用することができる。また、上記コ
ンパレータの出力から得られるパルス幅比較信号を用い
てデューティずれを検出しそのずれを補正する回路等を
設けるようにしても良い。
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでなく、例えば実施例におけるコンパレータＣ
ＭＰを正相側パルス用と逆相側パルス用の２つを用意
し、個別に比較レベルを設定して比較検出するように構
成することにより、パルス信号のデューティが５０％以
外のシステムにも応用することができる。また、上記コ
ンパレータの出力から得られるパルス幅比較信号を用い
てデューティずれを検出しそのずれを補正する回路等を
設けるようにしても良い。
【００４０】以上の説明では主として本発明者によって
なされた発明を、その背景となった利用分野である電磁
結合の非接触型ＩＣカードに用いられるトランシーバＩ
Ｃにおけるデータおよびクロックを再生する復調回路に
適用した場合について説明したが、本発明はそれに限定
されるものでなく、ＰＳＫ変調された信号を復調する回
路一般に利用することができる。
なされた発明を、その背景となった利用分野である電磁
結合の非接触型ＩＣカードに用いられるトランシーバＩ
Ｃにおけるデータおよびクロックを再生する復調回路に
適用した場合について説明したが、本発明はそれに限定
されるものでなく、ＰＳＫ変調された信号を復調する回
路一般に利用することができる。
【００４１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００４２】すなわち、ＰＬＬ回路を用いることなくＰ
ＳＫ変調波からデータおよびクロックを再生することが
でき、これによってＰＬＬ回路を使用する場合に比べて
回路規模が小さく消費電流も少ない復調回路を得ること
ができる。
ＳＫ変調波からデータおよびクロックを再生することが
でき、これによってＰＬＬ回路を使用する場合に比べて
回路規模が小さく消費電流も少ない復調回路を得ること
ができる。
【図１】本発明に係る復調回路を備えた非接触型ＩＣカ
ードに用いられるトランシーバ用ＩＣの構成を示すブロ
ック図である。
ードに用いられるトランシーバ用ＩＣの構成を示すブロ
ック図である。
【図２】復調回路の一実施例を示す回路構成図である。
【図３】実施例の復調回路における信号のタイミングを
示すタイムチャートである。
示すタイムチャートである。
【図４】図２の復調回路の具体的な回路例を示す回路図
である。
である。
Ｌ コイル １ 整流回路 ２ 電圧リミッタ ３ 電源安定化回路 ４ パワーオンリセット発生回路 ５ リセットパルス発生回路 ６ データ受信回路 ７ 復調回路 ９ データ送信回路 ７１，７２ エッジ検出回路 ７４ パルス幅ＤＣレベル化回路 ７５ データ再生回路 ７６ クロック再生回路 ２０ マイクロコンピュータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 門川 滋 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 安藤 公明 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (6)
- 【請求項１】 受信信号を波形整形したパルス信号のパ
ルス幅の違いを検出してＰＳＫ変調された信号の位相変
化点を検出する回路と、検出された位相変化点ごとにセ
ット状態とリセット状態を繰り返すことで受信信号に含
まれるデータを再生するデータ再生回路と、該データ再
生回路の出力を切換え制御信号とし受信信号を波形整形
した正相と逆相の２つのパルス信号を交互に選択とする
ことでクロック信号を再生するクロック再生回路とを備
えたことを特徴とする復調回路。 - 【請求項２】 上記ＰＳＫ変調された信号の位相変化点
を検出する回路は、受信信号を波形整形した正相と逆相
の２つのパルス信号のそれぞれのエッジを検出するエッ
ジ検出回路と、該エッジ検出回路の出力によってセット
とリセットを繰り返すフリップフロップと、一対の容量
を備え前記フリップフロップの非反転出力および反転出
力によって上記各容量を一定の速度でチャージアップし
上記エッジ検出回路の出力で上記各容量の電荷をディス
チャージする充放電回路と、上記容量の充電電圧を比較
する比較回路とにより構成されていることを特徴とする
請求項１に記載の復調回路。 - 【請求項３】 上記充放電回路は、一対の定電流源と、
これらの定電流源と上記各容量との間に接続され上記フ
リップフロップの出力によってオン、オフされて上記各
容量をチャージアップする一対の第１スイッチ手段と、
上記エッジ検出回路の出力でオン、オフされて上記各容
量の電荷をディスチャージする一対の第２スイッチ手段
とにより構成されてなることを特徴とする請求項１また
は２に記載の復調回路。 - 【請求項４】 上記定電流源は、基準電圧発生回路から
供給される定電圧をベースに受けるバイポーラ・トラン
ジスタと、そのエミッタと接地点との間に接続された抵
抗と、前記トランジスタのコレクタと電源電圧との間に
接続されたゲート・ドレイン結合のＭＯＳＦＥＴと、該
ＭＯＳＦＥＴと各々ゲートが共通に接続されてカレント
ミラー回路を構成する一対のＭＯＳＦＥＴとにより構成
されてなることを特徴とする請求項３に記載の復調回
路。 - 【請求項５】 電磁結合手段が接続される外部端子と、
該外部端子に接続された電磁結合手段を介して入力され
た交流信号よりデータおよびクロック信号を再生する請
求項１〜４に記載の復調回路と、上記電磁結合手段を介
して入力された交流信号を整流して電源電圧を生成する
電源電圧発生回路とを備えてなることを特徴とするＩＣ
カードのトランシーバ用半導体集積回路。 - 【請求項６】 １枚のカード状基板の上に、請求項５に
記載のトランシーバ用半導体集積回路と、該半導体集積
回路に接続された電磁結合手段と、マイクロコンピュー
タチップとが搭載され、上記トランシーバ用半導体集積
回路の復調回路で再生されたデータおよびクロックが上
記マイクロコンピュータチップに伝送されるとともに、
上記電源電圧発生回路から上記マイクロコンピュータチ
ップに対して電源電圧が供給されるように構成されてな
ることを特徴とする非接触型ＩＣカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9009397A JPH10210096A (ja) | 1997-01-22 | 1997-01-22 | 復調回路および半導体集積回路並びにｉｃカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9009397A JPH10210096A (ja) | 1997-01-22 | 1997-01-22 | 復調回路および半導体集積回路並びにｉｃカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10210096A true JPH10210096A (ja) | 1998-08-07 |
Family
ID=11719300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9009397A Withdrawn JPH10210096A (ja) | 1997-01-22 | 1997-01-22 | 復調回路および半導体集積回路並びにｉｃカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10210096A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100426303B1 (ko) * | 2001-08-28 | 2004-04-08 | 한국전자통신연구원 | 스마트 카드 |
| KR100663376B1 (ko) | 2004-07-23 | 2007-01-02 | 주식회사 모팩소프트 | 무선 통신 장치 및 그 방법 |
| JP2007142873A (ja) * | 2005-11-18 | 2007-06-07 | Toshiba Microelectronics Corp | キャリア抽出回路、ｒｆタグ、及び非接触ｉｃカード |
| CN111510115A (zh) * | 2020-04-17 | 2020-08-07 | 科华恒盛股份有限公司 | 基于锁相环的多脉冲波形整流触发电路 |
-
1997
- 1997-01-22 JP JP9009397A patent/JPH10210096A/ja not_active Withdrawn
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| CN111510115B (zh) * | 2020-04-17 | 2023-05-09 | 科华数据股份有限公司 | 基于锁相环的多脉冲波形整流触发电路 |
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