JPH10209929A - クロック発生回路および半導体集積回路並びにｉｃカード - Google Patents

クロック発生回路および半導体集積回路並びにｉｃカード

Info

Publication number
JPH10209929A
JPH10209929A JP9006163A JP616397A JPH10209929A JP H10209929 A JPH10209929 A JP H10209929A JP 9006163 A JP9006163 A JP 9006163A JP 616397 A JP616397 A JP 616397A JP H10209929 A JPH10209929 A JP H10209929A
Authority
JP
Japan
Prior art keywords
circuit
level
control voltage
output
generation circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9006163A
Other languages
English (en)
Inventor
Hisataka Tsunoda
尚隆 角田
Shigeru Kadokawa
滋 門川
Masaaki Ando
公明 安藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi ULSI Systems Co Ltd filed Critical Hitachi Ltd
Priority to JP9006163A priority Critical patent/JPH10209929A/ja
Publication of JPH10209929A publication Critical patent/JPH10209929A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Near-Field Transmission Systems (AREA)

Abstract

(57)【要約】 【課題】 電磁結合を使用した非接触型ＩＣカードに搭
載されているトランシーバ用半導体集積回路において
は、入力信号によるＰＬＬ回路のロック後にカードがず
れてリード・ライト装置側のコイルとカード側のコイル
の中心がずれる等の電磁結合変動が生じ易く、それによ
って２逓倍など高い周波数でＰＬＬ回路が誤ロックする
おそれがある。 【解決手段】 ループフィルタ（８３）から電圧制御発
振器（８４）に供給される位相差に応じた制御電圧を監
視して制御電圧（Ｖｃｏ）が所定の第１レベル以上にな
った時に上記電圧制御発振器の発振出力を許容する信号
を与えるとともに制御電圧が上記第１レベルよりも高く
設定された第２レベル以上になったときには上記ループ
フィルタにフィードバックをかけてその出力電圧を上記
第１レベルまで徐々に低下させて低周波から高周波への
スイープを再度行なわせる誤ロック防止回路（８５）を
設けるようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おけるクロック形成技術さらにはＰＬＬ（フェーズ・ロ
ックド・ループ）回路をクロック発生回路として内蔵し
た半導体集積回路における誤ロック防止に適用して有効
な技術に関し、特に非接触型ＩＣカードに用いられるト
ランシーバ用半導体集積回路におけるＰＬＬ回路に利用
して有効な技術に関する。
【０００２】
【従来の技術】従来、クロック同期型半導体集積回路に
おいては、外部から供給された基準クロック信号に基づ
いて内部クロック信号を形成し、ＩＣ内の各部のラッチ
回路（フリップフロップ）等に供給するクロック発生回
路としてＰＬＬ回路を使用したものがある。なお、ＰＬ
Ｌ回路を使用したクロック発生回路に関しては、例えば
IEEE Journal of Solid-State Circuits,Vol.SC-23,No.
5(1988)pp1218〜1223に記載されている。
【０００３】
【発明が解決しようとする課題】本発明者等は、コイル
の相互誘導現象を利用してデータの送受信および電力の
供給を受ける非接触型ＩＣカードに用いられるトランシ
ーバ用半導体集積回路におけるクロック発生回路とし
て、ＰＬＬ回路方式のクロック発生回路について検討し
た。
【０００４】従来のＰＬＬ回路を用いたクロック発生回
路においては、低周波から高周波へスイープさせてロッ
クをかける方式をとり、もっぱら低周波領域での疑似同
期による誤ロックを防止するように設計されていた。
【０００５】ところが、ＩＣカードは一般に端末装置に
投入されるとリード・ライト装置にセットされるが、こ
の際に比較的ラフな位置決め装置によって固定されるこ
とが多い。そのため、電磁結合を使用した非接触型ＩＣ
カードに搭載されているトランシーバ用半導体集積回路
においては、入力信号（搬送波）によるＰＬＬ回路のロ
ック後にカードがずれてリード・ライト装置側のコイル
とカード側のコイルの中心がずれる等の電磁結合変動が
生じ易く、それによって高次すなわち目標とする周波数
の２逓倍など高い周波数でＰＬＬ回路が誤ロックするお
それがあることが明らかになった。
【０００６】本発明の目的は、電磁結合を使用した非接
触型ＩＣカードに搭載されているトランシーバ用半導体
集積回路において、ＰＬＬ回路からなるクロック発生回
路の高次での誤ロックを防止する技術を提供することに
ある。
【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００９】すなわち、位相比較器とループフィルタと
電圧制御発振器を備え、入力された信号（基準クロッ
ク）と位相の一致した同期クロックを発生させるＰＬＬ
回路を用いたクロック発生回路において、上記ループフ
ィルタから電圧制御発振器に供給される位相差に応じた
制御電圧を監視し、前記制御電圧が所定の第１レベル以
上になった時に上記電圧制御発振器の発振出力を許容す
る信号を与えるとともに上記制御電圧が上記第１レベル
よりも高く設定された第２レベル以上になったときには
上記ループフィルタにフィードバックをかけてその出力
電圧を上記第１レベルまで徐々に低下させての低周波か
ら高周波へのスイープを再度行なわせる誤ロック防止回
路を設けるようにしたものである。
【００１０】具体的には、上記誤ロック防止回路を、上
記第１レベルを判定レベルとする第１レベル判定手段
と、上記第２レベルを判定レベルとする第２レベル判定
手段と、これらの判定手段の出力に基づいてセット・リ
セットを行なうラッチ回路と、上記ループフィルタの所
定のノードに接続され上記ラッチ回路の出力によりルー
プフィルタから電圧制御発振器へ供給される制御電圧を
徐々に低下させる直列形態のスイッチと抵抗とからなる
制御電圧漸減手段とにより構成する。
【００１１】上記した手段によれば、発振器に対して所
定のレベル以上の制御電圧が供給されないようにできる
ため、例えば非接触型ＩＣカードのトランシーバＩＣに
おいて電磁結合の変動によって入力信号の周波数が見掛
け上変化したとしても目標とする周波数よりも高い周波
数領域でＰＬＬ回路が誤まってロックするのを確実に防
止することができる。
【００１２】
【発明の実施の形態】以下、本発明の実施例について図
面を用いて説明する。
【００１３】図１は本発明に係るＰＬＬ回路を用いたク
ロック発生回路を備えた非接触型ＩＣカードに用いられ
るトランシーバ用ＩＣ１０の構成およびこれを搭載した
ＩＣカード全体の概略構成を示すブロック図である。
【００１４】この実施例のトランシーバ用ＩＣを搭載し
たＩＣカードは、例えばプリント配線層により渦巻き状
に形成されたコイルＬと、該コイルＬの両端子に接続さ
れデータの送受信および電源電圧の生成を行なうトラン
シーバ用ＩＣ１０と、該トランシーバ用ＩＣ１０に接続
されデータの処理、記憶および送信データの形成を行な
うマイクロコンピュータチップ２０と、上記トランシー
バ用ＩＣ１０に接続された外付けのコンデンサＣＦ，Ｃ
ｔ１，Ｃｔ２等により構成されている。図には１つの渦
巻きパターンからなるコイルが示されているが、外部の
リード・ライト装置のヘッドの構成に応じて同様の渦巻
きパターンを２つ有するコイルとされる場合もある。
【００１５】上記マイクロコンピュータチップ２０は記
憶装置として電気的に書込み・消去が可能なＥＥＰＲＯ
Ｍを内蔵しており、ＩＣカードがリード・ライト装置か
ら排出されて電源の供給を受けない状態においてもデー
タを保持できるように構成されている。
【００１６】特に制限されないが、トランシーバ用ＩＣ
１０内の各ブロックを構成する回路素子は、公知の半導
体集積回路の製造技術によって、単結晶シリコンのよう
な１個の半導体基板上において形成される。
【００１７】１はトランシーバ用ＩＣ１０の外部端子Ｔ
１，Ｔ２に接続（外付け）された電磁結合手段としての
コイルＬより入力された交流信号を整流して直流電源電
圧を生成するダイオードブリッジからなる整流回路で、
この整流回路１の出力ノードは外部端子Ｔ３に接続さ
れ、この外部端子Ｔ３には１０ｎＦのような比較的大き
な容量値を有する電源フィルタ容量ＣＦが接続可能にさ
れている。２は整流回路１によって整流された電圧の変
動を吸収して６〜２０Ｖの所定の電位の電源電圧Ｖccを
生成する電圧リミッタ回路、３は生成された電源電圧Ｖ
ccを安定化させるシリーズレギュレータからなる電源安
定化回路で、この電源安定化回路３から出力された電源
電圧ＶDDは当該チップ内部の各回路に供給されるととも
に、外部端子Ｔ４に接続されたマイクロコンピュータチ
ップ２０へも供給される。
【００１８】４は上記電源安定化回路３から出力される
電源電圧ＶDDを監視して電源投入時にパワーオンリセッ
ト信号を発生するパワーオンリセット発生回路、５は外
部のマイクロコンピュータチップ２０に対するリセット
パルスＰｒを発生するリセットパルス発生回路である。
このリセットパルス発生回路５は、上記パワーオンリセ
ット発生回路４の出力がハイレベルに立ち上がってから
後述のＰＬＬ回路からなるクロック発生回路より出力さ
れるクロック信号を所定数計数したときに、リセットパ
ルスＰｒを形成して外部端子Ｔ５よりマイクロコンピュ
ータチップ２０へ出力する。
【００１９】６は上記コイル接続用外部端子Ｔ１，Ｔ２
に接続され入力交流信号を波形整形して出力するデータ
受信回路、７は波形整形された信号から「０」，「１」
のデータを再生するデータ復調回路で、復調されたデー
タは外部端子Ｔ６よりマイクロコンピュータチップ２０
へ出力される。この実施例のトランシーバ用ＩＣは、特
に制限されないが、ＰＳＫ（Phase Shift Keying）変調
された信号の位相変化を検出してデータを復調するよう
に構成されている。上記データ復調回路７は、例えば後
述のクロック発生回路から供給されるクロック信号に同
期して、上記データ受信回路６から出力された信号をラ
ッチするフリップフロップ等により構成することができ
る。
【００２０】８は上記データ受信回路６で波形整形され
た信号に基づいて入力交流信号に含まれている４．９１
ＭＨｚの周波数の基準クロック信号に同期したクロック
信号ＣＬＫを発生するクロック発生回路で、発生された
クロックＣＬＫはチップ内のリセットパルス発生回路５
や外部端子Ｔ７を介してチップ外部のマイクロコンピュ
ータ２０等へ供給される。９は外部端子Ｔ８を介してマ
イクロコンピュータチップ２０より入力されるシリアル
送信データに基づいて、外部端子Ｔ９，Ｔ１０にドレイ
ン端子が接続されているドライブＭＯＳＦＥＴ Ｑｄ
１，Ｑｄ２をオン、オフ駆動して、コンデンサＣｔ１，
Ｃｔ２とコイルＬとからなる共振回路を共振状態および
非共振状態に切り換えることでデータを送信するバッフ
ァ回路等からなるデータ送信回路である。
【００２１】この実施例のＰＬＬ回路からなる上記クロ
ック発生回路８は、外部から入力された交流信号から抽
出された基準クロック信号ＣＫinと帰還クロック信号Ｃ
Ｋｆの位相差を検出する位相比較器８０と、抵抗Ｒ１，
Ｒ２と容量Ｃ１とからなり位相差に応じた制御電圧Ｖｃ
ｏを発生するループフィルタ８３と、このループフィル
タ８３からの制御電圧Ｖｃｏに応じた周波数で発振する
電圧制御発振器８４と、上記ループフィルタ８３の出力
電圧Ｖｃｏを監視してＰＬＬの誤ロックを防止する信号
および発振器の発振許容信号を形成して上記チャージポ
ンプ８２及び電圧制御発振器８４に供給する誤ロック防
止回路８５と、上記電圧制御発振器８４の発振信号を分
周する分周器８６とにより構成されている。
【００２２】上記分周器８６より出力されたクロック信
号ＣＬＫは帰還クロックＣＫｆとして上記位相比較器８
１に帰還されるとともに、システムクロックとして上記
データ復調回路７およびリセットパルス発生回路５並び
に外部のマイクロコンピュータチップ２０に対して供給
される。なお、上記位相比較器８０は、基準クロック信
号ＣＫinの位相と帰還クロック信号ＣＫｆの位相を比較
して基準クロック信号ＣＫinの位相の方が帰還クロック
信号ＣＫｆの位相よりも進んでいるときはアップ信号を
出力し基準クロック信号ＣＫinの位相の方が帰還クロッ
ク信号ＣＫｆの位相よりも遅れているときはダウン信号
を出力する位相比較回路８１と、この位相比較回路８１
から出力されるアップ信号ＵＰとダウン信号ＤＯＷＮに
従って上記ループフィルタ８３内の容量Ｃ１を充放電動
作するチャージポンプ８２とから構成されている。
【００２３】図２には、上記チャージポンプ回路８２と
上記誤ロック防止回路８５の回路構成例が示されてい
る。
【００２４】チャージポンプ８２は、電源電圧ＶDDと接
地点との間に直列に接続された一対のスイッチＭＯＳＦ
ＥＴ Ｓ１，Ｓ２からなり、これらのＭＯＳＦＥＴ Ｓ
１，Ｓ２のゲート端子に上記位相比較回路８１から出力
されるアップ信号ＵＰとダウン信号ＤＯＷＮがそれぞれ
印加され、それらの信号によってループフィルタ８３を
構成する容量Ｃ１が充放電され、発振器８４に対する制
御電圧Ｖｃｏが形成される。上記位相比較回路８１から
アップ信号ＵＰが出力されると上記チャージポンプ８２
を構成するスイッチＭＯＳＦＥＴ Ｓ１がオンされて容
量Ｃ１が充電されて抵抗Ｒ１とＲ２の接続ノードｎ１の
電位が上昇し、この電位が発振器８４に対する制御電圧
Ｖｃｏとして出力される。これによって発振器８４はそ
の発振周波数が高くなるように制御される。一方、位相
比較回路８１からダウン信号ＤＯＷＮが出力されると、
上記チャージポンプ８２を構成するスイッチＭＯＳＦＥ
ＴＳ２がオンされて容量Ｃ１が抵抗Ｒ１，Ｒ２を介して
放電されて発振器８４に対する制御電圧Ｖｃｏが次第に
降下される。これによって発振器８４はその発振周波数
が低くなるように制御される。抵抗Ｒ１とＲ２の比を適
当に設定することにより発振器８４に供給される制御電
圧Ｖｃｏの値を任意に設定することができる。
【００２５】誤ロック防止回路８５は、上記制御電圧Ｖ
ｃｏが入力端子に印加され、各々論理しきい値が異なる
２つのＣＭＯＳインバータＩＮＶ１，ＩＮＶ２と、イン
バータＩＮＶ１の出力をリセット端子Ｒに受けインバー
タＩＮＶ２の出力をインバータＩＮＶ４でさらに反転し
た信号をセット端子Ｓに受けるようにされたセット・リ
セット型フリップフロップからなるラッチ回路ＬＴ１
と、ループフィルタ８３内のノード（抵抗Ｒ２と容量Ｃ
１との接続ノード）ｎ２と接地点との間に直列に接続さ
れた抵抗Ｒ３とＭＯＳＦＥＴ Ｑｓとからなる制御電圧
漸減回路８７とにより構成されており、上記ラッチ回路
ＬＴ１の出力がＭＯＳＦＥＴ Ｑｓのゲート端子に印加
されている。
【００２６】上記ＣＭＯＳインバータＩＮＶ１とＩＮＶ
２は、それらを構成するのＰチャネルＭＯＳＦＥＴとＮ
チャネルＭＯＳＦＥＴのサイズ（ゲート幅とゲート長の
比）を、インバータＩＮＶ１にあってはＮチャネルＭＯ
ＳＦＥＴの方が大きくなるように、またインバータＩＮ
Ｖ２にあってはＰチャネルＭＯＳＦＥＴの方が大きくな
るように設定することによって、インバータＩＮＶ１の
論理しきい値ＶLT１はＶDD／２よりも低い所定の判定レ
ベル（第１レベル）に、またインバータＩＮＶ２の論理
しきい値ＶLT２はＶDD／２よりも高い所定の判定レベル
（第２レベル）になるように形成されている。また、上
記インバータＩＮＶ１の出力端子には、その出力を反転
するインバータＩＮＶ３が接続されており、このインバ
ータＩＮＶ３の出力が発振器８４に対して発振出力の許
可／不許可を示すイネーブル信号ＥＮとして供給される
ように構成されている。
【００２７】次に、上記誤ロック防止回路８５の動作を
図３のタイミングチャートを参照しながら説明する。
【００２８】ＩＣカードがリード・ライト装置にセット
されコイルＬに信号が入力され、電源安定化回路３から
の電源電圧ＶDDが位相比較器８１に供給されるとチャー
ジポンプ８２にアップ信号ＵＰが入力され、ループフィ
ルタ８３内の容量Ｃ１が充電されて図３（Ａ）のように
次第に制御電圧Ｖｃｏが上昇する。そして、この制御電
圧Ｖｃｏのレベルを監視するインバータＩＮＶ１の論理
しきい値ＶLT１を超えると、インバータＩＮＶ１の出力
は図３（Ｂ）のようにハイレベルからロウレベルへ変化
し、これを反転するインバータＩＮＶ３の出力が図３
（Ｃ）のようにハイレベルに変化する（タイミングｔ
１）。このインバータＩＮＶ３の出力が発振イネーブル
信号ＥＮとして電圧制御発振器８４に供給され発振を開
始する。
【００２９】その後、制御電圧Ｖｃｏがさらに上昇して
インバータＩＮＶ２の論理しきい値ＶLT２を超えると、
インバータＩＮＶ２の出力はハイレベルからロウレベル
へ変化し、これを反転するインバータＩＮＶ４の出力が
図３（Ｄ）のようにハイレベルに変化する（タイミング
ｔ２）。このインバータＩＮＶ４の出力の立ち上がりに
よってラッチ回路ＬＴ１がセットされてその出力（高域
ロック防止信号）Ｙがハイレベルに変化する。すると、
その信号によってスイッチＭＯＳＦＥＴ Ｑｓがオンさ
れてループフィルタ８３内の容量Ｃ１の電荷が抵抗Ｒ２
を介して徐々に引き抜かれ、制御電圧Ｖｃｏが次第に低
下する。これによってＰＬＬ回路が高域でロックするの
を防止する。このとき制御電圧Ｖｃｏは比較的短時間に
インバータＩＮＶ２の論理しきい値ＶLT２を下回りその
出力が直ちにハイレベルに復帰することとなるが、ラッ
チ回路ＬＴ１はセット状態を維持するため、図３（Ｅ）
のように高域ロック防止信号はハイレベルのままとされ
る。
【００３０】そして、上記制御電圧Ｖｃｏがさらに低下
し続けて、インバータＩＮＶ１の論理しきい値ＶLT１を
下回ると、インバータＩＮＶ１の出力は図３（Ｂ）のよ
うにロウレベルからハイレベルへ変化し、これによって
ラッチ回路ＬＴ１がリセットされ、その出力（高域ロッ
ク防止信号）Ｙが図３（Ｃ）のようにロウレベルに変化
する（タイミングｔ３）。その結果、スイッチＭＯＳＦ
ＥＴ Ｑｓがオフされてループフィルタ８３内の容量Ｃ
１の電荷の引き抜きが停止され、制御電圧Ｖｃｏのそれ
以上の低下が防止されてＰＬＬ回路が低域でロックされ
るのを防止する。そして、ループフィルタ８３は再び低
域側から高域側へスイープを開始する。このとき制御電
圧Ｖｃｏは比較的短時間にインバータＩＮＶ１の論理し
きい値ＶLT１を上回りその出力が直ちにロウレベルに復
帰することとなるが、ラッチ回路ＬＴ１はリセット状態
を維持するため、図３（Ｅ）のように高域ロック防止信
号はロウレベルのままとされる。
【００３１】なお、上記制御電圧漸減回路８７の抵抗Ｒ
３の抵抗値はＰＬＬ回路の追従速度よりも制御電圧Ｖｃ
ｏの降下速度の方が充分に遅くなるような値に設定され
る。
【００３２】上記実施例では、抵抗Ｒ３とスイッチＭＯ
ＳＦＥＴ Ｑｓとからなる制御電圧漸減回路８７を設
け、上記ラッチ回路ＬＴ１の出力で上記スイッチＭＯＳ
ＦＥＴＱｓをオン、オフ制御して制御電圧Ｖｃｏが所定
のレベル（ＶLT２）を超えたときにループフィルタ８３
の容量Ｃ１の電荷をディスチャージするようにしている
が、図４に示すように、チャージポンプ８２の前段にＯ
ＲゲートＧ１を設け、このＯＲゲートＧ１に位相比較器
８１からのダウン信号ＤＯＷＮと上記ラッチ回路ＬＴ１
の出力とを入力してその論理和出力によってループフィ
ルタ８３の容量Ｃ１の放電動作を行わせるようにしても
よい。
【００３３】また、図２の実施例では、制御電圧Ｖｃｏ
がインバータＩＮＶ１の論理しきい値ＶLT１を下回って
いる間、図３（Ｃ）の符号Ｐように発振イネーブル信号
ＥＮが短時間ロウレベルとなり、電圧制御発振器８４の
発振が一時的に停止されることとなる。そこで、図４の
実施例のように、インバータＩＮＶ３の次段にさらにイ
ンバータＩＮＶ５を接続するとともに上記インバータＩ
ＮＶ１とＩＮＶ５の出力の論理和をとるＮＯＲゲートＧ
２を設けて、インバータＩＮＶ１の出力が短い時間だけ
ハイレベルとされる場合にはそのパルスＰを除去するよ
うに構成することにより、電圧制御発振器８４の一時的
な動作停止を回避するように構成するようにしてもよ
い。
【００３４】図５には、図２における誤ロック防止回路
８５の具体的な回路例が示されている。図５において、
図２の回路と同一の回路部分には同一の符号が付されて
いる。図５に示されているように、上記インバータＩＮ
Ｖ１〜ＩＮＶ４は、それぞれＰチャネルＭＯＳＦＥＴと
ＮチャネルＭＯＳＦＥＴが電源電圧ＶDDと接地点との間
に直列に接続されてなる。上記インバータＩＮＶ１〜Ｉ
ＮＶ４のうちレベル判定用のインバータＩＮＶ１にあっ
ては、ＰチャネルＭＯＳＦＥＴ Ｑ１のゲート幅とゲー
ト長の比Ｗ／Ｌを３／９に、またＮチャネルＭＯＳＦＥ
Ｔ Ｑ２のＷ／Ｌを４２／１．６にそれぞれ設計するこ
とによって、その判定レベルとしての論理しきい値ＶLT
１がＶDD／２よりも低い所定のレベルに設定されてい
る。また、判定用インバータＩＮＶ２にあっては、Ｐチ
ャネルＭＯＳＦＥＴ Ｑ３のＷ／Ｌを６０／１．６に、
またＮチャネルＭＯＳＦＥＴ Ｑ２のＷ／Ｌを３／１．
６にそれぞれ設計することによって、判定レベルとして
の論理しきい値ＶLT２がＶDD／２よりも高い所定のレベ
ルになるように設定されている。
【００３５】一方、上記インバータＩＮＶ３，ＩＮＶ４
に関しては、ＰチャネルＭＯＳＦＥＴ Ｑ５（Ｑ７）の
Ｗ／Ｌを９／１．６に、またＮチャネルＭＯＳＦＥＴ
Ｑ６（Ｑ８）のＷ／Ｌを４．５／１．６にそれぞれ設計
することによって論理しきい値がほぼＶDD／２となるよ
うに設定されている。特に制限されないが、ループフィ
ルタ８３を構成する抵抗Ｒ１は１００ｋΩ、Ｒ２は１０
ｋΩ、容量Ｃ１は１００ｐＦのような値に、また制御電
圧漸減回路８７を構成する抵抗Ｒ３の値は１０ｋΩに設
定されている。
【００３６】ラッチ回路ＬＴ１は、上記インバータＩＮ
Ｖ１の出力を受ける入力用インバータＩＮＶ５と、上記
インバータＩＮＶ４の出力を受ける入力用インバータＩ
ＮＶ６と、互いに入出力端子が結合された２入力ＮＯＲ
ゲートＧ１１，Ｇ１２からなるフリップフロップＦＦと
から構成され、ＮＯＲゲートＧ１１の２つの入力信号と
して上記入力用インバータＩＮＶ５の出力と他方のＮＯ
ＲゲートＧ１２の出力が与えられ、ＮＯＲゲートＧ１２
の２つの入力信号として上記入力用インバータＩＮＶ６
の出力と他方のＮＯＲゲートＧ１１の出力が与えられる
ように接続がなされている。そして、上記ＮＯＲゲート
Ｇ１２の出力が制御電圧漸減回路８７を構成するスイッ
チＭＯＳＦＥＴ Ｑｓのゲートに高域ロック防止信号と
して供給されるように接続がなされている。
【００３７】この実施例の誤ロック防止回路８５は、ル
ープフィルタ８３内のノードｎ２の電位がインバータＩ
ＮＶ１の論理しきい値ＶLT１を下回ると、ＩＮＶ１の出
力がハイレベルとなり、ラッチ回路ＬＴ１の入力用イン
バータＩＮＶ５の出力がロウレベルとなってＮＯＲゲー
トＧ１１の一方のＰチャネルＭＯＳＦＥＴ Ｑ１１がオ
ンされ、ＮＯＲゲートＧ１１の出力はハイレベルとなり
ラッチ回路はロウレベルを出力し、この状態（リセット
状態）がＧ１１，Ｇ１２からなるフリップフロップＦＦ
によって保持される。また、制御電圧Ｖｃｏがインバー
タＩＮＶ２の論理しきい値ＶLT２を上回ると、ＩＮＶ２
の出力がロウレベル、ＩＮＶ４の出力がハイレベルな
り、ラッチ回路ＬＴ１の入力用インバータＩＮＶ６の出
力がロウレベルとなってＮＯＲゲートＧ１２の一方のＰ
チャネルＭＯＳＦＥＴ Ｑ１６がオンされ、ＮＯＲゲー
トＧ１２の出力はロウレベルとなってラッチ回路はハイ
レベルを出力し、この状態（セット状態）がＧ１１，Ｇ
１２からなるフリップフロップＦＦによって保持され
る。
【００３８】以上説明したように上記実施例は、位相比
較器とループフィルタと電圧制御発振器を備え、入力さ
れた信号（基準クロック）と位相の一致した同期クロッ
クを発生させるＰＬＬ回路を用いたクロック発生回路に
おいて、上記ループフィルタから電圧制御発振器に供給
される位相差に応じた制御電圧を監視し、前記制御電圧
が所定の第１レベル以上になった時に上記電圧制御発振
器の発振出力を許容する信号を与えるとともに上記制御
電圧が上記第１レベルよりも高く設定された第２レベル
以上になったときには上記ループフィルタにフィードバ
ックをかけてその出力電圧を上記第１レベルまで徐々に
低下させて低周波から高周波へのスイープを再度行なわ
せる誤ロック防止回路を設けるようにしたので、発振器
に対して所定のレベル以上の制御電圧が供給されないよ
うにできるため、例えば非接触型ＩＣカードのトランシ
ーバＩＣにおいて電磁結合の変動によって入力信号の周
波数が見掛け上変化したとしても目標とする周波数より
も高い周波数領域でＰＬＬ回路が誤まってロックするの
を確実に防止することができるという効果がある。
【００３９】また、上記誤ロック防止回路を、上記第１
レベルを判定レベルとする第１レベル判定手段と、上記
第２レベルを判定レベルとする第２レベル判定手段と、
これらの判定手段の出力に基づいてセット・リセットを
行なうラッチ回路と、上記ループフィルタの所定のノー
ドに接続され上記ラッチ回路の出力によりループフィル
タから電圧制御発振器へ供給される制御電圧を徐々に低
下させる直列形態のスイッチと抵抗とからなる制御電圧
漸減手段とにより構成するようにしたので、半導体集積
回路化することが容易であるとともに、半導体集積回路
化した場合に占有面積を低減することができるという効
果がある。
【００４０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでなく、例えばレベル判定用インバータＩＮＶ
１，ＩＮＶ２の代わりに差動増幅回路からなるコンパレ
ータ等を用いるようにしても良い。また、実施例におい
ては、制御電圧漸減回路８７をループフィルタ８３を構
成する抵抗Ｒ２と容量Ｃ１との接続ノードｎ２に接続し
ているが、発振制御電圧Ｖｃｏを出力する２つの抵抗Ｒ
１，Ｒ２の接続ノードｎ１に制御電圧漸減回路８７を接
続するようにしても良い。
【００４１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である電磁結
合を使用した非接触型ＩＣカードに用いられるトランシ
ーバ用ＩＣにおけるＰＬＬ回路からなるクロック発生回
路に適用した場合について説明したが、本発明はそれに
限定されるものでなくＰＬＬ回路を内蔵する半導体集積
回路一般に利用することができる。
【００４２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００４３】すなわち、ＰＬＬ回路からなるクロック発
生回路を備えた半導体集積回路において、ＰＬＬ回路の
高次での誤ロックを防止することができ、装置の信頼性
が向上されるようになる。
【図面の簡単な説明】
【図１】本発明に係るＰＬＬ回路を用いたクロック発生
回路を備えた非接触型ＩＣカードに用いられるトランシ
ーバ用ＩＣの構成を示すブロック図である。
【図２】チャージポンプ回路とＰＬＬの誤ロック防止回
路の実施例を示す回路構成図である。
【図３】誤ロック防止回路における信号のタイミングを
示すタイムチャートである。
【図４】誤ロック防止回路の他の実施例を示す回路構成
図である。
【図５】図２の実施例の誤ロック防止回路の具体的な回
路例を示す回路図である。
【符号の説明】
Ｌ コイル １ 整流回路 ２ 電圧リミッタ ３ 電源安定化回路 ４ パワーオンリセット発生回路 ５ リセットパルス発生回路 ６ データ受信回路 ７ データ復調回路 ８ クロック発生回路 ９ データ送信回路 ８０ 位相比較器 ８２ チャージポンプ ８３ ループフィルタ ８４ 電圧制御発振器 ８５ 誤ロック防止回路 ８６ 分周器 ８７ 制御電圧漸減回路 ２０ マイクロコンピュータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 門川 滋 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 安藤 公明 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 位相比較器とループフィルタと電圧制御
    発振器を備え、入力された基準クロックと位相の一致し
    た同期クロックを発生させるＰＬＬ回路を用いたクロッ
    ク発生回路において、上記ループフィルタから電圧制御
    発振器に供給される制御電圧を監視し、前記制御電圧が
    所定の第１レベル以上になった時に上記電圧制御発振器
    の発振出力を許容する信号を与えるとともに上記制御電
    圧が上記第１レベルよりも高く設定された第２レベル以
    上になったときには上記ループフィルタにフィードバッ
    クをかけてその出力電圧を上記第１レベルまで徐々に低
    下させる誤ロック防止回路を設けたことを特徴とするク
    ロック発生回路。
  2. 【請求項２】 上記誤ロック防止回路は、上記第１レベ
    ルを判定レベルとする第１レベル判定手段と、上記第２
    レベルを判定レベルとする第２レベル判定手段と、これ
    らの判定手段の出力に基づいてセット・リセットを行な
    うラッチ回路と、上記ループフィルタの所定のノードに
    接続され上記ラッチ回路の出力によりループフィルタか
    ら電圧制御発振器へ供給される制御電圧を徐々に低下さ
    せる制御電圧漸減手段とにより構成されていることを特
    徴とする請求項１に記載のクロック発生回路。
  3. 【請求項３】 上記第１レベル判定手段と第２レベル判
    定手段は、それぞれ直列形態のＰチャネルＭＯＳＦＥＴ
    とＮチャネルＭＯＳＦＥＴとからなり、それらのＭＯＳ
    ＦＥＴのゲート幅とゲート長の比の設定により論理しき
    い値が所望の値に設定され、各々の論理しきい値を判定
    レベルとするインバータ回路により構成されてなること
    を特徴とする請求項１または２に記載のクロック発生回
    路。
  4. 【請求項４】 上記制御電圧漸減手段は、上記ループフ
    ィルタ内のノードと接地点との間に直列形態に接続され
    たスイッチと抵抗とからなり、該スイッチが上記ラッチ
    回路の出力によってオン、オフ制御されるように構成さ
    れてなることを特徴とする請求項２または３に記載のク
    ロック発生回路。
  5. 【請求項５】 電磁結合手段が接続される外部端子と、
    該外部端子に接続された電磁結合手段を介して入力され
    た交流信号よりクロック信号を生成する請求項１〜４に
    記載のクロック発生回路と、上記電磁結合手段を介して
    入力された交流信号よりデータ信号を生成するデータ復
    調回路と、上記電磁結合手段を介して入力された交流信
    号を整流して電源電圧を生成する電源電圧発生回路とを
    備えてなることを特徴とするＩＣカードのトランシーバ
    用半導体集積回路。
  6. 【請求項６】 １枚のカード状基板の上に、請求項５に
    記載のトランシーバ用半導体集積回路と、該半導体集積
    回路に接続された電磁結合手段と、マイクロコンピュー
    タチップとが搭載され、上記トランシーバ用半導体集積
    回路の電源電圧発生回路から上記マイクロコンピュータ
    チップに対して電源電圧の供給が行なわれるとともに、
    上記マイクロコンピュータチップは上記トランシーバ用
    半導体集積回路を介して外部装置との間のデータの送受
    信を行なうように構成されてなることを特徴とする非接
    触型ＩＣカード。
JP9006163A 1997-01-17 1997-01-17 クロック発生回路および半導体集積回路並びにｉｃカード Withdrawn JPH10209929A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9006163A JPH10209929A (ja) 1997-01-17 1997-01-17 クロック発生回路および半導体集積回路並びにｉｃカード

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9006163A JPH10209929A (ja) 1997-01-17 1997-01-17 クロック発生回路および半導体集積回路並びにｉｃカード

Publications (1)

Publication Number Publication Date
JPH10209929A true JPH10209929A (ja) 1998-08-07

Family

ID=11630870

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9006163A Withdrawn JPH10209929A (ja) 1997-01-17 1997-01-17 クロック発生回路および半導体集積回路並びにｉｃカード

Country Status (1)

Country Link
JP (1) JPH10209929A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008287387A (ja) * 2007-05-16 2008-11-27 Renesas Technology Corp 非接触電子装置
JP2010514005A (ja) * 2006-12-14 2010-04-30 インテル・コーポレーション 動的無線周波数電力収穫
US8285242B2 (en) 2004-09-17 2012-10-09 International Business Machines Corporation Radio frequency integrated circuit and IC module of the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8285242B2 (en) 2004-09-17 2012-10-09 International Business Machines Corporation Radio frequency integrated circuit and IC module of the same
JP2010514005A (ja) * 2006-12-14 2010-04-30 インテル・コーポレーション 動的無線周波数電力収穫
JP2008287387A (ja) * 2007-05-16 2008-11-27 Renesas Technology Corp 非接触電子装置

Similar Documents

Publication Publication Date Title
EP1006662B1 (en) Semiconductor integrated circuit
JPH10207580A (ja) パワーオンリセット発生回路および半導体集積回路並びにｉｃカード
US5724007A (en) Adjustable lock detector for a phase-locked loop circuit
US6369660B1 (en) Circuit and method for preventing runaway in a phase lock loop
JP2795323B2 (ja) 位相差検出回路
US6346861B2 (en) Phase locked loop with high-speed locking characteristic
US9112507B2 (en) Phase-locked loop start up circuit
KR0153391B1 (ko) 기준 클럭의 손실을 감지하는 감지 회로를 갖는 클럭 신호 발생 회로
JPH07202690A (ja) クロック信号発生回路
TW395093B (en) PLL circuit
US5949261A (en) Method and circuit for reducing power and/or current consumption
US20090256600A1 (en) Input clock detection circuit for powering down a pll-based system
EP0604126B1 (en) Clock signal conditioning circuit
JP2006203814A (ja) ロック検出回路およびこれを用いたｐｌｌ回路
JP2917892B2 (ja) 半導体集積回路
JPH10209929A (ja) クロック発生回路および半導体集積回路並びにｉｃカード
US6954510B2 (en) Phase-locked loop lock detector circuit and method of lock detection
TWI220334B (en) Automatic gain control circuit for controlling start-up time of oscillator and method thereof
US6696829B1 (en) Self-resetting phase locked loop
JPH09331236A (ja) 電圧制御発振器および電圧制御発振器を有する非接触ｉｃカード
US6934349B2 (en) Phase detector and phase locked loop circuit
JPH10210096A (ja) 復調回路および半導体集積回路並びにｉｃカード
JP3612417B2 (ja) クロック信号制御回路
JPH09200048A (ja) Ｐｌｌ周波数シンセサイザ
JP3079943B2 (ja) Ｐｌｌ回路

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20040406