JPH0897718A - 割込み可能な電圧制御発振器およびそれを用いたフェーズロックループ - Google Patents
割込み可能な電圧制御発振器およびそれを用いたフェーズロックループInfo
- Publication number
- JPH0897718A JPH0897718A JP7251000A JP25100095A JPH0897718A JP H0897718 A JPH0897718 A JP H0897718A JP 7251000 A JP7251000 A JP 7251000A JP 25100095 A JP25100095 A JP 25100095A JP H0897718 A JPH0897718 A JP H0897718A
- Authority
- JP
- Japan
- Prior art keywords
- output
- coupled
- ecl
- emitter
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 28
- 230000007704 transition Effects 0.000 claims description 22
- 230000001960 triggered effect Effects 0.000 claims description 6
- 230000009977 dual effect Effects 0.000 claims 5
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 17
- 206010065929 Cardiovascular insufficiency Diseases 0.000 description 6
- 238000004891 communication Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 4
- 238000012886 linear function Methods 0.000 description 4
- 238000011084 recovery Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
- H03K3/66—Generators producing trains of pulses, i.e. finite sequences of pulses by interrupting the output of a generator
- H03K3/70—Generators producing trains of pulses, i.e. finite sequences of pulses by interrupting the output of a generator time intervals between all adjacent pulses of one train being equal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K9/00—Demodulating pulses which have been modulated with a continuously-variable signal
- H03K9/06—Demodulating pulses which have been modulated with a continuously-variable signal of frequency- or rate-modulated pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
- H03K2005/00097—Avoiding variations of delay using feedback, e.g. controlled by a PLL
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00163—Layout of the delay element using bipolar transistors
- H03K2005/00176—Layout of the delay element using bipolar transistors using differential stages
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/03—Logic gate active element oscillator
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 制御された立下り時間を有するＥＣＬゲート
ステージを含むフェーズロックループを提供する。 【解決手段】 ＥＣＬゲートの立下り時間は正電源とＥ
ＣＬゲート出力との間に接続されたコンデンサおよび接
地とＥＣＬゲート出力との間に接続された可変電流源を
用いて正確に制御される。３つのＥＣＬゲートをリング
構成で接続することによりＶＣＯが得られ、１つのＥＣ
Ｌゲートへの非反転入力の付加によりＶＣＯは割込可能
となる。このＶＣＯを位相検出器と組み合わせることに
よりフェーズロックループが得られる。
ステージを含むフェーズロックループを提供する。 【解決手段】 ＥＣＬゲートの立下り時間は正電源とＥ
ＣＬゲート出力との間に接続されたコンデンサおよび接
地とＥＣＬゲート出力との間に接続された可変電流源を
用いて正確に制御される。３つのＥＣＬゲートをリング
構成で接続することによりＶＣＯが得られ、１つのＥＣ
Ｌゲートへの非反転入力の付加によりＶＣＯは割込可能
となる。このＶＣＯを位相検出器と組み合わせることに
よりフェーズロックループが得られる。
Description
【０００１】
【産業上の利用分野】この発明は、電圧制御発振器に関
し、さらにそのような発振器を用いたフェーズロックル
ープに関している。
し、さらにそのような発振器を用いたフェーズロックル
ープに関している。
【０００２】
【従来の技術】マンチェスターコード化（Ｍanchester-
encoded ）データ信号を用いるデータ通信システムにお
いて用いれるような、従来のフェーズロックレシーバに
おいて、そのようなレシーバが受信された信号を獲得し
かつ受信された信号にロックするための獲得時間は、レ
シーバのフェーズロックループの時定数の予測可能な関
数である。これらのフェーズロックループは、通常アナ
ログ型であり、すなわちこれらのループは、連続的に可
変の電圧信号を使用して電圧制御発振器の周波数を制御
する。アナログフェーズロックループレシーバに関連す
る一つの特殊な問題は、もしも入力信号がレシーバの局
所的発振器信号から正確に位相がずれていれば、フェー
ズロックが得られないということである。フェーズロッ
クループの通信システムへの応用において、広いループ
帯域幅が獲得のために望まれる一方で、はるかに狭い帯
域幅がトラッキングのために必要とされる。回路に種々
のコンデンサを切換えるなど、適正な帯域幅を得るため
に従来用いられた手法は、高速データ通信システムにお
いて実現するのに適しておらず、かつしばしば非実用的
である。
encoded ）データ信号を用いるデータ通信システムにお
いて用いれるような、従来のフェーズロックレシーバに
おいて、そのようなレシーバが受信された信号を獲得し
かつ受信された信号にロックするための獲得時間は、レ
シーバのフェーズロックループの時定数の予測可能な関
数である。これらのフェーズロックループは、通常アナ
ログ型であり、すなわちこれらのループは、連続的に可
変の電圧信号を使用して電圧制御発振器の周波数を制御
する。アナログフェーズロックループレシーバに関連す
る一つの特殊な問題は、もしも入力信号がレシーバの局
所的発振器信号から正確に位相がずれていれば、フェー
ズロックが得られないということである。フェーズロッ
クループの通信システムへの応用において、広いループ
帯域幅が獲得のために望まれる一方で、はるかに狭い帯
域幅がトラッキングのために必要とされる。回路に種々
のコンデンサを切換えるなど、適正な帯域幅を得るため
に従来用いられた手法は、高速データ通信システムにお
いて実現するのに適しておらず、かつしばしば非実用的
である。
【０００３】マンチェスターコード化通信システムは受
信された信号を素早く獲得させかつトラッキングさせる
ので、このマンチェスターコード化通信システムはデジ
タル情報を通信するために用いられる。マンチェスター
コード化構成に従ってコード化された信号は自己クロッ
ク型であり、すなわち、コード化された情報のすべての
ビットセルは、その中間点において発生したロジック−
レベル遷移を有しており、このため、マンチェスターコ
ード化信号は、データ情報から分離可能な有効クロック
周波数成分を含んでいる。マンチェスターシステムはし
ばしば、伝送されている現実のデータ情報に先行してプ
リアンブルを伝送し、このため、レシーバは、入力信号
を獲得しかつ入力信号上にロックすることができ、さら
に、クロック基準信号を確立することができる。
信された信号を素早く獲得させかつトラッキングさせる
ので、このマンチェスターコード化通信システムはデジ
タル情報を通信するために用いられる。マンチェスター
コード化構成に従ってコード化された信号は自己クロッ
ク型であり、すなわち、コード化された情報のすべての
ビットセルは、その中間点において発生したロジック−
レベル遷移を有しており、このため、マンチェスターコ
ード化信号は、データ情報から分離可能な有効クロック
周波数成分を含んでいる。マンチェスターシステムはし
ばしば、伝送されている現実のデータ情報に先行してプ
リアンブルを伝送し、このため、レシーバは、入力信号
を獲得しかつ入力信号上にロックすることができ、さら
に、クロック基準信号を確立することができる。
【０００４】
【発明が解決しようとする課題】クロック信号を得るた
めのシステムは、ノイズおよびジッタが存在する場合に
も有効に作動しなければならない。エサーネットローカ
ルエリアネットワークシステムのような、多くのマンチ
ェスターコード化データ通信システムは、間欠的に、す
なわち停止および開始の応用において作動される。コー
ド化された情報のパケットは、ランダムな間隔で発生
し、このため、信号ラインが不活性でありかつランダム
なまたはインパルス状の存在するノイズ信号のみを有す
るときに、多くの時間間隔が存在する。そのような状態
下で作動する従来のアナログフェーズロックループレシ
ーバは、速い獲得が広いループ帯域幅を必要とする一方
でノイズ信号を伴う動作が狭いループ帯域幅を必要と
し、これは妥協的な帯域幅が使用されることを必要とす
るので、動作に関して困難性を有している。
めのシステムは、ノイズおよびジッタが存在する場合に
も有効に作動しなければならない。エサーネットローカ
ルエリアネットワークシステムのような、多くのマンチ
ェスターコード化データ通信システムは、間欠的に、す
なわち停止および開始の応用において作動される。コー
ド化された情報のパケットは、ランダムな間隔で発生
し、このため、信号ラインが不活性でありかつランダム
なまたはインパルス状の存在するノイズ信号のみを有す
るときに、多くの時間間隔が存在する。そのような状態
下で作動する従来のアナログフェーズロックループレシ
ーバは、速い獲得が広いループ帯域幅を必要とする一方
でノイズ信号を伴う動作が狭いループ帯域幅を必要と
し、これは妥協的な帯域幅が使用されることを必要とす
るので、動作に関して困難性を有している。
【０００５】集積回路に関しては、パルスに対する正確
な時間遅延、すなわち、所定の時間の±数パーセントの
範囲内に制御可能な遅延は容易に得ることができない。
固定された遅延に関しては、ディスクリートな遅延ライ
ンが使用されている。
な時間遅延、すなわち、所定の時間の±数パーセントの
範囲内に制御可能な遅延は容易に得ることができない。
固定された遅延に関しては、ディスクリートな遅延ライ
ンが使用されている。
【０００６】比較的長い遅延が望まれているときまたは
可変遅延が望まれているとき、ディスクリートな遅延ラ
インは非常に大規模となりかつ変えることが困難とな
る。ある周波数の範囲にわたって作動する多くのデジタ
ルシステムにおいて、自動的にパルス周波数にトラッキ
ングするパルス遅延を有することは便利である。
可変遅延が望まれているとき、ディスクリートな遅延ラ
インは非常に大規模となりかつ変えることが困難とな
る。ある周波数の範囲にわたって作動する多くのデジタ
ルシステムにおいて、自動的にパルス周波数にトラッキ
ングするパルス遅延を有することは便利である。
【０００７】この発明の目的は、制御された立下がり時
間を有するＥＣＬゲートステージを提供することであ
る。
間を有するＥＣＬゲートステージを提供することであ
る。
【０００８】この発明の他の目的は、基準信号の周波数
に比例した正確な時間遅延を与える回路を提供すること
である。
に比例した正確な時間遅延を与える回路を提供すること
である。
【０００９】この発明の他の目的は、割込可能な電圧制
御発振器を提供することである。この発明の他の目的
は、フェーズロックループを利用する周波数−電圧変換
器を提供することである。
御発振器を提供することである。この発明の他の目的
は、フェーズロックループを利用する周波数−電圧変換
器を提供することである。
【００１０】この発明の目的は、その周波数をその位相
から分離して制御させる電圧制御発振器を提供すること
である。
から分離して制御させる電圧制御発振器を提供すること
である。
【００１１】この発明の他の目的は、間欠的に送られた
データパケットに有用なクロックリカバリシステムを提
供することである。
データパケットに有用なクロックリカバリシステムを提
供することである。
【００１２】この発明の他の目的は、その周波数を第１
の電圧制御発振器回路によって正確に制御させながら一
方でその位相を第２の電圧制御発振器によって制御させ
る周波数基準信号を提供することである。
の電圧制御発振器回路によって正確に制御させながら一
方でその位相を第２の電圧制御発振器によって制御させ
る周波数基準信号を提供することである。
【００１３】この発明の他の目的は、広い周波数トラッ
キング帯域幅を有しているが一方で狭いロッキング帯域
幅をも有する電圧制御発振器を提供することである。
キング帯域幅を有しているが一方で狭いロッキング帯域
幅をも有する電圧制御発振器を提供することである。
【００１４】この発明の他の目的は、マンチェスターコ
ード化データ信号からデコーディングクロックを与える
回路を提供することである。
ード化データ信号からデコーディングクロックを与える
回路を提供することである。
【００１５】この発明の他の目的は、ノイズと所望の信
号とを識別する回路を提供することである。
号とを識別する回路を提供することである。
【００１６】この発明の他の目的は、信号ライン上にマ
ンチェスターコード化されたデータ信号の存在を検出す
る回路を提供することである。
ンチェスターコード化されたデータ信号の存在を検出す
る回路を提供することである。
【００１７】
【課題を解決するための手段】この発明のこれらのおよ
び他の目的に従うと、電圧制御発振器およびフェーズロ
ックループ回路において特に有用な、制御された立下が
り時間を有するＥＣＬゲートステージが提供されてい
る。タイミングコンデンサおよび電流源がＥＣＬゲート
ステージの出力に結合されている。この電流源は、タイ
ミングコンデンサを充電する電流の量を制御し、これに
よってゲート出力端子における出力信号の立下がり時間
を制御する。反転および非反転トランジスタの双方がＥ
ＣＬゲートに対して設けられておりかつ非反転入力トラ
ンジスタはＥＣＬゲートを不能化するために用いられ
る。
び他の目的に従うと、電圧制御発振器およびフェーズロ
ックループ回路において特に有用な、制御された立下が
り時間を有するＥＣＬゲートステージが提供されてい
る。タイミングコンデンサおよび電流源がＥＣＬゲート
ステージの出力に結合されている。この電流源は、タイ
ミングコンデンサを充電する電流の量を制御し、これに
よってゲート出力端子における出力信号の立下がり時間
を制御する。反転および非反転トランジスタの双方がＥ
ＣＬゲートに対して設けられておりかつ非反転入力トラ
ンジスタはＥＣＬゲートを不能化するために用いられ
る。
【００１８】環状の発振器の構成で配列された、上述
の、多数のＥＣＬゲートステージと、タイミングコンデ
ンサと、電流源とを利用するこの発明に従って、電圧制
御発振器が提供されている。ゲートの一方に対する非反
転入力トランジスタは、間欠的に作動されたシステムに
特に有用な特徴である電圧制御発振器の割込みされた動
作を提供するために用いられる。この発明に従って構成
された電圧制御発振器は、フェーズロックループ構成に
おける位相検出器と組合わされる。位相検出器は、電圧
制御発振器信号を基準信号と比較して入力信号の周波数
に比例した出力電圧を供給する。
の、多数のＥＣＬゲートステージと、タイミングコンデ
ンサと、電流源とを利用するこの発明に従って、電圧制
御発振器が提供されている。ゲートの一方に対する非反
転入力トランジスタは、間欠的に作動されたシステムに
特に有用な特徴である電圧制御発振器の割込みされた動
作を提供するために用いられる。この発明に従って構成
された電圧制御発振器は、フェーズロックループ構成に
おける位相検出器と組合わされる。位相検出器は、電圧
制御発振器信号を基準信号と比較して入力信号の周波数
に比例した出力電圧を供給する。
【００１９】基準周波数に比例する時間遅延は、基準周
波数にロックされた、フェーズロックループからの基準
電圧によって制御された、ＥＣＬゲートステージ、タイ
ミングコンデンサおよび電流源によってパルス信号に与
えられる。時間遅延回路はまた、パルス識別回路の一部
として有用である。第１の時間遅延回路は反転された入
力パルスを受取り、かつ第２の時間遅延回路は入力パル
スを受取る。反転された、時間遅延された信号は、エッ
ジトリガされたフリップフロップのクリア入力に与えら
れる一方で、他方の時間遅延信号は、エッジトリガされ
たフリップフロップのクロック入力に与えられる。マン
チェスターコード化データ信号は、遅延が適当にセット
されるときに検出され得る。
波数にロックされた、フェーズロックループからの基準
電圧によって制御された、ＥＣＬゲートステージ、タイ
ミングコンデンサおよび電流源によってパルス信号に与
えられる。時間遅延回路はまた、パルス識別回路の一部
として有用である。第１の時間遅延回路は反転された入
力パルスを受取り、かつ第２の時間遅延回路は入力パル
スを受取る。反転された、時間遅延された信号は、エッ
ジトリガされたフリップフロップのクリア入力に与えら
れる一方で、他方の時間遅延信号は、エッジトリガされ
たフリップフロップのクロック入力に与えられる。マン
チェスターコード化データ信号は、遅延が適当にセット
されるときに検出され得る。
【００２０】受信された信号からレシーバクロック基準
信号を発生するためのシステムもまた提供されている。
２つのフェーズロックループが用いられている。各々
は、その出力が各々の位相検出器の一方の入力に結合さ
れた、電圧制御発振器を有している。第１のフェーズロ
ックループ位相検出器は、システムの基準信号の周波数
にロックする。位相検出器出力は、第１のフェーズロッ
クループに対する制御電圧として利用される。この制御
電圧はまた、第２のフェーズロックループにおける付加
的な制御電圧として用いられる。第２のフェーズロック
ループは、ノイズまたはジッタを含む受信された信号を
受取る、それ自身の電圧制御発振器および位相検出器を
有している。第２の位相検出器の出力は、第２の電圧制
御発振器の位相に対する制御電圧である。上述のよう
に、第２の電圧制御発振器はまた、第１のフェーズロッ
クループから他方の電圧制御信号を受取る。したがっ
て、第２の電圧制御発振器は、２つの制御信号を受取
り、一方はその周波数をシステム基準信号の周波数に近
づけさせ、かつ第２の信号は、第２のフェーズロックル
ープの位相が、受信された信号の位相になるように制御
するために用いられる。第２のフェーズロック発振器は
割込可能であり、かつこの２つの発振器からなるシステ
ムは、マンチェスターコード化データ信号にレシーバク
ロック基準信号を供給するのに特に有用である。
信号を発生するためのシステムもまた提供されている。
２つのフェーズロックループが用いられている。各々
は、その出力が各々の位相検出器の一方の入力に結合さ
れた、電圧制御発振器を有している。第１のフェーズロ
ックループ位相検出器は、システムの基準信号の周波数
にロックする。位相検出器出力は、第１のフェーズロッ
クループに対する制御電圧として利用される。この制御
電圧はまた、第２のフェーズロックループにおける付加
的な制御電圧として用いられる。第２のフェーズロック
ループは、ノイズまたはジッタを含む受信された信号を
受取る、それ自身の電圧制御発振器および位相検出器を
有している。第２の位相検出器の出力は、第２の電圧制
御発振器の位相に対する制御電圧である。上述のよう
に、第２の電圧制御発振器はまた、第１のフェーズロッ
クループから他方の電圧制御信号を受取る。したがっ
て、第２の電圧制御発振器は、２つの制御信号を受取
り、一方はその周波数をシステム基準信号の周波数に近
づけさせ、かつ第２の信号は、第２のフェーズロックル
ープの位相が、受信された信号の位相になるように制御
するために用いられる。第２のフェーズロック発振器は
割込可能であり、かつこの２つの発振器からなるシステ
ムは、マンチェスターコード化データ信号にレシーバク
ロック基準信号を供給するのに特に有用である。
【００２１】この発明の付加的な目的、長所および新規
な特徴は、以下の説明において一部述べられかつ以下の
説明を調べたときに当業者にとって一部明白となりまた
は発明を実施することによって知られるであろう。この
発明の目的および長所は、添付された請求の範囲におい
て特定的に指摘された手段および組合わせによって認識
されかつ得られるであろう。
な特徴は、以下の説明において一部述べられかつ以下の
説明を調べたときに当業者にとって一部明白となりまた
は発明を実施することによって知られるであろう。この
発明の目的および長所は、添付された請求の範囲におい
て特定的に指摘された手段および組合わせによって認識
されかつ得られるであろう。
【００２２】
【実施例】まず、この発明の好ましい実施例を詳細に参
照すると、この実施例は、この発明を実施するために発
明者によって現在企画されている最良の態様を描いてお
り、その好ましい実施例は添付図面に描かれている。
照すると、この実施例は、この発明を実施するために発
明者によって現在企画されている最良の態様を描いてお
り、その好ましい実施例は添付図面に描かれている。
【００２３】ここに開示された発明は、１０Ｍビット／
秒でパケット交換されるローカルエリアネットワークシ
ステムにおいて使用するために設計されたアドバンスト
・マイクロ・デバイシィズ・インコーポレーテッドのＡ
Ｍ７９９１直列インターフェースアダプタとして特定さ
れる単一の集積回路装置の一部である。この装置は、ト
ランシーバケーブル上で受信されたデータの存在を検出
し、かつ受信されたマンチェスターコード化データ信号
をデータ出力信号およびクロック出力信号に変換する。
基準信号の周波数に対してロックされた正確なパルス遅
延は、この集積回路装置内で利用される。
秒でパケット交換されるローカルエリアネットワークシ
ステムにおいて使用するために設計されたアドバンスト
・マイクロ・デバイシィズ・インコーポレーテッドのＡ
Ｍ７９９１直列インターフェースアダプタとして特定さ
れる単一の集積回路装置の一部である。この装置は、ト
ランシーバケーブル上で受信されたデータの存在を検出
し、かつ受信されたマンチェスターコード化データ信号
をデータ出力信号およびクロック出力信号に変換する。
基準信号の周波数に対してロックされた正確なパルス遅
延は、この集積回路装置内で利用される。
【００２４】ゲートリング発振器 図１は、３つのインバータステージを含むゲートリング
発振器回路を示している。第１のインバータステージ１
２および第２のインバータステージ１４は直列接続され
て、ＮＯＲゲート１６の一方の入力端子につながり、こ
のゲート１６は、その出力端子を信号ライン１８を介し
てインバータ１２の入力に接続させている。ＮＯＲゲー
ト１６の他方の入力端子１９は、リング発振器回路をオ
ンおよびオフにゲート機能させるために用いられる。一
般に、このタイプのゲートリング発振器は、n 個のイン
バータステージを使用し、ここでn は奇数である。端子
１９におけるゲート入力がローのときに、発振器１０は
以下の周期ｔp で動作する。
発振器回路を示している。第１のインバータステージ１
２および第２のインバータステージ１４は直列接続され
て、ＮＯＲゲート１６の一方の入力端子につながり、こ
のゲート１６は、その出力端子を信号ライン１８を介し
てインバータ１２の入力に接続させている。ＮＯＲゲー
ト１６の他方の入力端子１９は、リング発振器回路をオ
ンおよびオフにゲート機能させるために用いられる。一
般に、このタイプのゲートリング発振器は、n 個のイン
バータステージを使用し、ここでn は奇数である。端子
１９におけるゲート入力がローのときに、発振器１０は
以下の周期ｔp で動作する。
【００２５】ｔp ＝ｔpLHA＋ｔpHLB＋ｔpLHC＋ｔpHLA＋
ｔpLHB＋ｔpHLC ここで、ｔpLHAは、ゲート１２がロジックロー出力状態
からロジックハイ出力状態に進む遷移時間であり、ｔ
pHLBはゲート１４がロジックハイ出力状態からロジック
ロー出力状態に進む遷移時間であり、ｔpLHCはゲート１
６がロジックロー出力状態からロジックハイ出力状態に
進む遷移時間であり、ｔpHLAはゲート１２がロジックハ
イ出力状態からロジックロー出力状態に進む遷移時間で
あり、ｔpL HBはゲート１４がロジックロー出力状態から
ロジックハイ出力状態に進む遷移時間であり、かつｔ
pHLCは、ゲート１６がロジックハイ出力状態からロジッ
クロー出力状態に進む遷移時間である。
ｔpLHB＋ｔpHLC ここで、ｔpLHAは、ゲート１２がロジックロー出力状態
からロジックハイ出力状態に進む遷移時間であり、ｔ
pHLBはゲート１４がロジックハイ出力状態からロジック
ロー出力状態に進む遷移時間であり、ｔpLHCはゲート１
６がロジックロー出力状態からロジックハイ出力状態に
進む遷移時間であり、ｔpHLAはゲート１２がロジックハ
イ出力状態からロジックロー出力状態に進む遷移時間で
あり、ｔpL HBはゲート１４がロジックロー出力状態から
ロジックハイ出力状態に進む遷移時間であり、かつｔ
pHLCは、ゲート１６がロジックハイ出力状態からロジッ
クロー出力状態に進む遷移時間である。
【００２６】ここで、ｔpLHA，ｔpLHBおよびｔpLHCが、
ｔpLH で表わされる同じ値を有する一方で、ｔpHLA，ｔ
pLHBおよびｔpHLCがｔpHL で表わされる同じ値を有して
いれば、上記の式は次にように表わされる。
ｔpLH で表わされる同じ値を有する一方で、ｔpHLA，ｔ
pLHBおよびｔpHLCがｔpHL で表わされる同じ値を有して
いれば、上記の式は次にように表わされる。
【００２７】ｔp ＝３ｔpLH ＋３ｔpHL 端子１９におけるゲート入力がハイのときに、ＮＯＲゲ
ート１６の出力はローにされ、このため、インバータ１
４の出力は、２ｔpHL ＋ｔpLH の遅延時間の後に、すな
わちＮＯＲゲート１６の出力において立上がる出力信号
がリングのまわりを伝播するのに必要とされる最小限の
時間の後に、ローの信号を与える。ゲートリング発振器
回路１０に対する端子１７における出力信号はｆ0 の周
波数を有している。
ート１６の出力はローにされ、このため、インバータ１
４の出力は、２ｔpHL ＋ｔpLH の遅延時間の後に、すな
わちＮＯＲゲート１６の出力において立上がる出力信号
がリングのまわりを伝播するのに必要とされる最小限の
時間の後に、ローの信号を与える。ゲートリング発振器
回路１０に対する端子１７における出力信号はｆ0 の周
波数を有している。
【００２８】図２は、エミッタ結合されたロジックＥＣ
Ｌインバータステージ２０の回路図を示しており、さら
に図３は、図１のリング発振器に用いられるようなエミ
ッタ結合されたＥＣＬ ＮＯＲゲートステージ２２を示
している。図４は、より複雑なＥＣＬインバータステー
ジを示している一方で、図５はより複雑なＮＯＲゲート
を示している。
Ｌインバータステージ２０の回路図を示しており、さら
に図３は、図１のリング発振器に用いられるようなエミ
ッタ結合されたＥＣＬ ＮＯＲゲートステージ２２を示
している。図４は、より複雑なＥＣＬインバータステー
ジを示している一方で、図５はより複雑なＮＯＲゲート
を示している。
【００２９】インバータステージ 図２を参照すると、インバータステージ２０は、１対の
エミッタ結合されたトランジスタ３０，３２を有するエ
ミッタ結合ロジックＥＣＬゲートインバータステージ回
路であり、それらのトランジスタのエミッタ端子はとも
に結合されかつ電流源３４から電流が供給されている。
反転トランジスタ３０はそのコレクタ端子を抵抗３６を
介して正の電圧源ＶCCに結合させている。非反転トラン
ジスタ３２はそのコレクタ端子を直接ＶCC電圧源に接続
させている。反転トランジスタ３０のベース端子はイン
バータステージ入力端子３８に接続される一方で、非反
転トランジスタ３２のゲートは基準電圧ＶR 、すなわち
端子４０に接続されている。トランジスタ３０のコレク
タはまた、出力ドライバトランジスタ４２のベース端子
に接続され、このトランジスタ４２はそのコレクタ端子
をＶCC電圧源に接続させ、さらにそのエミッタ端子をイ
ンバータステージの出力端子４４に接続させている。回
路の容量よりも著しく大きな容量値を有するタイミング
コンデンサ４６は、ＶCC電圧源と出力ドライバトランジ
スタ４２のエミッタ端子との間に接続されている。ゲー
ト出力端子４４は、電流源トランジスタ４８のコレクタ
端子を介して電流がそこから取り除かれる回路ノードで
ある。トランジスタ４８のエミッタ端子は、エミッタ抵
抗５０を介して内部接地ＧＲＮＤ３ノードに結合されて
いる。電流源トランジスタ４８のベース端子５２は、制
御入力端子５２に接続され、この端子５２には、基準電
圧ＶR2が供給されて、タイミングコンデンサ４６から電
流源トランジスタ４８によって引出された電流を制御す
る。
エミッタ結合されたトランジスタ３０，３２を有するエ
ミッタ結合ロジックＥＣＬゲートインバータステージ回
路であり、それらのトランジスタのエミッタ端子はとも
に結合されかつ電流源３４から電流が供給されている。
反転トランジスタ３０はそのコレクタ端子を抵抗３６を
介して正の電圧源ＶCCに結合させている。非反転トラン
ジスタ３２はそのコレクタ端子を直接ＶCC電圧源に接続
させている。反転トランジスタ３０のベース端子はイン
バータステージ入力端子３８に接続される一方で、非反
転トランジスタ３２のゲートは基準電圧ＶR 、すなわち
端子４０に接続されている。トランジスタ３０のコレク
タはまた、出力ドライバトランジスタ４２のベース端子
に接続され、このトランジスタ４２はそのコレクタ端子
をＶCC電圧源に接続させ、さらにそのエミッタ端子をイ
ンバータステージの出力端子４４に接続させている。回
路の容量よりも著しく大きな容量値を有するタイミング
コンデンサ４６は、ＶCC電圧源と出力ドライバトランジ
スタ４２のエミッタ端子との間に接続されている。ゲー
ト出力端子４４は、電流源トランジスタ４８のコレクタ
端子を介して電流がそこから取り除かれる回路ノードで
ある。トランジスタ４８のエミッタ端子は、エミッタ抵
抗５０を介して内部接地ＧＲＮＤ３ノードに結合されて
いる。電流源トランジスタ４８のベース端子５２は、制
御入力端子５２に接続され、この端子５２には、基準電
圧ＶR2が供給されて、タイミングコンデンサ４６から電
流源トランジスタ４８によって引出された電流を制御す
る。
【００３０】インバータステージの動作 図２のインバータステージの動作は以下のとおりであ
る：入力端子３８におけるロジックローレベルはトラン
ジスタ３０をターンオフする。出力ドライバトランジス
タ４２のベースはその後、正の電圧源ＶCCから抵抗３６
を介してトランジスタ４２のベースに至る電流の流れに
よってターンオンされる。トランジスタ４２を介する小
さなコレクタ−エミッタ電圧降下を除いて、出力端子４
４はＶCC電圧レベルに接続される。トランジスタ３０，
３２，４２は典型的にはＥＣＬロジックゲートのための
ものであり、さらに出力端子４４を、典型的には１ナノ
秒よりもはるかに短い時間で急速にＶCCに接続させる。
したがって、端子４４上の信号に対するいわゆる立上が
り時間は非常に小さい。
る：入力端子３８におけるロジックローレベルはトラン
ジスタ３０をターンオフする。出力ドライバトランジス
タ４２のベースはその後、正の電圧源ＶCCから抵抗３６
を介してトランジスタ４２のベースに至る電流の流れに
よってターンオンされる。トランジスタ４２を介する小
さなコレクタ−エミッタ電圧降下を除いて、出力端子４
４はＶCC電圧レベルに接続される。トランジスタ３０，
３２，４２は典型的にはＥＣＬロジックゲートのための
ものであり、さらに出力端子４４を、典型的には１ナノ
秒よりもはるかに短い時間で急速にＶCCに接続させる。
したがって、端子４４上の信号に対するいわゆる立上が
り時間は非常に小さい。
【００３１】入力端子３８におけるロジックハイはトラ
ンジスタ３０をターンオンし、これはトランジスタ４２
をターンオフさせて端子４４をＶCCに近い電圧のままに
しておく。電流源トランジスタ４８はＶR2およびエミッ
タ抵抗５０によってセットされ、端子４４から固定され
た電流を引出し、さらにこれによって端子４４における
電圧をＧＲＮＤ３のより低い電位に線形に引下げる。
ンジスタ３０をターンオンし、これはトランジスタ４２
をターンオフさせて端子４４をＶCCに近い電圧のままに
しておく。電流源トランジスタ４８はＶR2およびエミッ
タ抵抗５０によってセットされ、端子４４から固定され
た電流を引出し、さらにこれによって端子４４における
電圧をＧＲＮＤ３のより低い電位に線形に引下げる。
【００３２】トランジスタ４８を介する電流は端子５２
における制御電圧ＶR2によって制御される。したがっ
て、インバータステージ２０の出力端子４４上の信号の
いわゆる立下がり時間は、端子５２における電圧ＶR2に
よって制御されるということがわかる。典型的には、こ
の立下がり時間は、数ナノ秒またはそれ以上のオーダで
あり、一方で立上がり時間は１ナノ秒以下である。
における制御電圧ＶR2によって制御される。したがっ
て、インバータステージ２０の出力端子４４上の信号の
いわゆる立下がり時間は、端子５２における電圧ＶR2に
よって制御されるということがわかる。典型的には、こ
の立下がり時間は、数ナノ秒またはそれ以上のオーダで
あり、一方で立上がり時間は１ナノ秒以下である。
【００３３】他方のインバータステージ 図４は、より複雑なインバータステージ回路２０を示し
ており、同じ参照番号を付された要素は図２と共通して
いる。電流源トランジスタ３４´は、図２の電流源３４
と同じ機能をもたらしている。電流源トランジスタ３４
´のベース端子に接続された端子６０は、そこに与えら
れた基準電圧ＶR1を有しており、エミッタ結合されたト
ランジスタの対３０，３２への電流を制御する。Ｖ
R1は、温度補償された電圧であり、この電圧は、たとえ
ば集積回路上で利用可能である。ＶR1はまた、電流源ト
ランジスタ６２を含む電圧源回路に対する基準電圧であ
り、このトランジスタ６２は、そのエミッタをエミッタ
抵抗６３を介して局所的アース電位６４（図２のＶＲに
対応する）に接続させ、そのコレクタを基準電圧端子４
０に結合させ、さらに他方の抵抗６５およびダイオード
接続されたトランジスタ６６を介してＶCCに接続させて
いる。
ており、同じ参照番号を付された要素は図２と共通して
いる。電流源トランジスタ３４´は、図２の電流源３４
と同じ機能をもたらしている。電流源トランジスタ３４
´のベース端子に接続された端子６０は、そこに与えら
れた基準電圧ＶR1を有しており、エミッタ結合されたト
ランジスタの対３０，３２への電流を制御する。Ｖ
R1は、温度補償された電圧であり、この電圧は、たとえ
ば集積回路上で利用可能である。ＶR1はまた、電流源ト
ランジスタ６２を含む電圧源回路に対する基準電圧であ
り、このトランジスタ６２は、そのエミッタをエミッタ
抵抗６３を介して局所的アース電位６４（図２のＶＲに
対応する）に接続させ、そのコレクタを基準電圧端子４
０に結合させ、さらに他方の抵抗６５およびダイオード
接続されたトランジスタ６６を介してＶCCに接続させて
いる。
【００３４】図４は、破線で示されたより複雑な電流源
回路７０を含んでおり、出力端子４４からトランジスタ
７４を介して与えられた、わずか２５０μＡの電流を制
御するための制御端子７１，７２および７３を有してい
る。端子７１は、そこに与えられた電圧信号ＶR2を有し
ており、電流源トランジスタ７６，７８を介する電流を
制御し、以下に示されるように、電圧制御発振器の一方
のステージを位相制御する。電圧ＶR2の増大は、端子４
４からの電流を増大させ、かつ発振周波数を増大させ
る。端子７２は、そこに与えられた電圧信号ＶR3を有し
ており、トランジスタ８０を介する電流を制御し、この
トランジスタ８０は、発振器またはステージのための周
波数の調整の範囲を設定する。端子７３は、そこに与え
られた電圧信号ＶR4を有しており、トランジスタ８２お
よび発振器周波数を独立して制御する。ＶR4を増大する
ことは、周波数を減少させ、かつ範囲において０．７５
ｆ0最大およびｆ0 最大に限定され、ここでｆ0 最大
は、電圧ＶR2の特定の値に対して得られた最大周波数で
ある。
回路７０を含んでおり、出力端子４４からトランジスタ
７４を介して与えられた、わずか２５０μＡの電流を制
御するための制御端子７１，７２および７３を有してい
る。端子７１は、そこに与えられた電圧信号ＶR2を有し
ており、電流源トランジスタ７６，７８を介する電流を
制御し、以下に示されるように、電圧制御発振器の一方
のステージを位相制御する。電圧ＶR2の増大は、端子４
４からの電流を増大させ、かつ発振周波数を増大させ
る。端子７２は、そこに与えられた電圧信号ＶR3を有し
ており、トランジスタ８０を介する電流を制御し、この
トランジスタ８０は、発振器またはステージのための周
波数の調整の範囲を設定する。端子７３は、そこに与え
られた電圧信号ＶR4を有しており、トランジスタ８２お
よび発振器周波数を独立して制御する。ＶR4を増大する
ことは、周波数を減少させ、かつ範囲において０．７５
ｆ0最大およびｆ0 最大に限定され、ここでｆ0 最大
は、電圧ＶR2の特定の値に対して得られた最大周波数で
ある。
【００３５】電流の１次関数である出力周波数を伴う発
振器は、図１に示されたようなリング発振器を形成する
ことによって提供されている。ベース電流および有限電
流利得を無視することによって、およびコンデンサＣ４
６および他の容量の定数に対して、および固定された電
圧レベルに対して、放電電流Ｉは、以下のように表わさ
れる。
振器は、図１に示されたようなリング発振器を形成する
ことによって提供されている。ベース電流および有限電
流利得を無視することによって、およびコンデンサＣ４
６および他の容量の定数に対して、および固定された電
圧レベルに対して、放電電流Ｉは、以下のように表わさ
れる。
【００３６】Ｉ＝Ｉ74 Ｉ74＝Ｉ80＋Ｉ76 ＝Ｉ80＋１／２Ｉ78 ＶR3＝ＶR4およびＩ76＝３Ｉ78に対して、 Ｉ32＝（ＶR4−Ｑ10,11 ）4 ／５ＲＵ１ Ｉ74＝３／４Ｉ32＋３／４Ｉ32（１／６） Ｉ74＝３／５（１＋１／６）（ＶR2−Ｑ10,11 ）／ＲＵ
１ したがって、放電電流は制御電圧のほぼ１次関数とな
る。
１ したがって、放電電流は制御電圧のほぼ１次関数とな
る。
【００３７】ＮＯＲゲートステージ 図３を参照すると、第１図のＮＯＲゲート１６に対応す
るＮＯＲゲート回路２２が示されている。１対のトラン
ジスタ８０，８２は、ともに結合されたそれらのエミッ
タ端子を有しており、電流源８４から電流が与えられ
る。トランジスタ８０は反転入力トランジスタであり、
このトランジスタは、抵抗８６を介して電源電圧ＶCCに
結合されたコレクタを有しており、一方で非反転トラン
ジスタ８２は、電源電圧ＶCCに直接接続されたコレクタ
端子を有している。反転入力トランジスタ８０のベース
は入力端子８８に接続され、この端子８８は、たとえ
ば、図２において示されたようなインバータステージ２
０の出力端子４４に接続され得る。非反転入力トランジ
スタ８２のベースは基準電圧端子９０に接続され、この
端子には基準電圧Ｖr が供給される。出力ドライバトラ
ンジスタ９２は、反転入力トランジスタ８０のコレクタ
に接続されたベースを有している。出力端子９４は、そ
こからＶCC電圧源に接続されたタイミングコンデンサ９
６を有している。出力端子９４は、電流源９８のコレク
タ端子を介してそこから電流を除去させ、電流源９８は
抵抗１００を介してＧＲＮＤ３端子に結合されたエミッ
タを有している。トランジスタ９８のベースは端子９９
に接続され、この端子９９は、そこに接続された基準電
圧ＶR2を有している。第２の反転入力トランジスタ１０
２は、図示されるようにトランジスタ８０に並列に接続
されている。第２の反転トランジスタ１０２のベース端
子はゲート入力端子１０４に接続され、そこにはＮＯＲ
ゲート２２を不能化するための信号が与えられる。
るＮＯＲゲート回路２２が示されている。１対のトラン
ジスタ８０，８２は、ともに結合されたそれらのエミッ
タ端子を有しており、電流源８４から電流が与えられ
る。トランジスタ８０は反転入力トランジスタであり、
このトランジスタは、抵抗８６を介して電源電圧ＶCCに
結合されたコレクタを有しており、一方で非反転トラン
ジスタ８２は、電源電圧ＶCCに直接接続されたコレクタ
端子を有している。反転入力トランジスタ８０のベース
は入力端子８８に接続され、この端子８８は、たとえ
ば、図２において示されたようなインバータステージ２
０の出力端子４４に接続され得る。非反転入力トランジ
スタ８２のベースは基準電圧端子９０に接続され、この
端子には基準電圧Ｖr が供給される。出力ドライバトラ
ンジスタ９２は、反転入力トランジスタ８０のコレクタ
に接続されたベースを有している。出力端子９４は、そ
こからＶCC電圧源に接続されたタイミングコンデンサ９
６を有している。出力端子９４は、電流源９８のコレク
タ端子を介してそこから電流を除去させ、電流源９８は
抵抗１００を介してＧＲＮＤ３端子に結合されたエミッ
タを有している。トランジスタ９８のベースは端子９９
に接続され、この端子９９は、そこに接続された基準電
圧ＶR2を有している。第２の反転入力トランジスタ１０
２は、図示されるようにトランジスタ８０に並列に接続
されている。第２の反転トランジスタ１０２のベース端
子はゲート入力端子１０４に接続され、そこにはＮＯＲ
ゲート２２を不能化するための信号が与えられる。
【００３８】図５は、図３のＮＯＲゲート回路２２に対
する回路図をより詳細に示しており、同一の参照番号は
双方の回路に共通の構成要素に対して用いられている。
図５の回路の左側は図４の回路に非常に類似しており、
第２の反転入力トランジスタ１０２が付加されている。
図５はまた、充電コンデンサを伴わずかつ正の電源電圧
ＥＣＬ ＶＣＣと、他のロジック回路とのインターフェ
イスのための出力ＹＹとを有する並列インバータゲート
回路１１０を示している。
する回路図をより詳細に示しており、同一の参照番号は
双方の回路に共通の構成要素に対して用いられている。
図５の回路の左側は図４の回路に非常に類似しており、
第２の反転入力トランジスタ１０２が付加されている。
図５はまた、充電コンデンサを伴わずかつ正の電源電圧
ＥＣＬ ＶＣＣと、他のロジック回路とのインターフェ
イスのための出力ＹＹとを有する並列インバータゲート
回路１１０を示している。
【００３９】ＶＣＯ 図６を参照すると、上述のような３つのインバータステ
ージ１２０，１２２，１２４がリング発振器の形状で、
タイミングコンデンサ１２１，１２３，１２５を伴って
示されている。図２および図４を参照すると、インバー
タのターン時間ｔpLH または立上がり時間は、タイミン
グコンデンサによってわずかに影響を受けるのみであ
る。ターンオフ時間ｔpLH または立下がり時間は、端子
４４への充電電流の逆１次関数である。ゲート遅延およ
び、したがってそのようなインバータステージを用いる
リング発振器の期間は、（１）端子４０における非常に
高いレベルから電圧ＶR への電圧の変動と、（２）放電
電流の大きさと、（３）コンデンサ４６の値とによって
決定される。コンデンサ４６を固定しかつ電圧の変動を
固定することによって、発振器の周波数は、端子４４へ
の充電電流Ｉの１次関数である。
ージ１２０，１２２，１２４がリング発振器の形状で、
タイミングコンデンサ１２１，１２３，１２５を伴って
示されている。図２および図４を参照すると、インバー
タのターン時間ｔpLH または立上がり時間は、タイミン
グコンデンサによってわずかに影響を受けるのみであ
る。ターンオフ時間ｔpLH または立下がり時間は、端子
４４への充電電流の逆１次関数である。ゲート遅延およ
び、したがってそのようなインバータステージを用いる
リング発振器の期間は、（１）端子４０における非常に
高いレベルから電圧ＶR への電圧の変動と、（２）放電
電流の大きさと、（３）コンデンサ４６の値とによって
決定される。コンデンサ４６を固定しかつ電圧の変動を
固定することによって、発振器の周波数は、端子４４へ
の充電電流Ｉの１次関数である。
【００４０】図６および図７の構成は、集積回路の形態
で与えられて、とりわけ電圧制御リング発振器を提供す
る。
で与えられて、とりわけ電圧制御リング発振器を提供す
る。
【００４１】マンチェスターエンコーダのために用いら
れる、アドバンスト・マイクロ・デバイシィズ・インコ
ーポレーテッドのＡＭ７９９１回路において、リング発
振器は４０ＭＨz で作動しかつ４で分割されて１／４ビ
ット間隔でクロック信号を供給する。制御された立下が
り時間は７．６ナノ秒であり、電圧の差は０．５Ｖであ
り、全体の固定されたそして寄生充電容量は３．８ pＦ
である。
れる、アドバンスト・マイクロ・デバイシィズ・インコ
ーポレーテッドのＡＭ７９９１回路において、リング発
振器は４０ＭＨz で作動しかつ４で分割されて１／４ビ
ット間隔でクロック信号を供給する。制御された立下が
り時間は７．６ナノ秒であり、電圧の差は０．５Ｖであ
り、全体の固定されたそして寄生充電容量は３．８ pＦ
である。
【００４２】フェーズロックループ ＡＭ７９９１回路のフェーズロックデジタルデータレシ
ーバの各部が示され、第１の電圧制御発振器ＶＣＯおよ
び第２の基準ＶＣＯは、周波数の制限をもたらし、かつ
基準周波数信号に対する位相制御をもたらす。通信レシ
ーバは、マッチされた集積回路要素を利用するように設
計され、種々の規格において述べられているタイミング
および獲得の要求に適合するように設計されている。さ
らに、回復した基準周波数は、どのような状態下におい
ても１５％だけ伝送周波数を越えてはいけない。
ーバの各部が示され、第１の電圧制御発振器ＶＣＯおよ
び第２の基準ＶＣＯは、周波数の制限をもたらし、かつ
基準周波数信号に対する位相制御をもたらす。通信レシ
ーバは、マッチされた集積回路要素を利用するように設
計され、種々の規格において述べられているタイミング
および獲得の要求に適合するように設計されている。さ
らに、回復した基準周波数は、どのような状態下におい
ても１５％だけ伝送周波数を越えてはいけない。
【００４３】図６および図７は、マンチェスターコード
化データ信号をデコードするためのクロック基準ジェネ
レータに対するロジック図である。図６の主基準ジェネ
レータ（ＭＲＧ）回路１３０は、制御信号×４を発生す
るアナログフェーズロックループである。ＭＲＧ１３０
は、インバータ１２０，１２２，１２４を有するＶＣＯ
１３２を含み、４分割回路１３４につながっている。
化データ信号をデコードするためのクロック基準ジェネ
レータに対するロジック図である。図６の主基準ジェネ
レータ（ＭＲＧ）回路１３０は、制御信号×４を発生す
るアナログフェーズロックループである。ＭＲＧ１３０
は、インバータ１２０，１２２，１２４を有するＶＣＯ
１３２を含み、４分割回路１３４につながっている。
【００４４】図５の並列インバータ回路１１０に類似す
るＶＣＯ出力バッファステージ１３５が設けられてい
る。エッジトリガされたＤフリップフロップ４分割回路
１３４は、出力信号を分割し、この出力信号は遅延回路
１３６を介して遅延され、位相基準回路１３７の一方の
入力にＶＣＯ信号ＦＣＫを与える。位相基準回路１３７
に対する第２の入力信号ＴＣＫは、システムに対する水
晶発振源（図示せず）から与えられる伝送基準周波数ク
ロックである。位相基準回路は、パルス位置位相検出器
として２つのＤフリップフロップを用いかつＤフリップ
フロップ出力信号は、位相訂正、レベル形成回路１３８
に入力される。回路１３８の出力は×４信号であり、こ
れは図２，図３，図４および図５のＶR2に対応するＶＣ
Ｏ電圧制御信号である。
るＶＣＯ出力バッファステージ１３５が設けられてい
る。エッジトリガされたＤフリップフロップ４分割回路
１３４は、出力信号を分割し、この出力信号は遅延回路
１３６を介して遅延され、位相基準回路１３７の一方の
入力にＶＣＯ信号ＦＣＫを与える。位相基準回路１３７
に対する第２の入力信号ＴＣＫは、システムに対する水
晶発振源（図示せず）から与えられる伝送基準周波数ク
ロックである。位相基準回路は、パルス位置位相検出器
として２つのＤフリップフロップを用いかつＤフリップ
フロップ出力信号は、位相訂正、レベル形成回路１３８
に入力される。回路１３８の出力は×４信号であり、こ
れは図２，図３，図４および図５のＶR2に対応するＶＣ
Ｏ電圧制御信号である。
【００４５】インバータステージ１２０，１２２，１２
４に対応するＶＲ３およびＶＲ４入力はともに接続さ
れ、かつ集積回路電源電圧ＶCCの１／２にセットされる
内部バイアス電圧に接続される。ＴＣＫ信号を入力とし
てそして×４（またはＶR2）を出力として考えると、こ
のループは、周波数−電圧変換器である。×４はまた、
図７のクロック基準リカバリフェーズロックループ１４
２のデコーダＶＣＯ（ＤＶＣＯ）１４０部分に対する２
つの制御電圧の一方として用いられるということがわか
るであろう。
４に対応するＶＲ３およびＶＲ４入力はともに接続さ
れ、かつ集積回路電源電圧ＶCCの１／２にセットされる
内部バイアス電圧に接続される。ＴＣＫ信号を入力とし
てそして×４（またはＶR2）を出力として考えると、こ
のループは、周波数−電圧変換器である。×４はまた、
図７のクロック基準リカバリフェーズロックループ１４
２のデコーダＶＣＯ（ＤＶＣＯ）１４０部分に対する２
つの制御電圧の一方として用いられるということがわか
るであろう。
【００４６】図７を参照すると、ＤＶＣＯ１４０は図６
のＭＲＧ ＶＣＯ１３２に類似している。ＤＶＣＯに対
するＶＲ２端子は、図６からの×４に接続されている。
ＤＶＣＯのＶＲ３は、（２つの発振器間のクロストーク
を最小限にするために）ＶCCの１／２にセットされた別
々のバイアス電圧に接続される。ＤＶＣＯに対するＶＲ
4 は位相制御電圧である。
のＭＲＧ ＶＣＯ１３２に類似している。ＤＶＣＯに対
するＶＲ２端子は、図６からの×４に接続されている。
ＤＶＣＯのＶＲ３は、（２つの発振器間のクロストーク
を最小限にするために）ＶCCの１／２にセットされた別
々のバイアス電圧に接続される。ＤＶＣＯに対するＶＲ
4 は位相制御電圧である。
【００４７】ＤＶＣＯフェーズロックループ１４２に対
する入力ロジック信号は、有効な受信信号の検出信号Ｖ
ＣＯＧと、受信ライン活性信号ＰＬ２とを含む。伝送ク
ロック基準信号、すなわちＴＣＫは、水晶制御されかつ
システム基準信号として機能する。リカバーされたマン
チェスタークロック信号ＭＮＣＫはまた、ＤＶＣＯルー
プ１４２に与えられる。
する入力ロジック信号は、有効な受信信号の検出信号Ｖ
ＣＯＧと、受信ライン活性信号ＰＬ２とを含む。伝送ク
ロック基準信号、すなわちＴＣＫは、水晶制御されかつ
システム基準信号として機能する。リカバーされたマン
チェスタークロック信号ＭＮＣＫはまた、ＤＶＣＯルー
プ１４２に与えられる。
【００４８】クロック基準リカバリループ１４２は、図
６のＭＲＧ回路１３０のＶＣＯ１３２からＶＲ２によっ
て周波数範囲において制御される、デコーダＶＣＯ１４
０を含んでいる。ＶＣＯ１４０は、３つのＥＣＬインバ
ータステージ１４４，１４６，１４８と、並列出力イン
バータ１５１と、対応する充電コンデンサ１４５，１４
７，１４９とを含んでいる。ＶＣＯ回路１４０の出力
は、端子１５０から４分割回路１５２へ与えられ、さら
にその後レシーバクロックＲＣＫとして、適当に遅延さ
れた２回のレシーバを提供するパルス位置位相回路１５
４の一方の入力へ与えられる。位相検出回路１５４への
他方の入力は、選択ゲート１５３Ａおよび１５３Ｂを介
して信号ＰＬ２によってゲート処理される、システム基
準信号伝送クロックＴＣＫまたは受信されたマンチェス
タークロック信号ＭＮＣＫのいずれかである。位相検出
器１５４の出力は、レベルシフト回路１５６を介してレ
ベルシフトされ、これはデコーダＶＣＯ１４０に位相制
御電圧信号ＶＲ４を与える。デコーダＶＣＯ１４０はま
た、ＭＲＧ回路１３０のＶＣＯループからＶＲ２として
周波数制御電圧信号を受取り、これは、受信された信号
上に容易にロックするための制限内に、ＤＶＣＯループ
の周波数を限定する。
６のＭＲＧ回路１３０のＶＣＯ１３２からＶＲ２によっ
て周波数範囲において制御される、デコーダＶＣＯ１４
０を含んでいる。ＶＣＯ１４０は、３つのＥＣＬインバ
ータステージ１４４，１４６，１４８と、並列出力イン
バータ１５１と、対応する充電コンデンサ１４５，１４
７，１４９とを含んでいる。ＶＣＯ回路１４０の出力
は、端子１５０から４分割回路１５２へ与えられ、さら
にその後レシーバクロックＲＣＫとして、適当に遅延さ
れた２回のレシーバを提供するパルス位置位相回路１５
４の一方の入力へ与えられる。位相検出回路１５４への
他方の入力は、選択ゲート１５３Ａおよび１５３Ｂを介
して信号ＰＬ２によってゲート処理される、システム基
準信号伝送クロックＴＣＫまたは受信されたマンチェス
タークロック信号ＭＮＣＫのいずれかである。位相検出
器１５４の出力は、レベルシフト回路１５６を介してレ
ベルシフトされ、これはデコーダＶＣＯ１４０に位相制
御電圧信号ＶＲ４を与える。デコーダＶＣＯ１４０はま
た、ＭＲＧ回路１３０のＶＣＯループからＶＲ２として
周波数制御電圧信号を受取り、これは、受信された信号
上に容易にロックするための制限内に、ＤＶＣＯループ
の周波数を限定する。
【００４９】マッチされた集積回路のＶＣＯ回路に対す
るシステムの動作は以下のとおりである：受取られたデ
ータチャネルがアイドルであるときに、ＰＬ２はローで
あり、このためＤＶＣＯはＴＣＫにロックされる。信号
がデータライン上で検出されるときに、ＶＣＯＧはロジ
ックハイレベルに進み、このレベルはインバータステー
ジ１４８，１５１の出力をローにセットし、除算器１５
２のカウンタをクリアしかつマンチェスターデータセル
の負のクロック遷移において位相検出器１５４のステー
ジをクリアする。このクロック遷移はまた、それに続く
負の入力遷移において入ってくるクロックを能動化する
ＶＣＯＧ信号を発生する。次の負の入力遷移において、
ＶＣＯＧはローに進み、ＤＶＣＯ１４０を再度開始させ
てこの負の入力遷移に同期させかつＰＬ２は能動化され
て入ってくるデータからのクロック信号を受取る。除算
器１５２のステージにおけるプリセットカウントを保持
するための遅延の後に、クリア入力信号が除算器１５２
および位相検出器１５４から除去される。ＤＶＣＯ１４
０はその最初の期間を通じて循環し、かつ並列ステージ
１４９の端子１５０上の第２の立上がりは除算器１５２
をクロックしてＲＣＫを発生する。端子１５０における
５番目の前縁は入ってくるクロックＭＮＣＫと比較され
る。ループ１４２に対する位相誤差訂正信号は、ＤＶＣ
Ｏ１４０のＶR4の×３として与えられる。
るシステムの動作は以下のとおりである：受取られたデ
ータチャネルがアイドルであるときに、ＰＬ２はローで
あり、このためＤＶＣＯはＴＣＫにロックされる。信号
がデータライン上で検出されるときに、ＶＣＯＧはロジ
ックハイレベルに進み、このレベルはインバータステー
ジ１４８，１５１の出力をローにセットし、除算器１５
２のカウンタをクリアしかつマンチェスターデータセル
の負のクロック遷移において位相検出器１５４のステー
ジをクリアする。このクロック遷移はまた、それに続く
負の入力遷移において入ってくるクロックを能動化する
ＶＣＯＧ信号を発生する。次の負の入力遷移において、
ＶＣＯＧはローに進み、ＤＶＣＯ１４０を再度開始させ
てこの負の入力遷移に同期させかつＰＬ２は能動化され
て入ってくるデータからのクロック信号を受取る。除算
器１５２のステージにおけるプリセットカウントを保持
するための遅延の後に、クリア入力信号が除算器１５２
および位相検出器１５４から除去される。ＤＶＣＯ１４
０はその最初の期間を通じて循環し、かつ並列ステージ
１４９の端子１５０上の第２の立上がりは除算器１５２
をクロックしてＲＣＫを発生する。端子１５０における
５番目の前縁は入ってくるクロックＭＮＣＫと比較され
る。ループ１４２に対する位相誤差訂正信号は、ＤＶＣ
Ｏ１４０のＶR4の×３として与えられる。
【００５０】ＤＶＣＯはその後、入ってくるクロックＭ
ＮＣＫ上にロックされ、ＶＣＯＧハイ−ロー遷移からＭ
ＮＣＫをトラッキングする。入ってくる信号が停止する
ときに、ＰＬ２は除去されかつＤＶＣＯループ１４２は
ＴＣＫのトラッキングを再開する。
ＮＣＫ上にロックされ、ＶＣＯＧハイ−ロー遷移からＭ
ＮＣＫをトラッキングする。入ってくる信号が停止する
ときに、ＰＬ２は除去されかつＤＶＣＯループ１４２は
ＴＣＫのトラッキングを再開する。
【００５１】フェーズロックループに接続されたとき
に、ＶＣＯ周波数を維持するために必要とされるように
制御電圧が変化する。ＶＣＯの各インバータステージは
精密に制御された立下がり時間を与える。
に、ＶＣＯ周波数を維持するために必要とされるように
制御電圧が変化する。ＶＣＯの各インバータステージは
精密に制御された立下がり時間を与える。
【００５２】正確なパルス遅延 図８は、時間−遅延回路２００を示しており、この回路
２００は、その入力端子Ａに現われるパルス信号に対す
る正確な時間−遅延を発生するために用いられている。
ここで、図６のフェーズロックループの制御電圧の×４
が基準信号の周波数にほぼ正比例するということ、すな
わち基準信号の周波数の変化に従って制御電圧Ｘ４が変
化するということを確認する。この関係は、所定の遅延
の数パーセントという精度を伴って非常に正確な遅延を
もたらすために用いられている。良好な近似のために、
制御電圧はＶＣＯゲートステージの立下がり時間に比例
している。
２００は、その入力端子Ａに現われるパルス信号に対す
る正確な時間−遅延を発生するために用いられている。
ここで、図６のフェーズロックループの制御電圧の×４
が基準信号の周波数にほぼ正比例するということ、すな
わち基準信号の周波数の変化に従って制御電圧Ｘ４が変
化するということを確認する。この関係は、所定の遅延
の数パーセントという精度を伴って非常に正確な遅延を
もたらすために用いられている。良好な近似のために、
制御電圧はＶＣＯゲートステージの立下がり時間に比例
している。
【００５３】図８は、非反転ＥＣＬステージ２０２を示
しており、これは出力端子Ｂを有しており、その端子Ｂ
と正の電源電圧ＶDDとの間に結合された遅延−タイミン
グコンデンサ２０４を備えている。遅延電流源トランジ
スタ２０６は、端子Ｂと、抵抗２０８を介してアース電
位との間に結合されたコレクタを有している。電流Ｉ
210 は、電流源トランジスタ２０６のこのベース端子２
１２において制御電圧ＶＲ２によって制御される。前述
のように、端子Ｂにおける信号の立下がり時間は電流Ｉ
210 によって制御され、この電流は端子２１２において
ＶR2によって制御される。もしもＶR2が、図６に示され
るように、フェーズロックループの制御電圧であれば、
端子Ｂにおける信号の立下がり時間はフェーズロックル
ープへの基準信号の周波数に比例している。
しており、これは出力端子Ｂを有しており、その端子Ｂ
と正の電源電圧ＶDDとの間に結合された遅延−タイミン
グコンデンサ２０４を備えている。遅延電流源トランジ
スタ２０６は、端子Ｂと、抵抗２０８を介してアース電
位との間に結合されたコレクタを有している。電流Ｉ
210 は、電流源トランジスタ２０６のこのベース端子２
１２において制御電圧ＶＲ２によって制御される。前述
のように、端子Ｂにおける信号の立下がり時間は電流Ｉ
210 によって制御され、この電流は端子２１２において
ＶR2によって制御される。もしもＶR2が、図６に示され
るように、フェーズロックループの制御電圧であれば、
端子Ｂにおける信号の立下がり時間はフェーズロックル
ープへの基準信号の周波数に比例している。
【００５４】ヒステリシス回路２１４は、端子Ｂに接続
された入力を有しており、さらに出力信号は端子Ｃに与
えられる。図８の端子Ａ，ＢおよびＣにおける電圧波形
は、図９に示されている。時間−遅延ｔD は、Ｉ210 の
大きさに反比例していることがわかる。図９は端子Ａに
おける２つの入力パルスを示しており、その第１のパル
スはパルス幅時間ＰＷ１を有しており、第２のパルスは
パルス幅ＰＷ２を有している。ヒステリシス回路２１４
は、より高いしきい値電圧Ｒ1 とより低いしきい値電圧
Ｒ0 とを有しており、ヒステリシス電圧はこれらの間の
差である。第１のパルスは、ＴD0の遅延の後に端子Ｃに
おける出力パルスの前縁をトリガする。パルス幅時間Ｐ
Ｗ１が終了した後において、小さな遅延ｔD1の後に、す
なわち端子Ｂにおける信号がより高いしきい値Ｒ１を越
えた後に、出力パルスの後縁が生じる。
された入力を有しており、さらに出力信号は端子Ｃに与
えられる。図８の端子Ａ，ＢおよびＣにおける電圧波形
は、図９に示されている。時間−遅延ｔD は、Ｉ210 の
大きさに反比例していることがわかる。図９は端子Ａに
おける２つの入力パルスを示しており、その第１のパル
スはパルス幅時間ＰＷ１を有しており、第２のパルスは
パルス幅ＰＷ２を有している。ヒステリシス回路２１４
は、より高いしきい値電圧Ｒ1 とより低いしきい値電圧
Ｒ0 とを有しており、ヒステリシス電圧はこれらの間の
差である。第１のパルスは、ＴD0の遅延の後に端子Ｃに
おける出力パルスの前縁をトリガする。パルス幅時間Ｐ
Ｗ１が終了した後において、小さな遅延ｔD1の後に、す
なわち端子Ｂにおける信号がより高いしきい値Ｒ１を越
えた後に、出力パルスの後縁が生じる。
【００５５】パルス幅ＰＷ２を有する第２の入力パルス
は、端子Ｂにおける信号がＲ0 以下に下がり、かつヒス
テリシス回路２１４をトリガするには短すぎる持続時間
を有している。したがって、端子Ｃには出力パルスは生
じない。したがって、図８の回路は、パルス幅ディスク
リミネータとして用いることができ、端子Ａにおける入
力パルスは、端子Ｃにおける遅延された出力パルスをト
リガしない前述の値よりも小さい幅または持続時間を有
している。同様に、この回路は、或る所定の最大周波数
よりも低い周波数で、または或る範囲内でパルスを検出
するために図８に示すように２つの回路を直列に接続す
ることによってその補数を伴って、有効な信号が存在す
ることを検出するために用いられる。所望の信号の周波
数が知られているときに、このタイプの回路は、帯域外
のノイズを排除しかつ所望の搬送波信号の存在を検出す
るために有用である。
は、端子Ｂにおける信号がＲ0 以下に下がり、かつヒス
テリシス回路２１４をトリガするには短すぎる持続時間
を有している。したがって、端子Ｃには出力パルスは生
じない。したがって、図８の回路は、パルス幅ディスク
リミネータとして用いることができ、端子Ａにおける入
力パルスは、端子Ｃにおける遅延された出力パルスをト
リガしない前述の値よりも小さい幅または持続時間を有
している。同様に、この回路は、或る所定の最大周波数
よりも低い周波数で、または或る範囲内でパルスを検出
するために図８に示すように２つの回路を直列に接続す
ることによってその補数を伴って、有効な信号が存在す
ることを検出するために用いられる。所望の信号の周波
数が知られているときに、このタイプの回路は、帯域外
のノイズを排除しかつ所望の搬送波信号の存在を検出す
るために有用である。
【００５６】図１０は、エッジトリガされたＤフリップ
フロップ２１６に関連して用いられるそのような組合わ
せを示している。入力信号ＩＮは、ＥＣＬインバータス
テージ２２０の入力端子２１８に現われ、このＥＣＬイ
ンバータステージ２２０は、非反転ＥＣＬインバータス
テージ２２２の入力端子に結合された出力端子を有して
おり、この非反転ＥＣＬインバータステージ２２２は、
図８のＶＲ２によって制御される電流源に類似する電流
源から適当な電流Ｉ1 によって与えられる出力端子２２
６を有している。Ｃ1 コンデンサ２２４は、出力端子２
２６と、正の電圧基準端子２２８との間に接続されてい
る。ヒステリシス回路２３０の入力は、端子２２６に接
続され、かつヒステリシス回路２３０の出力端子Ｅは、
エッジトリガされたＤフリップフロップ２１６のクリア
入力ＣＬＲに接続されている。
フロップ２１６に関連して用いられるそのような組合わ
せを示している。入力信号ＩＮは、ＥＣＬインバータス
テージ２２０の入力端子２１８に現われ、このＥＣＬイ
ンバータステージ２２０は、非反転ＥＣＬインバータス
テージ２２２の入力端子に結合された出力端子を有して
おり、この非反転ＥＣＬインバータステージ２２２は、
図８のＶＲ２によって制御される電流源に類似する電流
源から適当な電流Ｉ1 によって与えられる出力端子２２
６を有している。Ｃ1 コンデンサ２２４は、出力端子２
２６と、正の電圧基準端子２２８との間に接続されてい
る。ヒステリシス回路２３０の入力は、端子２２６に接
続され、かつヒステリシス回路２３０の出力端子Ｅは、
エッジトリガされたＤフリップフロップ２１６のクリア
入力ＣＬＲに接続されている。
【００５７】入力端子２１８はまた、他方のＥＣＬ非反
転ＥＣＬステージ２３２の入力端子に接続され、この非
反転ＥＣＬステージ２３２は、電流源から他方の電流Ｉ
2 によって与えられた出力端子２３６を有している。Ｃ
２コンデンサ２３４は、出力端子２３６と、正の電圧基
準端子２３８との間に接続されている。他方のヒステリ
シス回路２４０の入力は、端子２３６に接続され、かつ
ヒステリシス回路２４０の出力端子Ｆは、Ｄフリップフ
ロップ２１６のクロック入力に接続され、このＤフリッ
プフロップ２１６は、Ｑ出力端子Ｇを有し、この端子Ｇ
において、十分なオン時間を有する入力パルス信号に対
する信号ＣＡＲＲが現われる。図１１は、図１０の回路
の種々の端子における波形を示している。
転ＥＣＬステージ２３２の入力端子に接続され、この非
反転ＥＣＬステージ２３２は、電流源から他方の電流Ｉ
2 によって与えられた出力端子２３６を有している。Ｃ
２コンデンサ２３４は、出力端子２３６と、正の電圧基
準端子２３８との間に接続されている。他方のヒステリ
シス回路２４０の入力は、端子２３６に接続され、かつ
ヒステリシス回路２４０の出力端子Ｆは、Ｄフリップフ
ロップ２１６のクロック入力に接続され、このＤフリッ
プフロップ２１６は、Ｑ出力端子Ｇを有し、この端子Ｇ
において、十分なオン時間を有する入力パルス信号に対
する信号ＣＡＲＲが現われる。図１１は、図１０の回路
の種々の端子における波形を示している。
【００５８】図１２および図１３は各々、非反転および
反転時間遅延回路の回路図である。図１２の非反転回路
は、図８のロジック回路に対応している。図１３の反転
回路は、図１０の遅延回路に対応している。同じ参照番
号は、同じ構成要素に対する各回路において用いられて
いる。Ｑ１，Ｑ２，Ｑ４，Ｑ５，Ｑ６およびＣは、図２
に示されたそれらと同様のＥＣＬステージを形成する。
Ｑ７，Ｑ９およびＱ１１はヒステリシス回路を形成す
る。
反転時間遅延回路の回路図である。図１２の非反転回路
は、図８のロジック回路に対応している。図１３の反転
回路は、図１０の遅延回路に対応している。同じ参照番
号は、同じ構成要素に対する各回路において用いられて
いる。Ｑ１，Ｑ２，Ｑ４，Ｑ５，Ｑ６およびＣは、図２
に示されたそれらと同様のＥＣＬステージを形成する。
Ｑ７，Ｑ９およびＱ１１はヒステリシス回路を形成す
る。
【００５９】図１２の回路の動作は以下のとおりであ
る：Ｑ１は最初オンであり、Ｑ２はオフであり、Ｑ４の
エミッタはハイである。入力Ａがローに遷移するとき
に、Ｑ２はターンオンし、かつＱ４はターンオフする。
Ｑ７のベースはその後、Ｑ５を介する電流とＣとによっ
て決定される速度でアース電位に向かって充電する。Ｑ
７のベースと、Ｑ１１のベースとが０Ｖの差に近づくと
きに、電流はＱ７からＱ１１へシフトされる。トランジ
スタＱ９は、Ｑ１１のベースに基準電圧を与え、さらに
導通開始時に、トランジスタＱ１１において、そのしき
い値はより低くされて、差分入力Ｑ７，Ｑ１１に正のフ
ィードバック信号を与える。Ｑ１１における電流の流れ
初めに、フィードバック信号は、このゲートのしきい値
をシフトし、このため、Ｑ１４のエミッタにおける出力
はハイをローに切換える。Ａにおける入力端子は、正常
なロジック電圧変動を受けかつＱ１４のエミッタにおけ
る出力は正常なロジック電圧変動を与える。Ｑ４のベー
スにおける内部信号は３／２ロジック変動である。Ｑ７
のベースにおけるロジック０しきい値は、１ロジック変
動であり、ロジック１しきい値は、１／２ロジック変動
である。ヒステリシス電圧は１／２ロジック変動であ
り、内部ノイズマージンは入力端子Ａにおけるどの状態
に対しても１／２ロジック変動である。
る：Ｑ１は最初オンであり、Ｑ２はオフであり、Ｑ４の
エミッタはハイである。入力Ａがローに遷移するとき
に、Ｑ２はターンオンし、かつＱ４はターンオフする。
Ｑ７のベースはその後、Ｑ５を介する電流とＣとによっ
て決定される速度でアース電位に向かって充電する。Ｑ
７のベースと、Ｑ１１のベースとが０Ｖの差に近づくと
きに、電流はＱ７からＱ１１へシフトされる。トランジ
スタＱ９は、Ｑ１１のベースに基準電圧を与え、さらに
導通開始時に、トランジスタＱ１１において、そのしき
い値はより低くされて、差分入力Ｑ７，Ｑ１１に正のフ
ィードバック信号を与える。Ｑ１１における電流の流れ
初めに、フィードバック信号は、このゲートのしきい値
をシフトし、このため、Ｑ１４のエミッタにおける出力
はハイをローに切換える。Ａにおける入力端子は、正常
なロジック電圧変動を受けかつＱ１４のエミッタにおけ
る出力は正常なロジック電圧変動を与える。Ｑ４のベー
スにおける内部信号は３／２ロジック変動である。Ｑ７
のベースにおけるロジック０しきい値は、１ロジック変
動であり、ロジック１しきい値は、１／２ロジック変動
である。ヒステリシス電圧は１／２ロジック変動であ
り、内部ノイズマージンは入力端子Ａにおけるどの状態
に対しても１／２ロジック変動である。
【００６０】図１３の回路は、出力がＱ７ないしＱ１５
のコレクタから得られるという点を除いて、図１２の回
路と同じように機能する。これは、遅延された立上がり
出力を発生する。ダイオード接続されたトランジスタＱ
１６はレベルシフトを与え、より低いレベルのＥＣＬ入
力をドライブする。
のコレクタから得られるという点を除いて、図１２の回
路と同じように機能する。これは、遅延された立上がり
出力を発生する。ダイオード接続されたトランジスタＱ
１６はレベルシフトを与え、より低いレベルのＥＣＬ入
力をドライブする。
【００６１】これらの回路を用いた遅延は、２０，３
５，１１２および１７５ナノ秒にわたって作り出され
る。これらの遅延ジェネレータは、温度およびＩＣチッ
プの供給環境を通じて±２％の範囲内で設計値を追及す
るように測定されている。
５，１１２および１７５ナノ秒にわたって作り出され
る。これらの遅延ジェネレータは、温度およびＩＣチッ
プの供給環境を通じて±２％の範囲内で設計値を追及す
るように測定されている。
【００６２】要約すると、この発明は以下の特徴をもた
らしている：ＥＣＬゲートステージの立下がり時間は、
充電コンデンサ、制御されたプルダウン電流、およびコ
ンデンサが充電される電圧の値によって制御される。制
御された立下がり時間を有するＥＣＬゲートステージを
備えた、電圧制御されたリング発振器は、広い周波数範
囲で構成され得る。そのような発振器は、発振器期間に
影響することなく、割込まれまたは開始および停止モー
ドで作動され得る。そのようなＥＣＬゲートステージか
ら構成されるフェーズロックループは、周波数−電圧コ
ンバータとして機能する。２つのそのようなフェーズロ
ックループは、第２のＶＣＯが位相において独立して制
御されるが、第２のＶＣＯは第１のＶＣＯによってその
周波数範囲内で限定されるように、利用される。マッチ
されたＶＣＯ回路を用いるマンチェスターデータデコー
ダは、ノイズに対する広い許容範囲を有しており、ノイ
ズを含んで受信された信号からのデータ信号をデコード
するためのクロック基準信号を与える。マンチェスター
データライン上の搬送波の活性は、上述の回路を用いて
検出される。正確な遅延回路の使用は、ノイズ信号と有
効な信号とを識別させる。基準信号の周波数に比例する
正確なパルス遅延が得られる。マンチェスターデコーダ
クロックは、ＶＣＯを割込みまたは開始することによっ
て素早く同期される。基準クロック信号の周波数は多重
化される。集積回路パラメータの広い変化にも耐えるこ
とができる。
らしている：ＥＣＬゲートステージの立下がり時間は、
充電コンデンサ、制御されたプルダウン電流、およびコ
ンデンサが充電される電圧の値によって制御される。制
御された立下がり時間を有するＥＣＬゲートステージを
備えた、電圧制御されたリング発振器は、広い周波数範
囲で構成され得る。そのような発振器は、発振器期間に
影響することなく、割込まれまたは開始および停止モー
ドで作動され得る。そのようなＥＣＬゲートステージか
ら構成されるフェーズロックループは、周波数−電圧コ
ンバータとして機能する。２つのそのようなフェーズロ
ックループは、第２のＶＣＯが位相において独立して制
御されるが、第２のＶＣＯは第１のＶＣＯによってその
周波数範囲内で限定されるように、利用される。マッチ
されたＶＣＯ回路を用いるマンチェスターデータデコー
ダは、ノイズに対する広い許容範囲を有しており、ノイ
ズを含んで受信された信号からのデータ信号をデコード
するためのクロック基準信号を与える。マンチェスター
データライン上の搬送波の活性は、上述の回路を用いて
検出される。正確な遅延回路の使用は、ノイズ信号と有
効な信号とを識別させる。基準信号の周波数に比例する
正確なパルス遅延が得られる。マンチェスターデコーダ
クロックは、ＶＣＯを割込みまたは開始することによっ
て素早く同期される。基準クロック信号の周波数は多重
化される。集積回路パラメータの広い変化にも耐えるこ
とができる。
【００６３】この発明の好ましい実施例の上述の説明
は、単に例示および説明の目的で提供されている。これ
はこの発明を開示された形態に正確に限定しようとする
ものではなく、上述の教示内容を考慮して明らかに多く
の修正および変更が可能である。この実施例は、この発
明の原理および実際の応用を最も良く説明し、これによ
って当業者が種々の実施例においてこの発明を最も良く
利用することができるようにするため選択されかつ開示
され、種々の変更例が企画されている特定の用途に適し
ている。この発明の範囲は添付された請求の範囲によっ
て規定されるものである。
は、単に例示および説明の目的で提供されている。これ
はこの発明を開示された形態に正確に限定しようとする
ものではなく、上述の教示内容を考慮して明らかに多く
の修正および変更が可能である。この実施例は、この発
明の原理および実際の応用を最も良く説明し、これによ
って当業者が種々の実施例においてこの発明を最も良く
利用することができるようにするため選択されかつ開示
され、種々の変更例が企画されている特定の用途に適し
ている。この発明の範囲は添付された請求の範囲によっ
て規定されるものである。
【図１】２つのインバータステージおよびゲートＮＯＲ
インバータステージを用いるゲートリング発振器を示す
ブロック図である。
インバータステージを用いるゲートリング発振器を示す
ブロック図である。
【図２】この発明によるＥＣＬインバータステージの概
略図である。
略図である。
【図３】この発明によるＥＣＬ ＮＯＲゲートステージ
を示す図である。
を示す図である。
【図４】この発明によるより複雑なＥＣＬインバータス
テージの概略図である。
テージの概略図である。
【図５】この発明によるゲート電圧制御発振器ステージ
の概略図である。
の概略図である。
【図６】システム基準信号を受取りかつこの発明による
電圧制御発振器を利用する第１のフェーズロックループ
回路を示すロジック図である。
電圧制御発振器を利用する第１のフェーズロックループ
回路を示すロジック図である。
【図７】システム基準信号に対して周波数がロックされ
かつ受取られた信号と同期したシステム基準クロックを
出力として供給する第２の割込可能なフェーズロックル
ープのブロック図である。
かつ受取られた信号と同期したシステム基準クロックを
出力として供給する第２の割込可能なフェーズロックル
ープのブロック図である。
【図８】この発明による遅延ジェネレータのロジック図
である。
である。
【図９】図８のロジック図におけるいくつかのポイント
における時間の関数としての電圧波形を示す図である。
における時間の関数としての電圧波形を示す図である。
【図１０】この発明によるマンチェスター信号検出器に
対するロジック図である。
対するロジック図である。
【図１１】図１０のロジック図に対する波形図である。
【図１２】この発明による非反転遅延回路の概略図であ
る。
る。
【図１３】この発明による反転遅延ジェネレータの概略
図である。
図である。
１０ ゲートリング発振器回路 １２、１４ インバータステージ １６ ＮＯＲゲート １７ 出力端子 １８ 信号ライン １９ 入力端子 ３０ 反転トランジスタ ３２ 非反転トランジスタ ３４ 電流源 ４２ 出力ドライバトランジスタ ４４ ゲート出力端子 ４６ タイミングコンデンサ ４８ 電流源トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/08 Ｈ０３Ｍ 5/12 9382−5Ｋ Ｈ０４Ｌ 25/49 Ｆ 9199−5Ｋ
Claims (10)
- 【請求項１】 リング発振器として接続された１つまた
はそれ以上のエミッタ結合されたロジック（ＥＣＬ）イ
ンバータステージを含む電圧制御発振器（ＶＣＯ）回路
を備えたフェーズロックループであって、各ＥＣＬイン
バータステージは、反転および非反転入力と、出力と、
制御端子とを有し、各ＥＣＬインバータステージはさら
に、 抵抗素子を介して第１の電源電圧（ＶCC）に結合された
コレクタと、第１の電流源を介して第２の電源電圧に結
合されたエミッタと、前記ＥＣＬインバータステージの
反転入力を形成するベース端子とを有する第１のエミッ
タ結合されたトランジスタと、 前記第１の電源電圧（ＶCC）に接続されたコレクタと、
前記第１のエミッタ結合されたトランジスタのエミッタ
に接続されたエミッタと、前記ＥＣＬインバータステー
ジの非反転入力を形成するベースとを有する第２のエミ
ッタ結合されたトランジスタと、 前記第１の電源電圧（ＶCC）に接続されたコレクタと、
前記第１のエミッタ結合されたトランジスタのコレクタ
に結合されたベースと、前記ＥＣＬインバータステージ
の出力を形成するエミッタとを有する出力ドライバトラ
ンジスタと、 前記ＥＣＬインバータステージの出力と前記第１の電源
電圧（ＶCC）との間に結合されたタイミングコンデンサ
と、 前記ＥＣＬインバータステージの出力に結合されたコレ
クタと、前記第２の電源電圧（ＧＮＤ）に結合されたエ
ミッタと、前記リング発振器の周波数が制御信号に応じ
て可変であるようにその立上がり時間から独立して前記
ＥＣＬインバータステージの出力における出力信号の立
下り時間を制御する前記制御信号を受取るように接続さ
れた制御端子を形成するベースとを有する、第２の電流
源を形成する第１の電流源トランジスタとを含み、 前記ＶＣＯ回路は、前記ＥＣＬインバータステージの１
つの出力によって形成されてＶＣＯ出力信号を供給する
出力を有し、前記フェーズロックループはクロック基準
信号を受取り、前記フェーズロックループはさらに、 前記ＶＣＯ回路の出力に結合されて前記ＶＣＯ出力信号
を受取る第１の入力と、前記クロック基準信号を受取る
第２の入力と、前記ＶＣＯ回路の１つまたはそれ以上の
ＥＣＬインバータステージの制御端子に結合された出力
とを有する位相検出器を備え、前記位相検出器は、前記
クロック基準信号と前記ＶＣＯ出力信号との間の位相差
に比例するＶＣＯ制御信号を前記位相検出器の出力に供
給する、フェーズロックループ。 - 【請求項２】 前記ＶＣＯ回路の周波数はシステム基準
周波数のｎ倍であり、ここでｎは整数であり、前記フェ
ーズロックループはさらに、 前記ＶＣＯ出力を前記位相検出器に結合する除算器を含
み、前記除算器は前記ＶＣＯ出力信号を整数ｎによって
除算する、請求項１記載のフェーズロックループ。 - 【請求項３】 受取られた信号からレシーバクロック基
準信号を発生するシステムであって、第１および第２の
フェーズロックループを含み、前記第１および第２のフ
ェーズロックループの各々は、リング発振器として接続
された１つまたはそれ以上のエミッタ結合されたロジッ
ク（ＥＣＬ）インバータステージを含む電圧制御発振器
（ＶＣＯ）回路を含み、各ＥＣＬインバータステージ
は、反転および非反転入力と、出力と、制御端子とを有
し、各ＥＣＬインバータステージはさらに、 抵抗素子を介して第１の電源電圧（ＶCC）に結合された
コレクタと、第１の電流源を介して第２の電源電圧に結
合されたエミッタと、前記ＥＣＬインバータステージの
反転入力を形成するベース端子とを有する第１のエミッ
タ結合されたトランジスタと、 前記第１の電源電圧（ＶCC）に接続されたコレクタと、
前記第１のエミッタ結合されたトランジスタのエミッタ
に接続されたエミッタと、前記ＥＣＬインバータステー
ジの非反転入力を形成するベースとを有する第２のエミ
ッタ結合されたトランジスタと、 前記第１の電源電圧（ＶCC）に接続されたコレクタと、
前記第１のエミッタ結合されたトランジスタのコレクタ
に結合されたベースと、前記ＥＣＬインバータステージ
の出力を形成するエミッタとを有する出力ドライバトラ
ンジスタと、 前記ＥＣＬインバータステージの出力と前記第１の電源
電圧（ＶCC）との間に結合されたタイミングコンデンサ
と、 前記ＥＣＬインバータステージの出力に結合されたコレ
クタと、前記第２の電源電圧（ＧＮＤ）に結合されたエ
ミッタと、前記リング発振器の周波数が制御信号に応じ
て可変であるようにその立上がり時間から独立して前記
ＥＣＬインバータステージの出力における出力信号の立
下り時間を制御する前記制御信号を受取るように接続さ
れた制御端子を形成するベースとを有する、第２の電流
源を形成する第１の電流源トランジスタとを含み、 前記第１のフェーズロックループの第１のＶＣＯ回路
は、前記ＥＣＬインバータステージの１つの出力によっ
て形成されて第１のＶＣＯ出力信号を供給する出力を有
し、前記第１のフェーズロックループはクロック基準信
号を受取り、前記第１のフェーズロックループはさら
に、 前記第１のＶＣＯ回路の出力に結合されて前記第１のＶ
ＣＯ出力信号を受取る第１の入力と、前記クロック基準
信号を受取る第２の入力と、前記第１のＶＣＯ回路の１
つまたはそれ以上のＥＣＬインバータステージの制御端
子に結合された出力とを有する第１の位相検出器を備
え、前記第１の位相検出器は、前記クロック基準信号と
前記第１のＶＣＯ出力信号との間の位相差に比例する第
１のＶＣＯ制御信号を前記第１の位相検出器の出力に供
給し、 前記第２のフェーズロックループの第２のＶＣＯ回路
は、前記ＥＣＬインバータステージの１つの出力によっ
て形成されて第２のＶＣＯ出力信号を供給する出力を有
し、前記１つまたはそれ以上のＥＣＬインバータステー
ジの制御端子は、前記第１のフェーズロックループの前
記第１の位相検出器の出力に接続され、前記第２のフェ
ーズロックループはさらに、 前記第２のＶＣＯ回路の出力に接続されて前記第２のＶ
ＣＯ出力信号を受取る第１の入力と、所定の基準信号を
受取る第２の入力と、出力とを有する第２位相検出器を
備え、前記第２の位相検出器は、前記所定の基準信号と
前記第２のＶＣＯ出力信号との間の位相差に比例する第
２のＶＣＯ制御信号を前記第２の位相検出器の出力に供
給し、前記第２のフェーズロックループはさらに、 前記第２のＶＣＯ回路の各ＥＣＬインバータステージに
設けられた第２の電流源トランジスタを備え、前記第２
の電流源は、前記第１の電流源トランジスタのエミッタ
を前記第１の電源電圧（Ｖｃｃ）に結合するコレクタ−
エミッタ経路と、前記第２のフェーズロックループの制
御信号を受取るように接続されたベースとを有し、第２
のフェーズロックループはさらに、 前記第２のＶＣＯ回路のＥＣＬインバータステージの任
意のものの前記第１のエミッタ結合されたトランジスタ
のコレクタに接続されたコレクタと、前記任意のＥＣＬ
インバータステージの前記第１のエミッタ結合されたト
ランジスタのエミッタに接続されたエミッタと、前記受
取られた信号を受取るように接続されたベースとを有す
る第３のエミッタ結合されたトランジスタを備え、これ
により前記レシーバクロック基準信号の周波数は前記第
１のＶＣＯ回路の第１の位相検出器の出力によってその
周波数範囲内に制限され、かつ前記レシーバクロック基
準信号の位相は前記第２のＶＣＯ制御電圧によって制御
される、システム。 - 【請求項４】 前記第１および第２のＶＣＯ回路は、集
積回路装置上で実質的に同様の回路として形成される、
請求項３記載のシステム。 - 【請求項５】 前記受取られた信号は、マンチェスター
コード化データ信号である、請求項３記載のシステム。 - 【請求項６】 前記第２のフェーズロックループは、 前記受取られた信号に結合された第１の入力と、前記ク
ロック基準信号を受取るように結合された第２の入力
と、出力とを有し、前記受取られた信号が利用可能であ
るときに前記所定の基準信号として前記受取られた信号
を供給し、かつ前記受取られた信号が利用可能でないと
きに前記所定の基準信号として前記クロック基準信号を
供給するスイッチング手段をさらに備え、これにより前
記受取られた信号が利用可能でないときに、前記第２の
ＶＣＯ回路によって供給されるレシーバクロック基準信
号の周波数は前記クロック基準信号の周波数の近くに維
持される、請求項３記載のシステム。 - 【請求項７】 入力パルスと、フェーズロックループの
ＶＣＯ制御信号とを受取り、出力パルスを供給するパル
ス幅識別器回路であって、前記フェーズロックループ
は、リング発振器として接続された１つまたはそれ以上
のエミッタ結合されたロジック（ＥＣＬ）インバータス
テージを含む電圧制御発振器（ＶＣＯ）回路を含み、各
ＥＣＬインバータステージは、反転および非反転入力
と、出力と、制御端子とを有し、各ＥＣＬインバータス
テージはさらに、 抵抗素子を介して第１の電源電圧（ＶCC）に結合された
コレクタと、第１の電流源を介して第２の電源電圧に結
合されたエミッタと、前記ＥＣＬインバータステージの
反転入力を形成するベース端子とを有する第１のエミッ
タ結合されたトランジスタと、 前記第１の電源電圧（ＶCC）に接続されたコレクタと、
前記第１のエミッタ結合されたトランジスタのエミッタ
に接続されたエミッタと、前記ＥＣＬインバータステー
ジの非反転入力を形成するベースとを有する第２のエミ
ッタ結合されたトランジスタと、 前記第１の電源電圧（ＶCC）に接続されたコレクタと、
前記第１のエミッタ結合されたトランジスタのコレクタ
に結合されたベースと、前記ＥＣＬインバータステージ
の出力を形成するエミッタとを有する出力ドライバトラ
ンジスタと、 前記ＥＣＬインバータステージの出力と前記第１の電源
電圧（ＶCC）との間に結合されたタイミングコンデンサ
と、 前記ＥＣＬインバータステージの出力に結合されたコレ
クタと、前記第２の電源電圧（ＧＮＤ）に結合されたエ
ミッタと、前記リング発振器の周波数が制御信号に応じ
て可変であるようにその立上がり時間から独立して前記
ＥＣＬインバータステージの出力における出力信号の立
下り時間を制御する前記制御信号を受取るように接続さ
れた制御端子を形成するベースとを有する、第２の電流
源を形成する第１の電流源トランジスタとを含み、 前記ＶＣＯ回路は、前記ＥＣＬインバータステージの１
つの出力によって形成されてＶＣＯ出力信号を供給する
出力を有し、前記フェーズロックループはクロック基準
信号を有し、前記フェーズロックループはさらに、 前記ＶＣＯ回路の出力に結合されて前記ＶＣＯ出力信号
を受取る第１の入力と、前記クロック基準信号を受取る
第２の入力と、前記ＶＣＯ回路の１つまたはそれ以上の
ＥＣＬインバータステージの制御端子に結合された出力
とを有する位相検出器をさらに備え、前記位相検出器
は、前記クロック基準信号と前記ＶＣＯ出力信号との間
の位相差に比例するＶＣＯ制御信号を前記位相検出器の
出力に供給し、 前記パルス幅識別器回路は、 出力端子を有しかつ前記入力パルスを受取る入力端子を
有するエミッタ結合されたロジック（ＥＣＬ）非反転ス
テージと、 前記ＥＣＬ非反転ステージの出力端子と第１の電源電圧
（ＶCC）との間に結合された遅延タイミングコンデンサ
と、 前記ＥＣＬ非反転ステージの出力に結合されたコレクタ
と、第２の電源電圧（ＧＮＤ）に結合されたエミッタ
と、ＶＣＯ制御信号を受取るように接続されたベースと
を有する遅延電流源トランジスタと、 前記ＥＣＬ非反転ステージの出力に接続された入力と、
パルス幅識別器回路の出力を形成する出力とを有するヒ
ステリシス回路とを備え、前記ヒステリシス回路出力
は、その入力のローからハイへの遷移におけるよりもよ
り高い電圧でその入力のハイからローへの遷移において
状態を切換える、パルス幅識別器回路。 - 【請求項８】 前記入力パルスはマンチェスターコード
化データ信号である、請求項７記載の回路。 - 【請求項９】 入力パルスおよび制御信号を受取りかつ
出力を供給するパルス幅識別器回路であって、 出力端子を有しかつ前記入力パルスを受取る入力端子を
有するエミッタ結合されたロジック（ＥＣＬ）非反転ス
テージと、 前記ＥＣＬ非反転ステージの出力端子と第１の電源電圧
（ＶCC）との間に結合された遅延タイミングコンデンサ
と、 前記ＥＣＬ非反転ステージの出力に結合されたコレクタ
と、第２の電源電圧（ＧＮＤ）に結合されたエミッタ
と、前記制御信号を受取るように接続されたベースとを
有する遅延電流源トランジスタとを備え、前記制御信号
は、その立上がり時間から独立して前記ＥＣＬ非反転ス
テージの出力において出力信号の立下り時間を制御し、 前記ＥＣＬ非反転ステージの出力端子に接続された入力
と、前記パルス幅識別器回路の出力を形成する出力とを
有するヒステリシス回路をさらに備え、前記ヒステリシ
ス回路の出力は、その入力のローからハイへの遷移にお
けるよりも高い電圧でその入力のハイからローへの遷移
において状態を切換える、パルス幅識別器回路。 - 【請求項１０】 入力パルスのハイおよびローの双方の
パルスのパルス幅を識別するための二重パルス幅識別器
回路であって、前記二重パルス幅識別器回路は、入力パ
ルスと制御信号とを受取り、かつ出力を供給し、前記二
重パルス幅識別器回路は、 前記入力パルスを受取るように接続された入力と出力と
を有するインバータと、 入力および制御信号を受取り
かつ出力を供給する第１および第２のパルス幅識別器回
路とを備え、前記第１および第２のパルス幅識別器回路
の各々は、 出力端子を有しかつ前記入力パルスを受取るための入力
端子を有するエミッタ結合されたロジック（ＥＣＬ）非
反転ステージと、 前記ＥＣＬ非反転ステージの出力端子と第１の電源電圧
（ＶCC）との間に結合された遅延タイミングコンデンサ
と、 前記ＥＣＬ非反転ステージの出力に結合されたコレクタ
と、第２の電源電圧（ＧＮＤ）に結合されたエミッタ
と、前記制御信号を受取るように接続されたベースとを
有する遅延電流源トランジスタとを備え、前記制御信号
は、その立上がり時間から独立して前記ＥＣＬ非反転ス
テージの出力において出力信号の立下り時間を制御し、 前記ＥＣＬ非反転ステージの出力端子に接続された入力
と、前記パルス幅識別器回路の出力を形成する出力とを
有するヒステリシス回路をさらに含み、前記ヒステリシ
ス回路の出力は、その入力のローからハイへの遷移にお
けるよりも高い電圧でその入力のハイからローへの遷移
において状態を切換え、 前記第１のパルス幅識別器回路は、前記インバータの出
力に接続されたＥＣＬ非反転ステージを有し、 前記第２のパルス幅識別器回路は、前記インバータの入
力に接続されたＥＣＬ非反転ステージ入力を有し、 前記第２のパルス幅識別器回路のヒステリシス回路の出
力に接続されたクロック入力と、前記第２のパルス幅識
別器回路のヒステリシス回路の出力に結合されたクリア
端子とを有するエッジトリガされたＤフリップ−フロッ
プをさらに備え、Ｄフリップ−フロップの出力は前記二
重パルス幅識別器回路の出力を形成する、二重パルス幅
識別器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/520,876 US4565976A (en) | 1983-08-05 | 1983-08-05 | Interruptable voltage-controlled oscillator and phase-locked loop using same |
| US520876 | 1983-08-05 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59503074A Division JP2539597B2 (ja) | 1983-08-05 | 1984-08-03 | 割込み可能な電圧制御発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897718A true JPH0897718A (ja) | 1996-04-12 |
| JP2813866B2 JP2813866B2 (ja) | 1998-10-22 |
Family
ID=24074414
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59503074A Expired - Fee Related JP2539597B2 (ja) | 1983-08-05 | 1984-08-03 | 割込み可能な電圧制御発振回路 |
| JP7251000A Expired - Fee Related JP2813866B2 (ja) | 1983-08-05 | 1995-09-28 | フェーズロックループ、クロック基準信号発生器およびパルス幅識別器回路 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59503074A Expired - Fee Related JP2539597B2 (ja) | 1983-08-05 | 1984-08-03 | 割込み可能な電圧制御発振回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4565976A (ja) |
| EP (1) | EP0151633B1 (ja) |
| JP (2) | JP2539597B2 (ja) |
| DE (2) | DE3484469D1 (ja) |
| WO (1) | WO1985000941A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097227A (en) * | 1997-07-18 | 2000-08-01 | Nec Corporation | Phase locked loop circuit and method of synchronizing internal synchronizing signal with reference signal |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680480A (en) * | 1984-08-31 | 1987-07-14 | Storage Technology Corporation | Output driver circuit for LSI and VLSI ECL chips with an active pulldown |
| US4631427A (en) * | 1984-11-19 | 1986-12-23 | Advanced Micro Devices, Inc. | ECL gate circuit having internally generated reference voltages |
| US4766397A (en) * | 1985-02-01 | 1988-08-23 | Advanced Micro Devices, Inc. | Phase detector and phase-locked loop apparatus |
| JPH0752838B2 (ja) * | 1985-03-20 | 1995-06-05 | 株式会社日立製作所 | 集積回路 |
| US4958344A (en) * | 1985-12-18 | 1990-09-18 | Advanced Micro Devices, Inc. | System for transmitting and receiving asynchronous nonhomogeneous variable width parallel data over a synchronous high speed serial transmission media |
| JPH0787447B2 (ja) * | 1985-12-18 | 1995-09-20 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 同期の直列伝送媒体を利用するシステム |
| US4717914A (en) * | 1985-12-18 | 1988-01-05 | Advanced Micro Devices, Inc. | Methods for receiving and converting high speed serial data pattern input signals to parallel data pattern outputs |
| US4710922A (en) * | 1985-12-18 | 1987-12-01 | Advanced Micro Devices, Inc. | Apparatus and associated methods for converting serial data pattern signals transmitted or suitable for transmission over a high speed synchronous serial transmission media, to parallel pattern output signals |
| DE3688055T2 (de) * | 1985-12-18 | 1993-08-19 | Advanced Micro Devices Inc | System fuer das uebertragen und empfangen von asynchronen paralleldaten von nichthomogener variabler breite ueber ein synchrones serienuebertragungsmittel mit hoher informationsgeschwindigkeit. |
| US4694261A (en) * | 1986-10-29 | 1987-09-15 | International Business Machines Corporation | Integrated high gain voltage controlled oscillator |
| US4878028A (en) * | 1987-02-12 | 1989-10-31 | Advanced Micro Devices, Inc. | Technique for generating precompensation delay for writing data to disks |
| EP0307595A1 (de) * | 1987-09-11 | 1989-03-22 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Erzeugung zweier eng benachbarter Frequenzen |
| US5107227A (en) * | 1988-02-08 | 1992-04-21 | Magellan Corporation (Australia) Pty. Ltd. | Integratable phase-locked loop |
| US4876519A (en) * | 1989-01-23 | 1989-10-24 | National Semiconductor Corporation | High frequency ECL voltage controlled ring oscillator |
| US5140202A (en) * | 1989-06-05 | 1992-08-18 | Hewlett-Packard Company | Delay circuit which maintains its delay in a given relationship to a reference time interval |
| US5077529A (en) * | 1989-07-19 | 1991-12-31 | Level One Communications, Inc. | Wide bandwidth digital phase locked loop with reduced low frequency intrinsic jitter |
| US5023891A (en) * | 1989-07-25 | 1991-06-11 | Sf2 Corporation | Method and circuit for decoding a Manchester code signal |
| US5008563A (en) * | 1989-09-05 | 1991-04-16 | Eastman Kodak Company | Adjustable clock generator circuit |
| US4978927A (en) * | 1989-11-08 | 1990-12-18 | International Business Machines Corporation | Programmable voltage controlled ring oscillator |
| US5045811A (en) * | 1990-02-02 | 1991-09-03 | Seagate Technology, Inc. | Tuned ring oscillator |
| US5015970A (en) * | 1990-02-15 | 1991-05-14 | Advanced Micro Devices, Inc. | Clock recovery phase lock loop having digitally range limited operating window |
| US5276716A (en) * | 1990-02-15 | 1994-01-04 | Advanced Micro Devices Inc. | Bi-phase decoder phase-lock loop in CMOS |
| EP0480597B1 (en) * | 1990-10-10 | 1998-04-29 | Advanced Micro Devices, Inc. | Phase lock loop |
| JP3088116B2 (ja) * | 1991-03-07 | 2000-09-18 | 日本電気株式会社 | 差動回路 |
| US5168245A (en) * | 1991-10-30 | 1992-12-01 | International Business Machines Corporation | Monolithic digital phaselock loop circuit having an expanded pull-in range |
| US5237290A (en) * | 1992-05-08 | 1993-08-17 | At&T Bell Laboratories | Method and apparatus for clock recovery |
| US5191301A (en) * | 1992-05-12 | 1993-03-02 | International Business Machines Corporation | Integrated differential voltage controlled ring oscillator |
| US5442325A (en) * | 1993-10-08 | 1995-08-15 | Texas Instruments Incorporated | Voltage-controlled oscillator and system with reduced sensitivity to power supply variation |
| EP0661809A1 (en) * | 1993-12-30 | 1995-07-05 | STMicroelectronics S.A. | A buffer stage for use with a current controlled oscillator |
| US5493243A (en) * | 1994-01-04 | 1996-02-20 | Level One Communications, Inc. | Digitally controlled first order jitter attentuator using a digital frequency synthesizer |
| US5640523A (en) * | 1994-09-02 | 1997-06-17 | Cypress Semiconductor Corporation | Method and apparatus for a pulsed tri-state phase detector for reduced jitter clock recovery |
| US5455540A (en) * | 1994-10-26 | 1995-10-03 | Cypress Semiconductor Corp. | Modified bang-bang phase detector with ternary output |
| KR0168916B1 (ko) * | 1995-11-02 | 1999-03-20 | 정선종 | 링 전압 제어 발진기 및 그를 이용한 전압 제어 방법 |
| FI100750B (fi) * | 1996-06-11 | 1998-02-13 | Nikolay Tchamov | Suurinopeuksinen rengasoskillaattori |
| JPH10224186A (ja) * | 1997-02-07 | 1998-08-21 | Oki Electric Ind Co Ltd | 電圧制御発振器 |
| US6249557B1 (en) | 1997-03-04 | 2001-06-19 | Level One Communications, Inc. | Apparatus and method for performing timing recovery |
| US6385442B1 (en) * | 1998-03-04 | 2002-05-07 | Symbol Technologies, Inc. | Multiphase receiver and oscillator |
| DE10049531C2 (de) * | 2000-10-06 | 2002-07-18 | Texas Instruments Deutschland | Taktgenerator |
| US7372928B1 (en) | 2002-11-15 | 2008-05-13 | Cypress Semiconductor Corporation | Method and system of cycle slip framing in a deserializer |
| US8085857B1 (en) | 2003-09-25 | 2011-12-27 | Cypress Semiconductor Corporation | Digital-compatible multi-state-sense input |
| US7425857B2 (en) * | 2004-02-10 | 2008-09-16 | Stmicroelectronics S.R.L. | Time-delay circuit |
| DE602004006597D1 (de) * | 2004-02-18 | 2007-07-05 | St Microelectronics Srl | Taktimpulsgenerator |
| US7119583B2 (en) * | 2004-03-31 | 2006-10-10 | Micron Technology, Inc. | Phase detector and method having hysteresis characteristics |
| DE602004006832D1 (de) * | 2004-04-01 | 2007-07-19 | St Microelectronics Srl | Analog-Digital-Wandler |
| US7106237B1 (en) | 2004-04-01 | 2006-09-12 | Stmicroelectronics S.R.L. | Low consumption and low noise analog-digital converter of the SAR type and method of employing it |
| US7423456B2 (en) * | 2006-12-01 | 2008-09-09 | Micron Technology, Inc. | Fast response time, low power phase detector circuits, devices and systems incorporating the same, and associated methods |
| CN101452299B (zh) * | 2007-11-30 | 2012-03-14 | 瑞昱半导体股份有限公司 | 自动电压控制电路与相关方法 |
| US7893778B2 (en) * | 2009-06-19 | 2011-02-22 | Alpha & Omega Semiconductor Incorporated | Flexible low current oscillator for multiphase operations |
| US8688393B2 (en) | 2010-07-29 | 2014-04-01 | Medtronic, Inc. | Techniques for approximating a difference between two capacitances |
| US8933712B2 (en) | 2012-01-31 | 2015-01-13 | Medtronic, Inc. | Servo techniques for approximation of differential capacitance of a sensor |
| JP6561138B2 (ja) * | 2015-05-20 | 2019-08-14 | シーラス ロジック インターナショナル セミコンダクター リミテッド | リング周波数分割器 |
| CN106443202B (zh) * | 2016-08-31 | 2018-11-23 | 西北核技术研究所 | 一种片上自触发单粒子瞬态脉冲宽度测量方法及系统 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3431505A (en) * | 1964-10-26 | 1969-03-04 | Rca Corp | Emitter follower circuit having substantially constant current emitter supply |
| JPS4932577A (ja) * | 1972-07-21 | 1974-03-25 | ||
| JPS52157745U (ja) * | 1976-05-24 | 1977-11-30 | ||
| JPS5334948U (ja) * | 1976-09-01 | 1978-03-27 | ||
| JPS5374874A (en) * | 1976-12-13 | 1978-07-03 | Texas Instruments Inc | Current controlled ring oscillator and frequency synthesizer utilizing same |
| JPS53124956A (en) * | 1977-04-07 | 1978-10-31 | Fujitsu Ltd | Delay circuit |
| JPS55621A (en) * | 1978-06-16 | 1980-01-07 | Hitachi Ltd | Delay circuit |
| JPS5537715A (en) * | 1978-09-08 | 1980-03-15 | Hitachi Ltd | Cathode ray tube electron gun |
| JPS5783922A (en) * | 1980-11-12 | 1982-05-26 | Fujitsu Ltd | Delay circuit |
| JPS584317A (ja) * | 1981-06-29 | 1983-01-11 | Inoue Japax Res Inc | ワイヤカット放電加工用電極線 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US413861A (en) * | 1889-10-29 | John moore | ||
| US3396282A (en) * | 1965-08-20 | 1968-08-06 | Rca Corp | Time delay circuit employing logic gate |
| US3522447A (en) * | 1967-10-27 | 1970-08-04 | Bell Telephone Labor Inc | Sweep voltage waveform generator |
| US3831112A (en) * | 1972-12-27 | 1974-08-20 | Proximity Devices | Voltage controlled sweep oscillator |
| US4015216A (en) * | 1974-07-31 | 1977-03-29 | Hitachi, Ltd. | Frequency-voltage converter and a stabilized pulse generator using it |
| US4030010A (en) * | 1975-02-13 | 1977-06-14 | Multiplex Communications, Inc. | Time delay control circuit |
| US4191932A (en) * | 1976-01-16 | 1980-03-04 | Nippon Gakki Seizo Kabushiki Kaisha | Voltage-controlled oscillator |
| US4052673A (en) * | 1976-08-30 | 1977-10-04 | Rca Corporation | Combined controlled oscillator and frequency multiplier |
| JPS53114651A (en) * | 1977-03-17 | 1978-10-06 | Fujitsu Ltd | Electronic circuit |
| US4131861A (en) * | 1977-12-30 | 1978-12-26 | International Business Machines Corporation | Variable frequency oscillator system including two matched oscillators controlled by a phase locked loop |
| US4319200A (en) * | 1980-02-04 | 1982-03-09 | Cromemco Inc. | Multi-passband differentially controlled data rate synchronizer |
-
1983
- 1983-08-05 US US06/520,876 patent/US4565976A/en not_active Expired - Lifetime
-
1984
- 1984-08-03 DE DE8484903136T patent/DE3484469D1/de not_active Expired - Lifetime
- 1984-08-03 EP EP84903136A patent/EP0151633B1/en not_active Expired
- 1984-08-03 DE DE9090103129T patent/DE3486098T2/de not_active Expired - Fee Related
- 1984-08-03 WO PCT/US1984/001241 patent/WO1985000941A1/en active IP Right Grant
- 1984-08-03 JP JP59503074A patent/JP2539597B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-28 JP JP7251000A patent/JP2813866B2/ja not_active Expired - Fee Related
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3431505A (en) * | 1964-10-26 | 1969-03-04 | Rca Corp | Emitter follower circuit having substantially constant current emitter supply |
| JPS4932577A (ja) * | 1972-07-21 | 1974-03-25 | ||
| JPS52157745U (ja) * | 1976-05-24 | 1977-11-30 | ||
| JPS5334948U (ja) * | 1976-09-01 | 1978-03-27 | ||
| JPS5374874A (en) * | 1976-12-13 | 1978-07-03 | Texas Instruments Inc | Current controlled ring oscillator and frequency synthesizer utilizing same |
| JPS53124956A (en) * | 1977-04-07 | 1978-10-31 | Fujitsu Ltd | Delay circuit |
| JPS55621A (en) * | 1978-06-16 | 1980-01-07 | Hitachi Ltd | Delay circuit |
| JPS5537715A (en) * | 1978-09-08 | 1980-03-15 | Hitachi Ltd | Cathode ray tube electron gun |
| JPS5783922A (en) * | 1980-11-12 | 1982-05-26 | Fujitsu Ltd | Delay circuit |
| JPS584317A (ja) * | 1981-06-29 | 1983-01-11 | Inoue Japax Res Inc | ワイヤカット放電加工用電極線 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097227A (en) * | 1997-07-18 | 2000-08-01 | Nec Corporation | Phase locked loop circuit and method of synchronizing internal synchronizing signal with reference signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60501983A (ja) | 1985-11-14 |
| EP0151633A1 (en) | 1985-08-21 |
| DE3486098D1 (de) | 1993-04-15 |
| DE3486098T2 (de) | 1993-06-17 |
| JP2539597B2 (ja) | 1996-10-02 |
| DE3484469D1 (de) | 1991-05-23 |
| US4565976A (en) | 1986-01-21 |
| JP2813866B2 (ja) | 1998-10-22 |
| EP0151633B1 (en) | 1991-04-17 |
| WO1985000941A1 (en) | 1985-02-28 |
| EP0151633A4 (en) | 1987-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0897718A (ja) | 割込み可能な電圧制御発振器およびそれを用いたフェーズロックループ | |
| US4567448A (en) | Variable frequency oscillator | |
| US6369660B1 (en) | Circuit and method for preventing runaway in a phase lock loop | |
| EP0304791B1 (en) | Phase-locked loop having elongated time for charge and discharge | |
| US5426384A (en) | Voltage controlled oscillator (VCO) with symmetrical output and logic gate for use in same | |
| US5285483A (en) | Phase synchronization circuit | |
| US5761255A (en) | Edge-synchronized clock recovery unit | |
| US5276716A (en) | Bi-phase decoder phase-lock loop in CMOS | |
| US5734301A (en) | Dual phase-locked loop clock synthesizer | |
| US6498537B1 (en) | Phase comparison circuit having a controlled delay of an input signal | |
| JP2000174616A (ja) | 半導体集積回路 | |
| EP0195500B1 (en) | Charge-pump circuit for a phase-locked loop | |
| US4750193A (en) | Phase-locked data detector | |
| JP3133885B2 (ja) | Ｐｌｌ回路を有する信号処理装置 | |
| US3986053A (en) | Regenerator for pulse code modulation systems | |
| US6154511A (en) | Clock extraction circuit | |
| USRE34317E (en) | Variable frequency oscillator | |
| JPH06326697A (ja) | ビットクロック再生装置 | |
| EP0375665B1 (en) | A pulse delay circuit | |
| JP3461036B2 (ja) | 周波数位相比較器 | |
| EP0480597B1 (en) | Phase lock loop | |
| US6466097B1 (en) | Phase locked loop and associated control method | |
| US20020003443A1 (en) | Toggle flip-flop circuit, prescaler, and PLL circuit | |
| JPH0964731A (ja) | 位相同期回路 | |
| Co et al. | A differential PLL architecture for high speed data recovery |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980630 |
|
| LAPS | Cancellation because of no payment of annual fees |