JP2539597B2 - 割込み可能な電圧制御発振回路 - Google Patents

割込み可能な電圧制御発振回路

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JP2539597B2 JP59503074A JP50307484A JP2539597B2 JP 2539597 B2 JP2539597 B2 JP 2539597B2 JP 59503074 A JP59503074 A JP 59503074A JP 50307484 A JP50307484 A JP 50307484A JP 2539597 B2 JP2539597 B2 JP 2539597B2
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Description

【発明の詳細な説明】 発明の背景 1.発明の分野 この発明は、電圧制御発振器回路に関している。
2.発明の背景 マンチェスターコード化（Manchester-encoded）デー
タ信号を用いるデータ通信システムにおいて用いれるよ
うな、従来のフェーズロックレシーバにおいて、そのよ
うなレシーバが受信された信号を獲得しかつ受信された
信号にロックするための獲得時間は、レシーバのフェー
ズロックループの時定数の予測可能な関数である。これ
らのフェーズロックループは、通常アナログ型であり、
すなわちこれらのループは、連続的に可変の電圧信号を
使用して電圧制御発振器の周波数を制御する。アナログ
フェーズロックループレシーバに関連する一つの特殊な
問題は、もしも入力信号がレシーバの局所的発振器信号
から正確に位相がずれていれば、フェーズロックが得ら
れないということである。フェーズロックループの通信
システムへの応用において、広いループ帯域幅が獲得の
ために望まれる一方で、はるかに狭い帯域幅がトラッキ
ングのために必要とされる。回路に種々のコンデンサを
切換えるなど、適正な帯域幅を得るために従来用いられ
た手法は、高速データ通信システムにおいて実現するの
に適しておらず、かつしばしば非実用的である。
マンチェスターコード化通信システムは受信された信
号を素早く獲得させかつトラッキングさせるので、この
マンチェスターコード化通信システムはデジタル情報を
通信するために用いられる。マンチェスターコード化構
成に従ってコード化された信号は自己クロック型であ
り、すなわち、コード化された情報のすべてのビットセ
ルは、その中間点において発生したロジック−レベル遷
移を有しており、このため、マンチェスターコード化信
号は、データ情報から分離可能な有効クロック周波数成
分を含んでいる。マンチェスターシステムはしばしば、
伝送されている現実のデータ情報に先行してプリアンブ
ルを伝送し、このため、レシーバは、入力信号を獲得し
かつ入力信号上にロックすることができ、さらに、クロ
ック基準信号を確立することができる。クロック信号を
得るためのシステムは、ノイズおよびジッタが存在する
場合にも有効に作動しなければならない。エサーネット
ローカルエリアネットワークシステムのような、多くの
マンチェスターコード化データ通信システムは、間欠的
に、すなわち停止および開始の応用において作動され
る。コード化された情報のパケットは、ランダムな間隔
で発生し、このため、信号ラインが不活性でありかつラ
ンダムなまたはインパルス状の存在するノイズ信号のみ
を有するときに、多くの時間間隔が存在する。そのよう
な状態下で作動する従来のアナログフェーズロックルー
プレシーバは、速い獲得が広いループ帯域幅を必要とす
る一方でノイズ信号を伴う動作が狭いループ帯域幅を必
要とし、これは妥協的な帯域幅が使用されることを必要
とするので、動作に関して困難性を有している。
集積回路に関しては、パルスに対する正確な時間遅
延、すなわち、所定の時間の±数パーセントの範囲内に
制御可能な遅延は容易に得ることができない。固定され
た遅延に関しては、ディスクリートな遅延ラインが使用
されている。
比較的長い遅延が望まれているときまたは可変遅延が
望まれているとき、ディスクリートな遅延ラインは非常
に大規模となりかつ変えることが困難となる。ある周波
数の範囲にわたって作動する多くのデジタルシステムに
おいて、自動的にパルス周波数にトラッキングするパル
ス遅延を有することは便利である。
この発明の目的は、制御された立下がり時間を有する
ECLゲートステージを有する電圧制御発振器回路を提供
することである。
この発明の他の目的は、基準信号の周波数に比例した
正確な時間遅延を与える電圧制御発振器回路を提供する
ことである。
この発明の他の目的は、割込可能な電圧制御発振器を
提供することである。
この発明の目的は、その周波数をその位相から分離し
て制御させる電圧制御発振器回路を提供することであ
る。
この発明の他の目的は、広い周波数トラッキング帯域
幅を有しているが一方で狭いロッキング帯域幅をも有す
る電圧制御発振器を提供することである。
この発明のこれらのおよび他の目的に従うと、電圧制
御発振器回路において特に有用な、制御された立下がり
時間を有するECLゲートステージが提供されている。タ
イミングコンデンサおよび電流源がECLゲートステージ
の出力に結合されている。この電流源は、タイミングコ
ンデンサを充電する電流の量を制御し、これによってゲ
ート出力端子における出力信号の立下がり時間を制御す
る。反転および非反転トランジスタの双方がECLゲート
に対して設けられておりかつ非反転入力トランジスタは
ECLゲートを不能化するために用いられる。
環状の発振器の構成で配列された、上述の、多数のEC
Lゲートステージと、タイミングコンデンサと、電流源
とを利用するこの発明に従って、電圧制御発振器が提供
されている。ゲートの一方に対する非反転入力トランジ
スタは、間欠的に作動されたシステムに特に有用な特徴
である電圧制御発振器の割込みされた動作を提供するた
めに用いられる。この発明に従って構成された電圧制御
発振器は、フェーズロックループ構成における位相検出
器と組合わされる。位相検出器は、電圧制御発振器信号
を基準信号と比較して入力信号の周波数に比例した出力
電圧を供給する。
この発明の付加的な目的は、長所および新規な特徴
は、以下の説明において一部述べられかつ以下の説明を
調べたときに当業者にとって一部明白となりまたは発明
を実施することによって知られるであろう。この発明の
目的および長所は、添付された請求の範囲において特定
的に指摘された手段および組合わせによって認識されか
つ得られるであろう。
図面の簡単な説明 明細書の一部分として正式に組み入れられている添付
図面は、この発明を描いており、かつ開示とともに、こ
の発明の原理を説明するのに役立っている。図におい
て、 第１図は、２つのインバータステージおよびゲートNO
Rインバータステージを用いるゲートリング発振器を示
すブロック図である。
第2A図は、この発明によるECLインバータステージの
概略図である。
第2B図は、この発明によるECL NORゲートステージを
示す図である。
第３図は、この発明によるより複雑なECLインバータ
ステージの概略図である。
第４図は、この発明によるゲート電圧制御発振器ステ
ージの概略図である。
第5A図は、システム基準信号を受取りかつこの発明に
よる電圧制御発振器を利用する第１のフェーズロックル
ープ回路を示すロジック図である。
第5B図は、システム基準信号に対して周波数がロック
されかつ受取られた信号と同期したシステム基準クロッ
クを出力として供給する第２の割込可能なフェーズロッ
クループのブロック図である。
4.好ましい実施例の詳細な説明 まず、この発明の好ましい実施例を詳細に参照する
と、この実施例は、この発明を実施するために発明者に
よって現在企画されている最良の態様を描いており、そ
の好ましい実施例は添付図面に描かれている。
ここに開示された発明は、10Mビット／秒でパケット
交換されるローカルエリアネットワークシステムにおい
て使用するために設計されたアドバンスト・マイクロ・
デバイシィズ・インコーポレーテッドのAM7991直列イン
ターフェースアダプタとして特定される単一の集積回路
装置の一部である。この装置は、トランシーバケーブル
上で受信されたデータの存在を検出し、かつ受信された
マンチェスターコード化データ信号をデータ出力信号お
よびクロック出力信号に変換する。基準信号の周波数に
対してロックされた正確なパルス遅延は、この集積回路
装置内で利用される。
ゲートリング発振器 第１図は、３つのインバータステージを含むゲートリ
ング発振器回路を示している。第１のインバータステー
ジ12および第２のインバータステージ14は直列接続され
て、NORゲート16の一方の入力端子につながり、このゲ
ート16は、その出力端子を信号ライン18を介してインバ
ータ12の入力に接続させている。NORゲート16の他方の
入力端子19は、リング発振器回路をオンおよびオフにゲ
ート機能させるために用いられる。一般に、このタイプ
のゲートリング発振器は、ｎ個のインバータステージを
使用し、ここでｎは奇数である。端子19におけるゲート
入力がローのときに、発振器10は以下の周期tpで動作す
る。
tp=tpLHA+tpHLB+tpLHC+tpHLA+tpLHB+tpHLC ここで、tpLHAは、ゲート12がロジックロー出力状態
からロジックハイ出力状態に進む遷移時間であり、t
pHLBはゲート14がロジックハイ出力状態からロジックロ
ー出力状態に進む遷移時間であり、tpLHCはゲート16が
ロジックロー出力状態からロジックハイ出力状態に進む
遷移時間であり、tpHLAはゲート12がロジックハイ出力
状態からロジックロー出力状態に進む遷移時間であり、
tpLHBはゲート14がロジックロー出力状態からロジック
ハイ出力状態に進む遷移時間であり、かつtpHLCは、ゲ
ート16がロジックハイ出力状態からロジックロー出力状
態に進む遷移時間である。
ここで、tpLHA,tpLHBおよびtpLHCが、tpLHで表わされ
る同じ値を有する一方で、tpHLA,tpLHBおよびtpHLCがt
pHLで表わされる同じ値を有していれば、上記の式は次
のように表わされる。
tp=3tpLH+3tpHL 端子19におけるゲート入力がハイのときに、NORゲー
ト16の出力はローにされ、このため、インバータ14の出
力は、2tpHL+tpLHの遅延時間の後に、すなわちNORゲー
ト16の出力において立上がる出力信号がリングのまわり
を伝播するのに必要とされる最小限の時間の後に、ロー
の信号を与える。ゲートリング発振器回路10に対する端
子17における出力信号はf0の周波数を有している。
第2A図は、エミッタ結合されたロジックECLインバー
タステージ20の回路図を示しており、さらに第2B図は、
第１図のリング発振器に用いられるようなエミッタ結合
されたECL NORゲートステージ22を示している。第３図
は、より複雑なECLインバータステージを示している一
方、第４図はより複雑なNORゲートを示している。
インバータステージ 第2A図を参照すると、インバータステージ20は、１対
のエミッタ結合されたトランジスタ30,32を有するエミ
ッタ結合ロジックECLゲートインバータステージ回路で
あり、それらのトランジスタのエミッタ端子はともに結
合されかつ電流源34から電流が供給されている。反転ト
ランジスタ30はそのコレクタ端子を抵抗36を介して正の
電圧源Vccに結合させている。非反転トランジスタ32は
そのコレクタ端子を直接Vcc電圧源に接続させている。
反転トランジスタ30のベース端子はインバータステージ
入力端子38に接続される一方で、非反転トランジスタ32
のゲートは基準電圧VR、すなわち端子40に接続されてい
る。トランジスタ30のコレクタはまた、出力ドライバト
ランジスタ42のベース端子に接続され、このトランジス
タ42はそのコレクタ端子をVcc電圧源に接続させ、さら
にそのエミッタ端子をインバータステージの出力端子44
に接続させている。回路の容量よりも著しく大きな容量
値を有するタイミングコンデンサ46は、Vcc電圧源と出
力ドライバトランジスタ42のエミッタ端子との間に接続
されている。ゲート出力端子44は、電流源トランジスタ
48のコレクタ端子を介して電流がそこから取り除かれる
回路ノードである。トランジスタ48のエミッタ端子は、
エミッタ抵抗50を介して内部接地GRND3ノードに結合さ
れている。電流源トランジスタ48のベース端子52は、制
御入力端子52に接続され、この端子52には、基準電圧V
R2が供給されて、タイミングコンデンサ46から電流源ト
ランジスタ48によって引出された電流を制御する。
インバータステージの動作 第2A図のインバータステージの動作は以下のとおりで
ある： 入力端子38におけるロジックローレベルはトランジス
タ30をターンオフする。出力ドライバトランジスタ42の
ベースはその後、正の電圧源Vccから抵抗36を介してト
ランジスタ42のベースに至る電流の流れによってターン
オンされる。トランジスタ42を介する小さなコレクタ−
エミッタ電圧降下を除いて、出力端子44はVcc電圧レベ
ルに接続される。トランジスタ30,32,42は典型的にはEC
Lロジックゲートのためのものであり、さらに出力端子4
4を、典型的には１ナノ秒よりもはるかに短い時間で急
速にVccに接続させる。したがって、端子44上の信号に
対するいわゆる立上がり時間は非常に小さい。
入力端子38におけるロジックハイはトランジスタ30を
ターンオンし、これはトランジスタ42をターンオフさせ
て端子44をVccに近い電圧のままにしておく。電流源ト
ランジスタ48はVR2およびエミッタ抵抗50によってセッ
トされ、端子44から固定された電流を引出し、さらにこ
れによって端子44における電圧をGRND3のより低い電位
に線形に引下げる。
トランジスタ48を介する電流は端子52における制御電
圧VR2によって制御される。したがって、インバータス
テージ20の出力端子44上の信号いわゆる立下がり時間
は、端子52における電圧VR2によって制御されるという
ことがわかる。典型的には、この立下がり時間は、数ナ
ノ秒またはそれ以上のオーダであり、一方で立上がり時
間は１ナノ秒以下である。
他方のインバータステージ 第３図は、より複雑なインバータステージ回路20を示
しており、同じ参照番号を付された要素は第2A図と共通
している。電流源トランジスタ34′は、第2A図の電流源
34と同じ機能をもたらしている。電流源トランジスタ3
4′のベース端子に接続された端子60は、そこに与えら
れた基準電圧VR1を有しており、エミッタ結合されたト
ランジスタの対30,32への電流を制御する。VR1は、温度
補償された電圧であり、この電圧は、たとえば集積回路
上で利用可能である。VR1はまた、電流源トランジスタ6
2を含む電圧源回路に対する基準電圧であり、このトラ
ンジスタ62は、そのエミッタをエミッタ抵抗63を介して
局所的アース電位64（第2A図のVRに対応する）に接続さ
せ、そのコレクタを基準電圧端子40に結合させ、さらに
他方の抵抗65およびダイオード接続されたトランジスタ
66を介してVccに接続させている。
第３図は、破線で示されたより複雑な電流源回路70を
含んでおり、出力端子44からトランジスタ74を介して与
えられた、わずか250μＡの電流を制御するための制御
端子71,72および73を有している。端子71は、そこに与
えられた電圧信号VR2を有しており、電流源トランジス
タ76,78を介する電流を制御し、以下に示されるよう
に、電圧制御発振器の一方のステージを位相制御する。
電圧VR2の増大は、端子44からの電流を増大させ、かつ
発振周波数を増大させる。端子72は、そこに与えられた
電圧信号VR3を有しており、トランジスタ80を介する電
流を制御し、このトランジスタ80は、発振器またはステ
ージのための周波数の調整の範囲を設定する。端子73
は、そこに与えられた電圧信号VR4を有しており、トラ
ンジスタ82および発振器周波数を独立して制御する。V
R4を増大することは、周波数を減少させ、かつ範囲にお
いて0.75f0最大およびf0最大に限定され、ここでf0最大
は、電圧VR2の特定の値に対して得られた最大周波数で
ある。
電流の１次関数である出力周波数を伴う発振器は、第
１図に示されたようなリング発振器を形成することによ
って提供されている。ベース電流および有限電流利得を
無視することによって、およびコンデンサC46および他
の容量の定数に対して、および固定された電圧レベルに
対して、放電電流Ｉは、以下のように表わされる。
Ｉ＝I74 I74=I80+I76 ＝I80+1/2I78 VR3=VR4およびI76=3I78に対して、 I32=(VR4-Q10.11)4/5RU1 I74=3/4I32+3/4I32（1/6） I74=3/5(1+1/6)(VR2-Q10.11）/RU1 したがって、放電電流は制御電圧のほぼ１次関数とな
る。
NORゲートステージ 第2B図を参照すると、第１図のNORゲート16に対応す
るNORゲート回路22が示されている。１対のトランジス
タ80,82は、ともに結合されたそれらのエミッタ端子を
有しており、電流源84から電流が与えられる。トランジ
スタ80は反転入力トランジスタであり、このトランジス
タは、抵抗86を介して電源電圧Vccに結合されたコレク
タを有しており、一方で非反転トランジスタ82は、電源
電圧Vccに直接接続されたコレクタ端子を有している。
反転入力トランジスタ80のベースは入力端子88に接続さ
れ、この端子88は、たとえば、第2A図において示された
ようなインバータステージ20の出力端子44に接続され得
る。非反転入力トランジスタ82のベースは基準電圧端子
90に接続され、この端子には基準電圧Vrが供給される。
出力ドライバトランジスタ92は、反転入力トランジスタ
80のコレクタに接続されたベースを有している。出力端
子94は、そこからVcc電圧源に接続されたタイミングコ
ンデンサ96を有している。出力端子94は、電流源98のコ
レクタ端子を介してそこから電流を除去させ、電流源98
は抵抗100を介してGRND3端子に結合されたエミッタを有
している。トランジスタ98のベースは端子99に接続さ
れ、この端子99は、そこに接続された基準電圧VR2を有
している。第２の反転入力トランジスタ102は、図示さ
れるようにトランジスタ80に並列に接続されている。第
２の反転トランジスタ102のベース端子はゲート入力端
子104に接続され、そこにはNORゲート22を不能化するた
めの信号が与えられる。
第４図は、第2B図のNORゲート回路22に対する回路図
をより詳細に示しており、同一の参照番号は双方の回路
に共通の構成要素に対して用いられている。第４図の回
路の左側は第３図の回路に非常に類似しており、第２の
反転入力トランジスタ102が付加されている。第４図は
また、充電コンデンサを伴わずかつ正の電源電圧ECL VC
Cと、他のロジック回路とのインターフェイスのための
出力YYとを有する並列インバータゲート回路110を示し
ている。
VCO 第5A図を参照すると、上述のような３つのインバータ
ステージ120,122,124がリング発振器の形状で、タイミ
ングコンデンサ121,123,125を伴って示されている。第2
A図および第３図を参照すると、インバータのターン時
間tpLHまたは立上がり時間は、タイミングコンデンサに
よってわずかに影響を受けるのみである。ターンオフ時
間tpLHまたは立下がり時間は、端子44への充電電流の逆
１次関数である。ゲート遅延および、したがってそのよ
うなインバータステージを用いるリング発振器の期間
は、（１）端子40における非常に高いレベルから電圧VR
への電圧の変動と、（２）放電電流の大きさと、（３）
コンデンサ46の値とによって決定される。コンデンサ46
を固定しかつ電圧の変動を固定することによって、発振
器の周波数は、端子44への充電電流Ｉの１次関数であ
る。
第5A図および第5B図の構成は、集積回路の形態で与え
られて、とりわけ電圧制御リング発振器を提供する。
マンチェスターエンコーダのために用いられる、アド
バンスト・マイクロ・デバイシィズ・インコーポレーテ
ッドのAM7991回路において、リング発振器は40MHzで作
動しかつ４で分割されて1/4ビット間隔でクロック信号
を供給する。制御された立下がり時間は7.6ナノ秒であ
り、電圧の差は0.5Vであり、全体の固定されたそして寄
生充電容量は3.8pFである。
フェーズロックループ 以下に、本発明に係る電圧制御発振器回路が用いられ
る具体例としてのフェーズロックループについて第5A図
および第5B図を参照して説明する。
AM7991回路のフェーズロックデジタルデータレシーバ
の各部が示され、第１の電圧制御発振器VCOおよび第２
の基準VCOは、周波数の制限をもたらし、かつ基準周波
数信号に対する位相制御をもたらす。通信レシーバは、
マッチされた集積回路要素を利用するように設計され、
種々の規格において述べられているタイミングおよび獲
得の要求に適合するように設計されている。さらに、回
復した基準周波数は、どのような状態下においても15％
だけ伝送周波数を越えてはいけない。
第5A図および第5B図は、マンチェスターコード化デー
タ信号をデコードするためのクロック基準ジェネレータ
に対するロジック図である。第5A図の主基準ジェネレー
タ（MRG）回路130は、制御信号×４を発生するアナログ
フェーズロックループである。MRG130は、インバータ12
0,122,124を有するVCO132を含み、４分割回路134につな
がっている。
第４図の並列インバータ回路110に類似するVCO出力バ
ッファステージ135が設けられている。エッジトリガさ
れたＤフリップフロップ４分割回路134は、出力信号を
分割し、この出力信号は遅延回路136を介して遅延さ
れ、位相基準回路137の一方の入力にVCO信号FCKを与え
る。位相基準回路137に対する第２の入力信号TCKは、シ
ステムに対する水晶発振源（図示せず）から与えられる
伝送基準周波数クロックである。位相基準回路は、パル
ス位置位相検出器として２つのＤフリップフロップを用
いかつＤフリップフロップ出力信号は、位相訂正、レベ
ル形成回路138に入力される。回路138の出力は×４信号
であり、これは第2A図，第2B図，第３図および第４図の
VR2に対応するVCO電圧制御信号である。
インバータステージ120,122,124に対応するVR3および
VR4入力はともに接続され、かつ集積回路電源電圧Vccの
1/2にセットされる内部バイアス電圧に接続される。TCK
信号を入力としてそして×４（またはVR2）を出力とし
て考えると、このループは、周波数−電圧変換器であ
る。×４はまた、第5B図のクロック基準リカバリフェー
ズロックループ142のデコーダVCO（DVCO）140部分に対
する２つの制御電圧の一方として用いられるということ
がわかるであろう。
第5B図を参照すると、DVCO140は第5A図のMRG VCO132
に類似している。DVCOに対するVR2端子は、第5A図から
の×４に接続されている。DVCOのVR3は、（２つの発振
器間のクロストークを最小限にするために）Vccの1/2に
セットされた別々のバイアス電圧に接続される。DVCOに
対するVR4は位相制御電圧である。
DVCOフェーズロックループ142に対する入力ロジック
信号は、有効な受信信号の検出信号VCOGと、受信ライン
活性信号PL2とを含む。伝送クロック基準信号、すなわ
ちTCKは、水晶制御されかつシステム基準信号として機
能する。リカバーされたマンチェスターロック信号MNCK
はまた、DVCOループ142に与えられる。
クロック基準リカバリループ142は、第5A図のMRG回路
130のVCO132からVR2によって周波数範囲において制御さ
れる、デコーダVCO140を含んでいる。VCO140は、３つの
ECLインバータステージ144,146,148と、並列出力インバ
ータ151と、対応する充電コンデンサ145,147,149とを含
んでいる。VCO回路140の出力は、端子150から４分割回
路152へ与えられ、さらにその後レシーバクロックRCKと
して、適当に遅延された２回のレシーバを提供するパル
ス位置位相回路154の一方の入力へ与えられる。位相検
出回路154への他方の入力は、選択ゲート153Aおよび153
Bを介して信号PL2によってゲート処理される、システム
基準信号伝送クロックTCKまたは受信されたマンチェス
タークロック信号MNCKのいずれかである。位相検出器15
4の出力は、レベルシフト回路156を介してレベルシフト
され、これはデコーダVCO140に位相制御電圧信号VR4を
与える。デコーダVCO140はまた、MRG回路130のVCOルー
プからVR2として周波数制御電圧信号を受取り、これ
は、受信された信号上に容易にロックするための制限内
に、DVCOループの周波数を限定する。
マッチされた集積回路のVCO回路に対するシステムの
動作は以下のとおりである： 受取られたデータチャネルがアイドルであるときに、
PL2はローであり、このためDVCOはTCKにロックされる。
信号がデータライン上で検出されるときに、VCOGはロジ
ックハイレベルに進み、このレベルはインバータステー
ジ148,151の出力をローにセットし、除算器152のカウン
タをクリアしかつマンチェスターデータセルの負のクロ
ック遷移において位相検出器154のステージをクリアす
る。このクロック遷移はまた、それに続く負の入力遷移
において入ってくるクロックを能動化するVCOG信号を発
生する。次の負の入力遷移において、VCOGはローに進
み、DVCO140に再度開始させてこの負の入力遷移に同期
させかつPL2は能動化されて入ってくるデータからのク
ロック信号を受取る。除算器152のステージにおけるプ
リセットカウントを保持するための遅延の後に、クリア
入力信号が除算器152および位相検出器154から除去され
る。DVCO140はその最初の期間を通じて循環し、かつ並
列ステージ149の端子150上の第２の立上がりは除算器15
2をクロックしてRCKを発生する。端子150における５番
目の前縁は入ってくるクロックMNCKと比較される。ルー
プ142に対する位相誤差訂正信号は、DVCO140のVR4の×
３として与えられる。
DVCOはその後、入ってくるクロックMNCK上にロックさ
れ、VCOGハイ−ロー遷移からMNCKをトラッキングする。
入ってくる信号が停止するときに、PL2は除去されかつD
VCOループ142はTCKのトラッキングを再開する。
フェーズロックループに接続されたときに、VCO周波
数を維持するために必要とされるように制御電圧が変化
する。VCOの各インバータステージは精密に制御された
立下がり時間を与える。
要約すると、この発明は以下の特徴をもたらしてい
る： ECLゲートステージの立下がり時間は、充電コンデン
サ、制御されたプルダウン電流、およびコンデンサが充
電される電圧の値によって制御される。制御された立下
がり時間を有するECLゲートステージを備えた、電圧制
御されたリング発振器は、広い周波数範囲で構成され得
る。そのような発振器は、発振器期間に影響することな
く、割込まれまたは開始および停止モードで作動され得
る。
この発明の好ましい実施例の上述の説明は、単に例示
および説明の目的で提供されている。これはこの発明を
開示された形態に正確に限定しようとするものではな
く、上述の教示内容を考慮して明らかに多くの修正およ
び変更が可能である。この実施例は、この発明の原理お
よび実際の応用を最も良く説明し、これによって当業者
が種々の実施例においてこの発明を最も良く利用するこ
とができるようにするため選択されかつ開示され、種々
の変更例が企画されている特定の用途に適している。こ
の発明の範囲は添付された請求の範囲によって規定され
るものである。
フロントページの続き (56)参考文献 特開 昭53−74874（ＪＰ，Ａ) 特開 昭57−83922（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】リング発振器として接続された１つまたは
    それ以上のエミッタ結合されたロジック（ECL）インバ
    ータステージを含む電圧制御発振器（VCO）回路であっ
    て、各ECLインバータステージは、反転および非反転入
    力と、出力と、制御端子とを有し、各ECLインバータス
    テージはさらに、 抵抗素子を介して第１の電源電圧（Vcc）に結合された
    コレクタと、第１の電流源を介して第２の電源電圧に結
    合されたエミッタと、前記ECLインバータステージの反
    転入力を形成するベース端子とを有する第１のエミッタ
    結合されたトランジスタと、 前記第１の電源電圧（Vcc）に接続されたコレクタと、
    前記第１のエミッタ結合されたトランジスタのエミッタ
    に接続されたエミッタと、前記ECLインバータステージ
    の非反転入力を形成するベースとを有する第２のエミッ
    タ結合されたトランジスタと、 前記第１の電源電圧（Vcc）に接続されたコレクタと、
    前記第１のエミッタ結合されたトランジスタのコレクタ
    に結合されたベースと、前記ECLインバータステージの
    出力を形成するエミッタとを有する出力ドライバトラン
    ジスタと、 前記ECLインバータステージの出力と前記第１の電源電
    圧（Vcc）との間に結合されたタイミングコンデンサ
    と、 前記ECLインバータステージの出力に結合されたコレク
    タと、前記第２の電源電圧（GND）に結合されたエミッ
    タと、前記リング発振器の周波数が制御信号に応じて可
    変であるようにその立上がり時間から独立して前記ECL
    インバータステージの出力における出力信号の立下がり
    時間を制御する前記制御信号を受取るように接続された
    制御端子を形成するベースとを有する、第２の電流源を
    形成する電流源トランジスタとを備える、VCO回路。
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