DE69129316T2

DE69129316T2 - Phasenregelschleife

Info

Publication number: DE69129316T2
Application number: DE69129316T
Authority: DE
Inventors: John M Wincn
Original assignee: Advanced Micro Devices Inc
Current assignee: GlobalFoundries Inc
Priority date: 1990-10-10
Filing date: 1991-09-24
Publication date: 1998-11-19
Anticipated expiration: 2011-09-25
Also published as: DE69129316D1; ATE165699T1; EP0480597A3; EP0480597B1; JPH0514333A; EP0480597A2

Description

Die vorliegende Erfindung betrifft Phasenregelkreise, etwa einen bei einer Komplementär-Metalloxid-Halbleiterstruktur umgesetzten zur Verwendung bei einer Vorrichtung zum Entnehmen eines internen Takts eines Manchester-kodierten Datenstroms.
Manchester-kodierte Daten, die auch als Zweiphasensignal bezeichnet werden, entstehen beim Kombinieren eines Taktsignals mit binären Daten durch die Verwendung einer Exclusive-OR- Funktion. Beispielsweise erzeugt das Kodieren von Daten mit 10 Megahertz auf diese Weise einen Datenstrom mit Signalen mit sowohl 5 Megahertz (MHz) als auch 10 Megahertz. Die Definition Manchester-kodierter Daten beschränkt eine Kodierfrequenz nicht auf 10 Megahertz. Ein Netzwerk, das einem Standard IEEE 802.3 entspricht, erfordert eine Kodierfrequenz von 10 Megahertz. Eine bevorzugte Ausführungsform der vorliegenden Erfindung ist für ein derartiges Netzwerk geeignet.
Manchester-kodierte Daten weisen immer einen Übergang bei einer sogenannten Bitzellenmitte auf. Andere Übergänge können je nach dem Datentyp möglicherweise an einer Bitzellengrenze auftreten, oder auch nicht. Daher kann gesagt werden, daß Manchester-kodierte Daten Signalkomponenten bei einer Datenrate (zum Beispiel 10 Megahertz) und einer halben Datenrate (zum Beispiel 5 Megahertz) aufweisen.
Zum Dekodieren dieser Manchester-kodierten Daten entnimmt ein Detektor das interne Taktsignal. Das Kombinieren des entnommenen Taktsignals mit dem kodierten Signal durch Bilden der logischen Exclusive-OR-Summe reproduziert die Daten. Danach sind die Daten- und die Taktsignale verfügbar. Das Entnehmen des Taktes erfordert es, daß die Daten des kodierten Manchester- Signals in der zweiten Hälfte der Bitzelle entnommen werden, d. h., nach der Bitzellenmitte. Das Manchester-kodierte Signal weist ein internes Taktsignal auf, zum Beispiel 10 Megahertz. Es treten jedoch Variationen bei diesem internen Taktsignal auf. Die Variationen bewirken eine Unsicherheit hinsichtlich des Entnahmepunkts der kodierten Daten.
Phasenregelkreise verfolgen Variationen der Frequenz eines Eingangssignals. Phasenregelkreise werden in Schaltungen zum Entnehmen des Taktes aus dem Manchester-Signal verwendet. Da die gültigen Manchester-kodierten Daten sowohl Komponenten mit 5 MHz als auch mit 10 MHz aufweisen, können herkömmliche Phasenregelkreise die Daten nicht in geeigneter Weise verfolgen. D. h., wenn der Phasenregelkreis eine Reihe von Impulsen mit MHz gefolgt von einem Impuls mit 5 MHz empfängt, versucht der Phasenregelkreis, dem Impuls mit 5 MHz zu verfolgen und eine Berichtigung durchzuführen. Wenn dem Impuls mit 5 MHz ein Impuls mit 10 MHz folgt, versucht der Phasenregelkreis erneut, eine Berichtigung durchzuführen. Ein Abwechseln der Impulse mit 5 und 10 MHz führt dazu, daß der Phasenregelkreis versucht, das sich ändernde Signal zu verfolgen. Phasenregelkreise weisen eine Eigenschaft auf, die als Bandbreite bekannt ist. Je größer eine Bandbreite ist, desto schneller kann der Phasenregelkreis auf Variationen bei einer Eingangssignalfrequenz reagieren. Je geringer die Bandbreite ist, desto stabiler und gegenüber Veränderungen widerstandsfähiger ist der Phasenregelkreis. Es ist mit einer großen Bandbreite möglich, einen einem kodierten Manchester-Signal innewohnenden Jitter mit einem fluktuierenden Phasenregelkreis zu kömbinieren, um eine zufällige Abtastung des kodierten Manchester-Signals zu ermöglichen. Eine zufällige Abtastung des Manchester-Signals führt zum Erhalt inkorrekter Daten, die zu fehlerhafte Operationen führen. Daher weist die Verwendung von Schaltungen mit einer geringen Bandbreite, die Veränderungen der Eingangsfrequenz gegenüber relativ immun ist, eine Unempfindlichkeit gegenüber Frequenzfluktuationen auf und bleibt auf Komponenten mit nominell 10 MHz eingestellt.
Herkömmliche Zeitsteuerschaltungen verwenden häufig Schaltungen mit einmaliger Auslösung. Oft leitet eine beginnende Flanke eines Impulses ein Ereignis ein. Es ist wünschenswert, den Empfang eines entsprechenden Halteimpulses zu erfassen. Es ist ebenfalls wünschenswert, übermäßige verstrichene Zeit zu erfassen, wobei angezeigt wird, wenn kein Halteimpuls empfangen wird. Diese Zeitsteuerung mit einmaliger Auslösung wird durch die Verwendung von Taktsignalen nicht in geeigneter Weise durchgeführt. Ein Problem beruht auf der Tatsache, daß viele hergestellte Produkte nicht Spannungs-, Strom- und Kapazitätsunterschiede simultan kompensieren können, die bei diesen Zeitsteuerschaltungen unabhängig voneinander variieren. Diese Variationen treten von Vorrichtung zu Vorrichtung und Transistor zu Transistor bei jeder Vorrichtung auf. Eine Lösung verwendet wegen des bekannten Verhältnisses zwischen Strom und Kapazität, das durch dv/dt=i/C dargestellt wird, typischerweise konstante Stromquellen. Wenn ein konstanter Strom in einen festen kapazitiven Widerstand fließt, dann ist eine Spannungsveränderung im zeitlichen Verlauf konstant. Phasenregelkreis- Zeitsteuerschaltungen mit stabilen Frequenzen steuern diese Spannungsquellen zum Vorsehen einer genauen Zeitsteuerung. Daher kann eine Variation bei einem Phasenregelkreis die durch geregelten Strom von dem Phasenregelkreis gesteuerten Zeitsteuerungssequenzen stören. Daher ist eine Variation in einem Phasenregelkreis nicht erwünscht.
Ein zweites Problem bei Phasenregelkreisen, insbesondere bei denen mit der erwünschten schmalen Eandbreite, ist es, daß sie gewöhnlich eine langsame Erfassungszeitkonstante aufweisen. Eine Erfassungszeitkonstante zeigt an, wie lange ein Phasenregelkreis benötigt, sich so einzustellen, daß er mit einer Eingangsfrequenz übereinstimmt. Die Zeitspanne, die ein Phasenregelkreis für einen Übergang von einer Frequenz von 0 Hz zu 10 MHz erfordern würde, kann in einer gut bekannten Weise bestimmt werden. Diese endliche Zeitspanne ist jedoch für die Verwendung bei Vorrichtungen, die der Spezifikation IEEE 802.3 entsprechende Manchester-Daten dekodieren, typischerweise um viele Größenordnungen zu lang. Diese Spezifikation ist hiermit ausdrücklich durch Bezugnahme enthalten. Die Spezifikation IEEE 802.3 identifiziert klar eine maximale Zeitspanne, die eine Dekodiervorrichtung einem empfangenen Datenstrom hinzufügen kann, bevor sie gültige Daten ausgeben kann. Die meisten Vorrichtungen mit einer schmalen Bandbreite weisen eine langsame Erfassungszeit auf, die dem Dekodieren der Daten inakzeptable Verzögerungszeiten hinzufügen würde. Wenn die Erfassungszeiten länger werden, können eingefügte Verzögerungen eine ausreichende Größe aufweisen, derart, daß ein gesamtes Manchester-kodiertes Paket vor dem Erhalt und der Dekodierung durch den Phasenregelkreis vollständig empfangen und beendet werden kann. Es gibt daher eine inhärente Spannung zwischen einer erforderlichen schmalen Bandbreite und einer schnellen Erfassungszeitkonstante. Die erforderliche schnelle Erfassungszeitkonstante stellt sicher, daß ein Phasenregelkreis fast unmittelbar das eingehende Signal erfaßt. Das Campbell erteilte U.S.-Patent Nr. 4,565,976 beschreibt einen unterbrechbaren spannungsgesteuerten Oszillator und einen den spannungsgesteuerten Oszillator verwendenden Phasenregelkreis. Die Beschreibung Campbells ist zum Dekodieren von Manchester-Daten geeignet. Die Beschreibung identifiziert einen Phasenregelkreis, der eine schmale Bandbreite und eine schnelle Erfassungszeit aufweist.
Das Patent Campbells ist zur Verwendung bei Manchester- Dekodier-Vorrichtungen geeignet, da es einen Phasenregelkreis schmaler Bandbreite beschreibt, der auf eine externe Frequenzquelle von 10 MHz eingestellt ist. Wenn es erwünscht ist, ein eingehendes Manchester-Signal zu dekodieren, wird der mit der externen Referenzfrequenz von 10 Megahertz betriebene Phasenregelkreis vorübergehen unterbrochen, das Manchester-Signal wird anstelle des externen Referenztaktes umgeschaltet, und dann wird bewirkt, daß der Phasenregelkreis seinen Betrieb bei einer spezifischen Phase des Manchester-Signals wieder aufnimmt. Danach findet die Erfassung praktisch unmittelbar statt, wenn der Phasenregelkreis mit der Frequenz von nominell 10 Megahertz betrieben wird, und die Phasendifferenz zwischen dem Phasenregelkreis und dem internen Manchester-kodierten Takt von 10 Megahertz beträgt praktisch null. Da der Phasenregelkreis eine schmale Bandbreite aufweist, spricht er auf die Komponente mit 5 Megahertz nicht an und erfaßt die Daten weiterhin mit der internen Taktfrequenz von 10 MHz.
Die Erfindung Campbells verwendet einen Master-Slave-Phasenregelkreis-Aufbau. Das Patent Campbells weist eine stromintensive emittergekoppelte Logik (ECL) zum Umsetzen der Erfindung auf. Es ist wünschenswert, einen Phasenregelkreis zum schnellen Erfassen mit schmaler Bandbreite aus Komplementär- Metalloxid-Halbleiterstrukturen vorzusehen. Darüber hinaus verringert eine Beseitigung von Strukturen bei der Umsetzung Campbells die Anzahl der Komponenten.
Fign. 5a und 5b bei Campbell sind Logikdiagramme für einen Taktreferenzgenerator zum Dekodieren Manchester-kodierter Datensignale. Die Master-Slave-Phasenregelkreise 137, 142 sind mit einem Master-Referenzgenerator 130 mit einem spannungsgesteuerten Master-Oszillator und einem dekodergesteuerten Slave-Oszillator 140 verbunden. Ein empfangenes Aktivleitungssignal PL2 wählt zwischen einem Übertragungsreferenzfrequenztakt TCK und dem wiederhergestellten Manchester-Taktsignal MNCK aus.
Wenn sich der empfangene Datenkanal im Leerlauf befindet, steht PL2 auf einem Low-Pegel, so daß DVCO auf TCK eingestellt ist. Wenn ein eingehender Takt MNCK detektiert wird, wird DVCO anschließend auf den eingehenden Takt MNCK eingestellt und verfolgt MNCK.
Es wird ein Verfahren und eine Vorrichtung für einen Zwei- Phasen-Empfänger mit einem Phasenregelkreis in einer CMOS- Struktur beschrieben. Diese bieten den Vorteil eines geringeren Stromverbrauchs und einer geringeren Anzahl von Teilen. Die Verringerung der Anzahl der Teile bietet eine verbesserte Zuverlässigkeit bei der Herstellung und verringerte Kosten.
Die vorliegende Erfindung sieht einen Phasenregelkreis mit folgendem vor:
einem Phasenfrequenzdetektor mit einem Referenzeingang, einem Rückkopplungseingang und einem Ausgang;
einem Filter mit einem Eingang und einem Ausgang, wobei der Filtereingang mit dem Detektorausgang verbunden ist; und
einem spannungsgesteuerten Oszillator mit einem Eingang und einem Ausgang, wobei der Oszillator ein Ausgangssignal mit einer Frequenz erzeugt, die auf eine von dem Filter an dem Oszillatoreingang gelieferte Eingangsspannung reagiert, wobei der spannungsgesteuerte Oszillator eine Einrichtung zur Steuerung des ersten Eingangssignals zum Aussetzen einer Oszillation als Reaktion auf eine Aktivierung eines ersten Steuersignals (VCOGL) und zum Wiederaufnehmen der Oszillation zu einer bestimmten Phase als Reaktion auf eine Deaktivierung des ersten Steuersignals aufweist;
einem Empfänger zum Empfangen eines kodierten Signals, wobei der Empfänger einen Ausgang und das kodierte Signal einen darin enthaltenen mit einer Nominalfrequenz oszillierenden Takt aufweist;
einem Taktgenerator, der ein Referenzsignal mit einer Ausgangsoszillationsfrequenz bei oder etwa bei der Nominalfrequenz liefert;
einem Multiplexer mit einem mit dem Ausgang des Empfängers verbundenen ersten Eingang und einem zweiten Eingang, der mit dem Taktgenerator zum Empfang des Referenzsignals verbunden ist, wobei der Multiplexer zur Auswahl eines der Multiplexereingänge und zum Leiten des Signals von dem ausgewählten Multiplexereingang zu einem mit dem Referenzeingang des Phasenfrequenzdetektors verbundenen Ausgang auf ein zweites Steuersignal reagiert; und
einer Steuerschaltung, die das erste und das zweite Steuersignal aktiviert, um den Phasenregelkreis mit der Taktgeneratoroszillationsfrequenz zu betreiben, indem das Referenzsignal zu dem Phasenfrequenzdetektor geleitet wird, bis der darin enthaltene Takt auszublenden ist, wobei zu diesem Zeitpunkt die Steuerschaltung das erste Steuersignal aktiviert, um den Betrieb des Phasenregelkreises auszusetzen, und das zweite Steuersignal das Signal von dem Empfängerausgang zu dem Phasenfrequenzdetektor leitet und die Steuerschaltung das erste Steuersignal deaktiviert, um das Phasenregelkreisoszillationsausgangssignal in Phasenabgleich mit dem eingehenden Taktsignal wieder zu aktivieren.
Ein Ausgangssignal des spannungsgesteuerten Oszillators wird durch eine Schaltung für eine Teilung durch vier skaliert und, an den Phasenfrequenzdetektor zurückgeführt. Der Phasenfrequenzdetektor weist eine Ladungspumpenschaltung auf, die einen Ausgangsstrom steuert. Ein zwischen den spannungsgesteuerten Oszillator und den Ausgang des Phasenfrequenzdetektors angeschlossenes Tiefpaßfilter-Netzwerk (LPF) empfängt eine Ladung, wenn eine Rückkopplungsfrequenz eine Eingangsreferenzfrequenz verzögert und der Phasenregelkreis einen Frequenzanstieg erfordert. Der Phasenfrequenzdetektor entfernt die Ladung von dem LPF, wenn die Rückkopplungsfrequenz die Eingangsreferenzfrequenz einführt und die Frequenz des Phasenregelkreises verringert werden muß. Eine Ausgangsfrequenz des spannungsgesteuerten Oszillators steht in direktem Bezug zu der durch das LPF-Netzwerk gelieferten Eingangsspannung. Wenn die Eingangsspannung zunimmt, nimmt die Frequenz des Ausgangssignals zu. Eine Multiplexer-Schaltung wählt einen Eingang des Phasenfrequenzdetektors aus. Der Multiplexer gibt auf ein Auswahlsignal hin entweder empfangene Manchester-kodierte Daten oder eine externe Referenzfrequenz für den Eingang an den Phasenfrequenzdetektor aus. Ein mit dem spannungsgesteuerten Oszillator verbundenes Steuersignal treibt den spannungsgesteuerten Oszillator auf einen bestimmten Zustand und beendet dessen Betrieb. Eine Schaltung für eine Teilung durch vier verbessert die Auflösung der Phasenregelkreisschaltung. Da der Phasenfrequenzdetektor durch Detektion eines Fehlers reagiert, kann der Detektor um so besser sein Ausgangssignal zum Korrigieren der Frequenz einstellen, je empfindlicher er für Fehler wird. Der Ausgang des spannungsgesteuerten Oszillators ist zur Verwendung bei der oben beschriebenen Zeitsteuerschaltung zur einmaligen Auslösung angeschlossen.
In Betrieb besteht der Phasenregelkreis aus dem Phasenfrequenzdetektor, dem LPF und dem spannungsgesteuerten Oszillator, dessen Ausgangssignal über das Netzwerk für eine Teilung durch vier an den Detektor rückgekoppelt wird. Der Detektor wird mit einem externen Referenzsignal mit einer genauen Frequenz betrieben. Diese externe Frequenz wird zur Verwendung bei Manchester-kodierten Daten mit 10 MHz, +/-0,01%, betrieben. Sobald das System mit 10 MHz betrieben wird und die externe Referenzfrequenz verfolgt, unterbricht ein Steuerungssignal den Betrieb des Oszillators zum Konfigurieren des Oszillatorausgangssignals in einer solchen Weise, daß bei Wiederaufnahme des Betriebs die Phase des Oszillatorsignals und dessen Frequenz genau bekannt sind. Die bevorzugte Ausführungsform stellt die Phase der Schaltung für eine Teilung durch vier für einen Übergang zu einem negativen Wert und die Frequenz genau auf die externe Referenzfrequenz ein.
Die empfangenen Manchester-kodierten Daten sind ein Präambel- Signal mit 5 Megahertz, das durch Kodierung einen internen Takt von 10 Megahertz aufweist. Eine herkömmliche Schaltung kann verwendet werden, um zu bestimmen, wann ein Übergang des Manchester-kodierten Signals nach oben oder nach unten stattfindet. Die Manchester-kodierten Daten werden über den Multiplexer an den Phasenfrequenzdetektor gerichtet. Wenn die Manchester-kodierten Daten einen negativen Übergang durchlaufen, ermöglicht die Steuerung des spannungsgesteuerten Oszillators seinen Betrieb. Da die Schaltung eine schmale Bandbreite aufweist, ermöglicht die Unterbrechung des Phasenregelkreises eine sehr geringe Änderung der Eingangsspannung an den spannungsgesteuerten Oszillator. Wenn der PLL den Betrieb wieder aufnimmt, beginnt er sofort mit dem Betrieb bei der Nennfrequenz von 10 MHz des externen Referenzsignals. Der VCO wird in synchronisierter Weise mit den Manchester-Daten gestartet.
Mögliche anfängliche Differenzen der Signale der Manchester- Komponente mit 10 MHz der Präambel und des anfänglichen externen Taktes werden schnell entfernt, selbst wenn die Bandbreite schmal ist. Daher können die Daten, sobald sie durch den Phasenregelkreis empfangen wurden, wie oben beschrieben entnommen werden. Die schmale Bandbreite ermöglicht die Unterbrechung des spannungsgesteuerten Oszillators für einen Zeitraum, der ausreicht, um das externe Referenzsignal durch das empfangenen Manchester-Signal zu ersetzen und den Betrieb aufzunehmen, ohne den Spannungszustand an einem Ausgang des LPF zu stören. Wenn der Spannungszustand an dem Ausgang des LPF sich nicht ändert, ist es unmöglich, zu bewirken, daß der spannungsgesteuerte Oszillator von seinem Betrieb mit nominell 10 Megahertz abweicht. Dieser Betrieb mit 10 MHz ist ausreichendge nau, um eine Steuerung über Schaltungen mit einer Auslösung zu ermöglichen, die zu Zeitsteuerungszwecken verwendet werden. Daher ist bei der bevorzugten Ausführungsform lediglich ein einzelner Phasenregelkreis erforderlich.
Ein größeres Verständnis der Art und der Vorteile der Erfindung ist durch Bezugnahme auf die verbleibenden Teile der Beschreibung und die Zeichnungen möglich.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt ein schematisches Diagramm einer Empfangsschaltung unter Verwendung des verbesserten Phasenregelkreises;
Fig. 2 zeigt ein Blockdiagramm eines Phasenfrequenzdetektors gemäß der vorliegenden Erfindung;
Fig. 3 zeigt ein Blockdiagramm eines spannungsgesteuerten Oszillators der vorliegenden Erfindung;
Fig. 4 zeigt ein detailliertes Schema des Phasenfrequenzdetektors;
Fig. 5 zeigt ein detailliertes Funktionsschema des spannungsgesteuerten Oszillators 34 der vorliegenden Erfindung;
Fig. 6 zeigt ein Zeitsteuerungsdiagramm, das mehrere Wellenformen darstellt, einschließlich der Entwicklung eines Jitters bei einem Manchester-kodierten Signal und einem typischen Manchester-kodierten Datenpaket, und ein Zeitsteuerungsdiagramm, das den Betrieb des Phasenfrequenzdetektors darstellt;
Fig. 7 zeigt ein schematisches Diagramm des Filters 32 mit einem ersten Transistor Q&sub1;&sub0;&sub0; und einem zweiten Transistor Q&sub1;&sub0;&sub1;, die als Kondensatoren angeschlossen sind;
Fig. 8 zeigt ein schematisches Blockdiagramm der Skalarschaltung 36 mit mehreren der Flipflops 70&sub1;; und
Fig. 9 zeigt eine Gruppe von Zeitsteuerungsdiagrammen, die eine Beziehung zwischen der Eingangsspannung des Inverters G24 (Knoten 8) und dem Ausgangssignal des Inverters G24 darstellen.

BESCHREIBUNG EINER SPEZIELLEN AUSFÜHRUNGSFORM

INHALT

I. Allgemeines
A. Taktempfangsstruktur
B. Taktempfangsbetrieb
II. Allgemeine Beschreibung des Phasenfrequenzdetektors
III. Allgemeine Beschreibung des spannungsgesteuerten Oszillators
IV. Phasenfrequenzdetektor
A. Detaillierte Struktur
B. Detaillierter Betrieb
V. Spannungsgesteuerter Oszillator
VI. Tiefpaßfilter
VII. Skalarschaltung
VIII. Schlußfolgerung
I. Allgemeines
A. Taktempfangsstruktur
Fig. 1 zeigt ein Blockdiagramm einer Manchester-Empfangsschaltung 10 mit einem einzelnen Phasenregelkreis (PLL) 12, der Signale von einem durch ein Auswahlsignal gesteuerten Multiplexer 14 empfängt. Der Multiplexer 14 wählt einen Ausgang entweder von einem Empfänger 16 oder einem externen Taktreferenzsignal 20 aus. Der Phasenregelkreis besteht aus einem Phasenfrequenzdetektor 30 mit einem Ausgang, der mit einem Filter 32 verbunden ist, der wiederum mit einem spannungsgesteuerten Oszillator 34 verbunden ist. Das Ausgangssignal des spannungsgesteuerten Oszillators wird durch eine Schaltung 36 für eine Teilung durch vier übermittelt und als Rückkopplungseingangssignal an den Phasenfrequenzdetektor 30 zurückgeführt. Es wird darauf hingewiesen, daß der Phasenfrequenzdetektor 30 nicht nur auf Frequenzdifferenzen reagiert, sondern auch auf Phasendifferenzen zwischen einem Referenzeingangssignal und dem Rückkopplungseingangssignat. Das Auswahlsignal konfiguriert den Multiplexer 14 zum Leiten des externen Referenzsignals 20 zu der Referenzleitung des Phasenfrequenzdetektors 30. Mit dem externen Referenzsignal ist ein interner Kristalloszillator vorgesehen, der ein Signal mit 10 MHz plus oder minus 0,01 Prozent ausgibt. Nach der Einleitung beträgt das Rückkopplungssignal null., während das Referenzsignal positiv ist, und dies erfordert eine erhöhte Rückkopplungsfrequenz. Ein durch das Filter 32 gefiltertes Ausgangssignal des Phasenfrequenzdetektors 30 wird an den spannungsgesteuerten Oszillator 34 übermittelt. Der spannungsgesteuerte Oszillator 34 reagiert zum Liefern einer Oszillationsfrequenz auf eine Eingangsspannung, wie weiter unten unter Bezug auf Fig. 4 beschrieben ist. Wenn die Eingangsspannung an den spannungsgesteuerten Oszillator 34 zunimmt, erhöht sich auch die Ausgangsfrequenz. Die Ausgangsfrequenz treibt die nicht dargestellten Schaltungen für einmalige Auslösung und zur Zeiterfassung, wie gut bekannt ist. Die Ausgangsfrequenz wird durch eine Skalarschaltung 36 skaliert und an den Phasenfrequenzdetektor 30 rückgekoppelt. Die Skalarschaltung 36 bei der bevorzugten Ausführungsform ist eine Schaltung für eine Teilung durch vier. Die Ausgangsfrequenz des spannungsgesteuerten Oszillators 34 wird mit der vierfachen Nennreferenzfrequenz übermittelt, um eine erforderliche Dekodierung des empfangenen Manchester-Signals vorzusehen. In der Rückkopplungstheorie ist es gut bekannt, daß die Genauigkeit und Korrigierungsmenge einer Rückkopplungsschleife direkt mit dem minimalen detektierbaren Fehler zusammenhängen. Eine Frequenz, die viermal so schnell wie die Nenneingangsfrequenz ist, ermöglicht eine genauere Auflösung des Phasenregelkreises. Der Phasenfrequenzdetektor 30 weist eine Vorspannungsleitung zum Liefern einer Vorspannung zum Aktivieren des Phasenfrequenzdetektors 30 auf. Darüber hinaus weist der VCO 34 ein Vorspannungssignal auf, um seiner Schaltung eine Referenzspannung zuzuführen. Eine Steuerungsleitung wird dem VCO 34 und der Skalarschaltung 36 zugeführt, die verwendet wird, um den Betrieb des VCO und der Skalarschaltung zu unterbrechen und deren Betrieb einzuleiten, und, wenn es erwünscht ist, das Referenzsignal von einem externen Referenzsignal zu dem Empfänger 16 umzuschalten. Das Steuerungssignal versetzt den VCO 34 in einen bekannten Zustand. Der bekannte Zustand bei der bevorzugten Ausführungsform unterbricht den Betrieb, bis er bereit ist, wieder einen Positivübergang aufzunehmen. Die Steuerungsleitung setzt die Skalarschaltung 36 ebenfalls in Vorbereitung auf die Wiederaufnahme der Oszillation von dem Oszillator 34 zurück.
Mit dem VCO 34 ist eine bestimmte Verstärkung verbunden, die es ermöglicht, die Werte des Phasenregelkreises LPF 32 gemäß der hier beinhalteten Entgegenhaltung Gardners festzulegen.

B. Taktempfangsbetrieb

Das externe Taktreferenzsignal 20 oszilliert mit einer Nennfrequenz von 10 MHz mit einer Auflösung von 0,01 Prozent. Der Multiplexer 14 reagiert auf das ausgewählte Signal und wählt das an den Referenzeingang des Phasenfrequenzdetektors geheferte Taktreferenzsignal aus. Das 10-MHz-Signal des externen Taktreferenzsignals wird dann mit dem Rückkopplungseingang des Phasenfrequenzdetektors verglichen, um Phasen- und Frequenzdiskrepanzen zwischen dem Referenzsignal und dem Rückkopplungssignal zu bestimmen. Zwischen dem Referenzeingang und dem Rückkopplungssignal detektierte Abweichungen bewirken ein Ladungspumpen bei dem Phasenfrequenzdetektor, um entweder Ladung in den Filter 32 einzubringen oder aus diesem zu entnehmen. Das Hinzufügen von Ladung oder die Entnahme von Ladung aus dem Filter steuert die an den spannungsgesteuerten Oszillator 34 angelegte Spannung. Die Kombination des Filters und des spannungsgesteuerten Oszillators 34 sorgt für eine Zeitkonstante. Eine wünschenswerte Zeitkonstante kann unter Bezugnahme auf einen Artikel "Charge-pump phase lock loops" von Floyd M. Gardner, IEEE Transactions on Communication, Vol COM-28, Nr. 11, November 1980, S. 1849 erhalten werden. Die Eingangsspannung des spannungsgesteuerten Oszillators steuert die Oszillationsfrequenz, die an den Detektor zurückgeführüwird. Die Oszillationsfrequenz wird als Negativrückkopplung betrieben, die bewirkt, daß der Phasenfrequenzdetektor 30, der LPF 32 und der VCO 34 verkettet sind, um Unterschiede zwischen dem Referenzsignal und dem Rückkopplungssignal zu beseitigen. Die Beseitigung der Unterschiede zwischen den Referenz- und den Rückkopplungssignalen setzt die Frequenz des spannungsgesteuerten Oszillators auf ein geeignetes Vielfaches, in diesem Fall vier, der Referenzfrequenz. Bei der bevorzugten Ausführungsform beträgt die spannungsgesteuerte Oszillatorfrequenz annähernd 40 MHz, wobei 10 MHz an den Detektor 30 zurückgeführt werden.
Nach dem Empfang des Manchester-kodierten Signals durch den Empfänger 16 leitet der Multiplexer 14 als Reaktion auf das Auswahlsignal das Manchester-Signal an den Referenzeingang des Phasenfrequenzdetektors 30. Der Multiplexer 14 leitet das Manchester-kodierte Signal an den Phasenfrequenzdetektor, und zwar während des Präambel-Teils des Manchester-kodierten Signals, das ein Signal mit 5 Megahertz ist, das der Phasenregölkreis bei korrekter Erfassung in ein Taktsignal mit 10 Megahertz und ein Oktett aus 7 Bytes aus abwechselnden Einsen und Nullen dekodieren kann. Eine Steuerschaltung 40 steuert die Zeit der Verschiebung des Taktempfängers von dem externen Referenzsignal zu dem Manchester-kodierten Signal, um die Phase des spannungsgesteuerten Oszillatorausgangs mit dem eingehenden Manchester-kodierten Signal abzugleichen. D. h., der spannungsgesteuerte Oszillator 34 nimmt den Betrieb mit der externen Referenzfrequenz in Phasenabgleich mit dem Manchester-kodierten Signal wieder auf. Ein genauer Phasenabgleich und eine sehr nahe Frequenzanpassung ermöglichen es dem Phasenregelkreis 12, sich sehr schnell auf die Präambel einzustellen, bevor der Datenteil des Manchester-kodierten Pakets eintrifft. Die Präambel enthält ein internes Taktsignal, das sehr nah bei den nominellen 10 Megahertz des externen Referenzsignals 20 liegt, und der Erhalt der internen Taktfrequenz der Präambel erfordert lediglich einige Bitzeiten. Nach dem Erhalt des Datenpaketteils des Manchester-Signals trägt die Ausgangsfrequenz des VCO dazu bei, die Daten aus dem oben beschriebenen Takt zu entnehmen. Die schmale Frequenzbandbreite widersteht einer Reaktion auf kurzfristige Zeitsteuerungsfehler, oder Jitter, an der Bitzellengrenze. Daher bleibt die Erfassung auf dem internen Signal mit nominell 10 MHz, wobei das entnommene Signal mit 10 MHz die Daten weiterhin genau entnimmt. Nach Abschluß des Datenpakets wählt der Multiplexer 14 wieder das externe Taktreferenzsignal 20 aus, um einen Betrieb des Phasenregelkreises 12 während eines Leerlaufmodus in Erwartung des Empfangs einer weiteren Präambel und eines weiteren Datenpakets bei nominell 10 Megahertz beizubehalten.

II. Allgemeine Beschreibung des Phasenfrequenzdetektors

Fig. 2 zeigt ein schematisches Diagramm des Phasenfrequenzdetektors 30. Der Phasenfrequenzdetektor 30 weist eine mit einer Ladungspumpe 52 verbundene Logikschaltung 50 auf. Die Logikschaltung 50 empfängt sowohl das Referenzsignal als auch das Rückkopplungssignal. Die Logikschaltung 50 bestimmt die Größenordnung und Richtung jedes Phasen- oder Frequenzfehlers zwischen diesen beiden Signalen. Die Logikschaltung 50 liefert ein Ausgangssignal nach oben ( ) oder ein Ausgangssignal nach unten (DWN), um den Fehlertyp in dem Rückkopplungssignal anzuzeigen. D. h., ob der spannungsgesteuerte Oszillator 34 die Frequenz des Rückkopplungssignals erhöht oder verringert. steht auf einem aktiven Low-Pegel, was bedeutet, daß die Aktivierung des Signais sich aus einer binären Null ergibt. Die Aktivierung von , d. h. das Setzen auf den Pegel einer binären Null, zeigt an, daß die Rückkopplungsfrequenz langsam ist und zum Entfernen der Zeitsteuerungs- und Dekodierfehler eine höhere Oszillationsfrequenz aufweisen muß. Gleichermaßen zeigt die Aktivierung von DWN an, daß die Rückkopplungsfrequenz schnell ist und zum Entfernen von Zeitsteuerungs- und Dekodierfehlern eine geringere Oszillationsrate aufweisen muß. Die Ladungspumpe 52 reagiert auf die Signale und DWN durch entsprechendes Steuern eines ausgehenden Stroms IOUT. IOUT kann je nach den Werten der Signale und DWN entweder ein Ausgangsstrom oder ein Eingangsstrom sein. IOUT, wie es oben beschrieben ist, steuert die Eingangsspannung des spannungsgesteuerten Oszillators 34 durch Hinzufügen oder Entfernen einer Ladung aus dem LPF 32.

III. Allgemeine Beschreibung des spannungsgesteuerten Oszillators

Fig. 3 zeigt ein schematisches Diagramm des in Fig. 1 dargestellten spannungsgesteuerten Oszillators 34. Der spannungsgesteuerte Oszillator 34 weist einen Spannungs-Strom-Konverter 60 zum Empfangen einer Eingangsspannung VCOIN auf. Die Eingangsspannung VCOIN steuert unter Verwendung des Spannungs- Strom-Konverters 60 eine Stromquelle 62, die wiederum mit einem Treiber verbunden ist. Der Spannungs-Strom-Konverter 60 steuert die Stärke des von der in dem Treiber vorhandenen Stromquellensteuerung 62 verfügbaren Stroms Der Treiber 64 reagiert auf die Stromstärken durch Treiben der Komplementärausgangssignale OUT und OUT. Der Treiber reagiert auf den Strom, da er eine konstante Kapazität aufweist. Die Stärke des konstanten Stroms von der Stromquellensteuerung 62 bestimmt eine Ladungszeit des Kondensators. D. h.., wenn der Stromfluß in den Kondensator des Treibers 64 durch den Spannungs-Strom- Konverter 60 verringert wird, erfordert der Strom zum Laden des Kondensators einen längeren Zeitraum. Wenn die Kondensatorladung die Oszillationsfrequenz bestimmt, verringert eine längere Ladungszeit die Oszillationsrate. Umgekehrt lädt ein Anstieg des in den Kondensator fließenden Stroms den Kondensator schneller und treibt die komplementären Ausgangssignale mit einer höheren Frequenz.

IV. Phasenfrequenzdetektor

A. Detaillierte Struktur

Fig. 4 zeigt ein detailliertes Schema, das den Phasenfrequenzdetektor 30 darstellt. Ein NAND-Gatter G&sub1; mit 2 Eingängen empfängt die Referenzspannung an einem seiner Eingänge. Ein NAND- Gatter G&sub2; mit zwei Eingängen empfängt ein Rückkopplungssignal VCOf an einem seiner Eingänge. Ein Ausgang des NAND-Gatters G&sub1; ist mit einer Eingangsklemme für den Setzimpuls eines RS- Flipflops RS&sub1; verbunden, der aus kreuzgekoppelten NAND-Gattern G&sub4; und G&sub5; mit je zwei Eingängen aufgebaut ist. Ein Ausgang des NAND-Gatters G&sub2; ist mit einem zweiten RS-Flipflop RS&sub2; verbunden, der zwei NAND-Gattern G&sub6; und G&sub7; mit zwei Eingängen aufweist. RS-Flipflops RS&sub1; und RS&sub2; weisen einen Eingang eines NAND-Gatters auf, der zu einem Eingang des anderen NAND- Gatters zurückgeführt wird. Die verbleibenden Eingänge der NAND-Gatter, d. h., eines Eingangs des Logikgatters G&sub4; und des Logikgatters G&sub7;, dienen als Eingangsklemmen für den Setzimpuls eines RS-Flipflops. Die verbleibenden Anschlüsse von RS&sub1; und RS&sub2;, d. h., die Eingänge von G&sub5; und G&sub6;, sind miteinander verbunden und empfangen jeweils ein Rückstellsignal, das einen Ausgang jedes jeweiligen RS-Flipflops auf Null setzt. Ein NAND-Gatter G&sub8; mit drei Eingängen empfängt als ein. Eingangssignal das Ausgangssignal des Logikgatters G&sub1;. Ein zweiter Eingang des NAND-Gatters G&sub8; wird von einem Ausgang Q von RS&sub1; empfangen. Gleichermaßen empfängt ein NAND-Gatter G&sub9; mit drei Eingängen ein Ausgangssignal des NAND-Gatters G&sub2; an einem Eingang, und ein weiterer Eingang empfängt das Ausgangssignal Q von RS&sub2;. Ein NAND-Gatter G&sub1;&sub0; mit vier Eingängen empfängt ein Eingangssignal von dem Ausgang des Logikgatters G&sub1; und empfängt ein zweites Eingangssignal an einem Ausgang des NAND-Gatters G&sub2;. Das Ausgangssignal Q von RS&sub1; wird an einen dritten Eingang übermittelt, während das Ausgangssignal Q von RS&sub2; an den vierten Eingang des NAND-Gatters G&sub1;&sub0; mit vier Eingängen geliefert wird. Das NAND-Gatter G&sub8; mit drei Eingängen und das NAND-Gatter G&sub9; mit drei Eingängen empfangen beide ein Ausgangssignal von dem Logikgatter G&sub1;&sub0; an ihrem dritten Eingang. Der Ausgang des Logikgatters G&sub1;&sub0; ist auch mit den Rückstellanschlüssen von RS&sub1; und RS&sub2; verbunden. Das Logikgatter G&sub1; empfängt als zweites Ausgangssignal ein Ausgangssignal von dem Logikgatter G&sub8;. Gleichermaßen empfängt das Logikgatter G&sub2; als zweites Eingangssignal ein Ausgangssignal von dem Logikgatter G&sub9;. Die Logikgatter G&sub1;-G&sub2; und G&sub4;-G&sub1;&sub0; bilden die Logikschaltung 50 des Phasenfrequenzdetektors 30. Das Ausgangssignal der G&sub6;-Funktion entspricht dem oben beschriebenen Signal , während das Signal DWN von dem Ausgangssignal des Logikgatters G&sub9; aktiviert wird. Die Ladungspumpe 52 besteht aus einem Satz Komplementär- Metalloxid-Halbleiter-(CMOS)-Transistorvorrichtungen Q&sub1; bis Q&sub1;&sub1;. Q&sub1; bis Q&sub4; bilden ein Vorspannungsnetzwerk, das konfiguriert ist, um selektiv den Ladungspumpenteil 52 des Phasenfrequenzdetektors 30 zu aktivieren oder zu deaktivieren. Die MOS- Transistoren Q&sub8; und Q&sub6; liefern eine Vorspannung für den MOS- Transistor Q&sub8; und den MOS-Transistor Q&sub9;. Das Signal ist mit einem Steuerungsgatter des Transistors Q&sub8; verbunden, und das Signal DWN des Ausgangs des Logikgatters G&sub9; wird durch das Logikgatter G&sub1;&sub1; invertiert und an das Steuerungsgatter eines MOS- Transistors Q&sub1;&sub0; geliefert. Der CMOS-Transistor Q&sub1;&sub0; und der CMOS- Transistor Q&sub1;&sub1; sind derart angeschlossen, daß sie eine Vorrichtung zum Empfangen einer Ladung über einen Ausgang IOUT aufweisen.

B. Detaillierter Betrieb

Fig. 6 zeigt eine Anzahl von Zeitsteuerungsdiagrammen, die den Betrieb der Logikschaltung 50 darstellen. Insbesondere zeigt Fig. 6A des Zeitsteuerungsdiagramms das Rückkopplungssignal, das das Referenzsignal verzögert, während Fig. 6B ein Zeitsteuerungsdiagramm zeigt, das das Referenzsignal zeigt, das das Rückkopplungssignal verzögert. Anfänglich sind sowohl das Referenz- als auch das Rückkopplungssignal auf einen High- Pegel aktiviert. Dieser Zustand liefert ein stabiles Ausgangssignal der Logikschaltung 50, d. h., ist aktiviert und DWN ist aktiviert. Wenn anfänglich der Ausgang von G&sub1; nicht aktiviert ist, ist der Ausgang von RS&sub1; aktiviert. Das Deaktivieren des Ausgangssignals des Logikgatters G&sub1; erfordert es, daß das Ausgangssignal des Logikgatters G&sub8;, das an den zweiten Eingang des Logikgatters G&sub1; rückgekoppelt wird, aktiviert ist. Außerdem wird das Ausgangssignal des Logikgatters G&sub8; als das aktivierte Signal verwendet. Die Negierung des Ausgangssignals des Logikgatters G&sub1; negiert das Setzimpuls-Eingangssignal an RS&sub1;, das eine Aktivierung von Q an RS&sub1; vorsieht. Gleichermaßen ist die Beziehung von RS&sub2;, dem Logikgatter G&sub2; und dem Logikgatter G&sub9; dieselbe, wobei das Rückkopplungssignal aktiviert ist und das zweite Eingangssignal, das auf null steht, vorsieht, daß das Ausgangssignal von G&sub9; aktiviert und an das Logikgatter G&sub2; zurückgeführt wird. Das Ausgangssignal Q von RS&sub2; ist wegen des Eingangssignals des RS-Flipflops aktiviert. G&sub1;&sub0; empfängt als Eingangssignale zwei aktivierte Signale von den jeweiligen Flipflops und deaktivierte Signale von den Logikgattern G&sub1; und G&sub2;. Diese Signale erfordern es, daß das Ausgangssignal von G&sub1;&sub0; aktiviert ist, das an den Rückstellanschluß der RS-Flipflops RS&sub1; und RS&sub2; zurückgeführt wird. Außerdem ist das als Eingangssignal an die oben genannten Logikgatter G&sub8; und G&sub9; übermittelte Ausgangssignal von G&sub1;&sub0; aktiviert. Fig. 6A zeigt den Fall, bei dem das Referenzsignal vor dem Rückkopplungssignal einen Übergang aufweist. Das Deaktivieren des Referenzsignals zu dem Logikgatter G&sub1; aktiviert das Ausgangssignal des an die Logikgatter G&sub8; und RS&sub1; und das Logikgatter G&sub1;&sub0; übermittelten Logikgatters G&sub1;. Das Ausgangssignal Q von RS&sub1; bleibt wie das Ausgangssignal des Logikgatters G&sub1;&sub0; aktiviert. Das Ausgangssignal des Logikgatters G&sub8; ist jedoch deaktiviert, wenn das Ausgangssignal des Logikgatters G&sub1; aktiviert wird. Das Deaktivieren des Ausgangssignals von G&sub8; zeigt daher an und liefert eine Negierung an das zweite Signal von G&sub1;, die beide Signale deaktiviert. Das Ausgangssignal des Logikgatters G&sub1;&sub0; bleibt jedoch aktiviert, da das in das Logikgatter G&sub1;&sub0; eingehende Eingangssignal von RS&sub2; unverändert deaktiviert bleibt. Die Negierung: von RS&sub2; erfordert es, daß das Ausgangssignal des Logikgatters G&sub1;&sub0; aktiviert bleibt. Somit wird das Signal deaktiviert, wodurch aktiviert wird. Das Signal bleibt deaktiviert, bis das Rückkopplungsreferenzsignal wie folgt deaktiviert wird: das Deaktivieren des Eingangssignals des Rückkopplungs signals beliefert das Logikgatter G&sub2; und aktiviert das an RS&sub2; und die Logikgatter G&sub9; und G&sub1;&sub0; gelieferte Ausgangssignal. Das Aktivieren aller Eingangssignale des Logikgatters G&sub9; führt zu einer Negierung des Ausgangssignals, d. h. des Signals DWN. Darüber hinaus wird das Ausgangssignal des Logikgatters G&sub9; an den zweiten Eingang des Logikgatters G&sub2; zurückgeführt, wobei beide Eingänge des Logikgatters G&sub2; deaktiviert werden. Das Aktivieren des Ausgangssignals des Logikgatters G&sub2; ändert das Ausgangssignal Q von RS&sub2; von einem Aktivierungssignal nicht. Das Aktivieren des Ausgangssignals des Logikgatters G&sub2; zu dem Logikgatter G&sub1;&sub0; bewirkt jedoch die Aktivierung aller vier Signale an das Logikgatter G&sub1;&sub0;, wobei das an die Rückstellungsanschlüsse der RS-Flipflops RS&sub1; und RS&sub2; gelieferte Ausgangssignal des Logikgatters G&sub1;&sub0; deaktiviert wird. Das Deaktivieren der Rückstellungsanschlüsse stellt die jeweiligen Flipflops zurück, die Q für beide Flipflops negieren. Das Rückstellen der an das Logikgatter G&sub8; gelieferten Ausgangssignale von Q von RS&sub1; aktiviert das an das Logikgatter G&sub1; gelieferte Ausgangssignal des Logikgatters G&sub8; und liefert das Signal . Somit ist nun wieder nach dem Negativübergang der Referenzspannung aktiviert. Gleichermaßen aktiviert die Negierung des Ausgangssignals Q von RS&sub2; das an den Ausgang des Logikgatters G&sub9; gelieferte Signal DWN, das auch zu dem Eingang des Logikgatters G&sub2; zurückgeführt wird. Somit negiert das einen Übergang von einer Negierung zu einer Aktivierung durchführende Referenzsignal das Ausgangssignal des Logikgatters G&sub1;, da beide Eingangssignale aktiviert sind. Das erneute Aktivieren des Referenzsignals vor dem Rückkopplungssignal stellt das Ausgangssignal der Logikgatter so ein, wie sie vor der Negierung des Signals waren. D. h., das Ausgangssignal des Logikgatters G&sub1; wird deaktiviert, das Ausgangssignal des Logikgatters G&sub8; wird aktiviert, das Ausgangssignal Q des RS-Flipflops RS&sub1; wird aktiviert und das Logikgatter G&sub1;&sub0; wird aktiviert. Somit ist deaktiviert, bis die Referenzspannung ebenfalls aktiviert ist. Somit ist die Logikschaltung für Phasen- sowie Frequenzabweichungen des Referenzsignals zum Durchführen eines Übergangs vor dem Rückkopplungssignal empfindlich. Wenn das Referenzsignal vor dem Rückkopplungssignal einen Übergang durchführt, wird deaktiviert, bis sowohl das Referenzsignal als auch das Rückkopplungssignal denselben Zustand aufweisen. D. h., bis beide aktiviert bzw. deaktiviert sind.
Das Zeitsteuerungsdiagramm aus Fig. 6B stellt die zweite Situation dar, bei der eine Abweichung besteht, nämlich, daß ein Übergang des Rückkopplungssignals vor den Referenzsignal auftritt. Wie der Leser verstehen wird, bleibt bei diesem Fall das Signal DWN für die Dauer der Übergangsabweichung aktiviert. Daher wird die Logikschaltung so betrieben, daß sie ein Signal DWN für die Dauer der Abweichung des Rückkopplungssignals vorsieht, das auf das Referenzsignal verweist. Gleichermaßen wird die Logikschaltung 50 derart betrieben, daß sie ein Abwärtssignal für die Dauer der Zeitsteuerungsabweichung zwischen einem Übergang des Rückkopplungssignals und einem entsprechenden Übergang des Referenzsignals vorsieht. Die Signale und DWN werden zum Steuern des Ausgangsstroms IOUT an die Ladungspumpe 52 übermittelt. Die Negierung von aktiviert die Übergänge Q&sub8; und Q&sub9;, die einen Strom an IOUT liefern. Gleichermaßen aktiviert die Aktivierung des Down-Signals die Transistoren Q&sub1;&sub0; und Q&sub1;&sub1;, die einen Erdungspfad von IOUT vorsehen, der eine Stromquelleneingangsquelle an IOUT vorsieht. Somit ist IOUT auf das Signal DWN hin ein negativer Strom.

V. Spannungsgesteuerter Oszillator

Fig. 5 zeigt ein detailliertes Funktionsschema des spannungsgesteuerten Oszillators 34 der bevorzugten Ausführungsform. Tatsächliche Umsetzungen der dargestellten speziellen Funktionen hängen vorn Herstellungsvorgang ab und können insbesondere auf unterschiedliche Weise umgesetzt werden, wie jemand mit gewöhnlichen Kenntnissen auf dem Gebiet verstehen wird. Der spannungsgesteuerte Oszillator 34 weist den mit der Stromquellensteuerung 62 verbundenen Spannungs-Strom-Konverter 60 auf, der wiederum mit dem Treiber 64 verbunden ist. Der Spannungs- Strom-Konverter 60 weist einen Differentialverstärker mit zwei Eingängen auf. Das Referenzsignal eines Eingangs ist auf einen Spannungspegel eingestellt, der ungefähr der mittleren Zufuhrspannung entspricht. Eine Eingangsspannung von dem Tiefpaßfilter 32 erzeugt eine Ausgangsspannung, die proportional zu dem Unterschied zwischen der Referenzspannung und der Eingangsspannung an der Gate-Verbindung von Q&sub2;&sub3; ist, wie technisch gut bekannt ist. Eine Impedanz R1 in dem Differentialverstärker führt seine Verstärkung durch, um die Ausgangsreaktion des Verstärkers auf Veränderungen der Eingangsspannung zu verringern. Die Verbindung zwischen Q&sub2;&sub3; und Q&sub4;&sub2;, Q&sub4;&sub4; und Q&sub4;&sub8; konvertiert die Ausgangsspannung des Differentialverstärkers in einen Ausgangsstrom.
Insbesondere weist ein Transistor Q&sub2;&sub0; einen Gate-Eingang auf, dessen Eingang als der Referenzeingang für den aus dem Transistor Q&sub2;&sub0; und mehreren Transistoren Q&sub2;&sub1;-Q&sub2;&sub7; bestehenden Differentialverstärker dient. Der Transistor Q21 weist einen Gate- Eingang auf, der die Eingangsspannung VCOIN empfängt. Der Transistor Q&sub2;&sub0; und der Transistor Q&sub2;&sub1; weisen Source-Anschlüsse auf, die miteinander durch einen Widerstand R1 verbunden sind. Der Widerstand R1 dient dazu, die Verstärkung des Differentialverstärkers zu verringern, und wirkt somit als verstärkungsbeschränkende Impedanz. Stromquellen für die Transistoren Q&sub2;&sub0; und Q&sub2;&sub1; liefern eine Vorspannung an den Differentialverstärker. Ein Transistor Q&sub2;&sub4; weist eine mit einem Drain eines Transistors Q&sub2;&sub5; verbundenen Source und ein mit der Source des Transistors Q&sub2;&sub0; verbundenes Drain auf. Das Transistorenpaar Q&sub2;&sub4; und Q&sub2;&sub5; spannt den Transistor Q&sub2;&sub0; vor. Gleichermaßen weist ein Transistor Q&sub2;&sub6; eine mit einem Drain eines Transistors Q&sub2;&sub7; verbundene Source und ein mit der Source des Transistors Q&sub2;&sub1; verbundenes Drain auf. Das Transistorenpaar Q&sub2;&sub6; und Q&sub2;&sub7; spannt den Transistor Q&sub2;&sub1; vor. Die Squrces der Transistoren Q&sub2;&sub2; und Q&sub2;&sub3; sind an einer ersten Spannung angeschlossen, die bei einer bevorzugten Ausführungsform zum Beispiel 5 Volt aufweist. Die Drain- Anschlüsse der Transistoren Q&sub2;&sub0; und Q&sub2;&sub3; sind miteinander verbunden, und die Drain-Anschlüsse der Transistoren Q&sub2;&sub1; und Q&sub2;&sub2; sind miteinander verbunden. Der Source-Anschluß des Transistors Q&sub2;&sub2; ist mit der Zufuhrspannung verbunden, während der Gate- Anschluß des Transistors Q&sub2;&sub3; mit seinem Drain-Anschluß verbunden ist. Somit liefern die kombinierten Transistoren Q&sub2;&sub0; und Q&sub2;&sub3; die Ausgangsspannung des Differentialverstärkers.
Ein Paar von Gate-Drain-verbundenen Transistoren, Q&sub2;&sub8; und Q&sub2;&sub9;, ermöglichen auf das Eingangsvorspannungssignal VCOBIAS hin den Betrieb der Stromquellen der Spannungs-Strom-Konverter. Die Source des Transistors Q&sub2;&sub8; ist mit dem Drain des Transistors Q&sub2;&sub9; verbunden. Die Source des Transistors Q&sub2;&sub9; ist an einen zweiten Spannungspegel angeschlossen, der geringer als die Spannungszufuhr ist, die bei der bevorzugten Ausführungsform zum Beispiel null Volt beträgt. Das Gate des Transistors Q&sub2;&sub8; ist mit den Gates des Transistors Q&sub2;&sub4; und des Transistors Q&sub2;&sub6; verbunden. Die Gates der Transistoren Q&sub2;&sub5; und Q&sub2;&sub7; sind mit dem Gate des Transistors Q&sub2;&sub9; verbunden. Der Transistor Q&sub2;&sub8; empfängt das Signal VCOBIAS an seinem Drain-Eingang.
Eine einer Impedanz zugeführte und durch einen kapazitiven Widerstand gefilterte Stromquelle spannt das Gate des Transistors Q&sub2;&sub0; auf einen Spannungspegel vor, der etwa in der Mitte zwischen den ersten und zweiten Spannungen liegt. Bei der bevorzugten Ausführungsform beträgt die Vorspannung etwa 2,5 Volt. Sechs Transistoren, Q&sub3;&sub0; bis Q&sub3;&sub5;, werden derart betrieben, daß sie eine Stromquelle durch den Widerstand R2 vorsehen. Die geeignete Auswahl des Wertes von R2 entsprechend der Stromstärke der Stromquelle ermöglicht es dem Gate des Transistors Q&sub2;&sub0;, eine Referenzspannung aufzuweisen, die bei der bevorzugten Ausführungsform etwa 2,5 Volt entspricht. Die Transistoren Q&sub3;&sub2; bis Q&sub3;&sub5; erzeugen eine Steuerungsspannung für die Transistoren Q&sub3;&sub0; und Q&sub3;&sub1;, die den Strom durch den Widerstand R2 liefern. Ein Transistor Q&sub3;&sub6;, dessen Drain und Source mit der zweiten Zufuhrspannung verbunden sind, weist effektiv einen Eingang eines kapazitiven Widerstands an seinem Gate auf. Dieser kapazitive Widerstand dient als Tiefpaßfilter zum Steuern des Referenzeingangs.
In Betrieb, wenn sich VCOIN relativ zu der Referenzspannung bewegt, treibt der Transistor Q&sub2;&sub0; entweder mehr oder weniger Strom an dem Gate des Transistors Q&sub2;&sub3;. Wenn VCOIN umgekehrt abnimmt, steigt der Q&sub2;&sub3; zugeführte Strom an.
Der Spannungs-Strom-Konverter 34 weist die Stromquellensteuerschaltung 62 auf, die eine durch eine Gruppe von Transistoren, Q&sub3;&sub7; bis Q&sub4;&sub1;, vorgesehene Stromquelle aufweist. Die Transistoren Q&sub3;&sub7; und Q&sub3;&sub6; reagieren auf die Freigabetransistoren Q&sub2;&sub8; und Q&sub2;&sub9;. Der Transistor Q&sub3;&sub9; liefert eine konstante Vorspannung an die Transistoren Q&sub4;&sub0; und Q&sub4;&sub1;. Der Strom von den Transistoren Q&sub4;&sub0; und Q&sub4;&sub1; ist daher gleich, und die durch diese Transistoren an den Treiber 64 gelieferte Spannung steht in einem festen Verhältnis zu der an Q&sub3;&sub9; gelieferten Spannung. Der Treiber 64 verwendet diese Ströme in Zeitsteuerschaltungen zum Steuern der Oszillationsrate. Ein Transistor 42 ist über seine Source mit dem ersten Spannungspegel, über sein Drain mit dem Drain von Q&sub3;&sub7; und über sein Gate mit dem Gate des Transistors Q&sub2;&sub3; verbunden. Der Transistor Q42 steuert die an den Transistor Q&sub3;&sub9; gelieferte Strommenge.
Wie oben angedeutet, nimmt die Ausgangsspannung von Q&sub2;&sub3; je nach dem Wert des Signals VCOIN zu oder ab. Wenn die Ausgangsspannung des Transistors Q&sub2;&sub3; zunimmt, leitet der Transistor Q&sub4;&sub2; mehr Strom von der Stromquelle Q&sub3;&sub7; und Q&sub3;&sub8; ab als vor dem Spannungsanstieg an dem Transistor Q&sub2;&sub3;. Der Strom von dem Transistor Q&sub4;&sub2; leitet Strom von der Stromquelle um, indem er Strom negativ in die Stromquelle einleitet, wobei weniger Ausgangsstrom aus der Stromquelle produziert wird. Die Umleitung von mehr Strom bedeutet, daß die Transistoren Q&sub4;&sub0; und Q&sub4;&sub1; weniger Strom an die Zeitsteuerschaltungen liefern. Weiter unten wird beschrieben, daß die Ausgangsfrequenz des spannungsgesteuerten Oszillators 34 direkt von dem Wert der Ströme von den Transistoren Q&sub4;&sub0; und Q&sub4;&sub1; abhängt. D. h., wenn mehr Strom zur Verfügung steht, steigt die Frequenz des VCO 34 an. Somit steigt der VCO 34 an, wenn VCOIN ansteigt.
Wenn umgekehrt die Spannung von Q&sub2;&sub3; abnimmt, leitet der Transistor Q&sub4;&sub2; weniger Strom von der Stromquelle um, wobei mehr Strom für die Transistoren Q&sub4;&sub0; und Q&sub4;&sub1; zur Verfügung steht. Somit verlangsamt sich die Oszillationsrate des VCO 34 auf die Abnahme von VCOIN hin und erhöht sich auf eine Zunahirte von VCOIN hin.
Ein Gate-Drain-verbundener Transistor Q&sub3;&sub4; ist in Reihe mit der Stromquelle geschaltet, um den Betrieb des VCO 34 über einen Frequenzbereich zu verstärken, der breiter ist, als er ohne seine Verwendung erhalten werden könnte. Wenn der Transistor Q&sub4;&sub2; in gesättigtern Modus betrieben wird, weist er einen Stromfluß auf, der praktisch ausschließlich von seiner eigenen Gate-Source-Spannung abhängig ist. Der Transistor Q&sub4;&sub2; weist auch einen Triodenmodus auf, bei dem sein Drain-Strom zusätzlich zu seiner Gate-Source-Spannung eine Funktion der eigenen Drain- Source-Spannung ist. Beim Betrieb bei niedriger Frequenz hat der Transistor Q&sub4;&sub2; ohne den Transistor Q&sub4;&sub3; eine Tendenz, in dem Triodenbereich zu operieren, was den Ausgangsstrom des Transistors Q&sub4;&sub2; auf das Ausgangssignal des Transistors Q&sub2;&sub3; hin in gewisser Weise nichtlinear macht. Daher wird der Transistor Q&sub4;&sub2; zusätzlich zu dem Transistor Q&sub4;&sub3; bei niedrigeren VCOIN-Signalen im Sättigungsmodus betrieben. So ist der VCO 34 über einen breiteren Frequenzbereich betreibbar.
Die Transistoren Q&sub4;&sub4; bis Q&sub4;&sub9; und Q&sub6;&sub0; und Q&sub6;&sub1; bilden zwei Schaltungen, die den Transistoren Q&sub3;&sub7;-Q&sub3;&sub9; und Q&sub4;&sub2; in Betrieb und Struktur äquivalent sind. Die beiden Schaltungen reagieren derart auf das Ausgangssignal des Transistors Q&sub2;&sub3;, daß sie einen geregelten Ausgangsstrom zur Verwendung bei Zeitsteuerschaltungen erzeugen, wie oben beschrieben. Die Schaltungen sind von den Transistoren Q&sub4;&sub0; und Q&sub4;&sub1; isoliert, um durch die Treiberschaltung 64 verursachtes Nebensprechen zu beseitigen.
Der Treiber 64 reagiert auf die Ausgangsspannungen an den Ausgangsknoten derart, daß er durch die Eingangsspannung in den Spannungs-Strom-Konverter 60 gesteuerte Komplementärausgangsschwingungen liefert. Außerdem reagiert der Treiber 64 auf ein VCO-Steuerungssignal, um den Treiber 64 in einen bekannten Zustand zu versetzen. Die Treiberschaltung 64 treibt Komplementärsignale von dem VCO 34 als Reaktion auf die Ausgangsströme der Transistoren Q&sub4;&sub0; und Q&sub4;&sub1;. Die Drains dieser Transistoren sind jeweils mit Kondensatoren Q&sub5;&sub0; bzw. Q&sub5;&sub1; verbunden, die entsprechend dem Transistor Q&sub3;&sub6; ausgebildet sind. Das Drain und die Source der Transistoren Q&sub5;&sub0; und Q&sub5;&sub1; sind mit einem zweiten Spannungspegel verbunden. Ein Transistor Q&sub5;&sub2; ist über sein Drain mit dem Gate des Transistors Q&sub5;&sub0; und über seine Quelle mit dem zweiten Spannungspegel verbunden. Gleichermaßen ist ein Transistor Q&sub5;&sub3; mit dem Gate und der Source des Transistors Q&sub5;&sub1; verbunden. Inverter G&sub2;&sub3; und G&sub2;&sub4; weisen einen mit dem Gate des Transistors Q&sub5;&sub0; bzw. Q&sub5;&sub1; verbundenen Eingangsanschluß auf. Zweifache OR-Eingangsgatter G&sub2;&sub5; und G&sub2;&sub6; weisen einen mit einem Ausgang des Inverters G&sub2;&sub3; bzw. G&sub2;&sub4; verbundenen ersten Eingang auf. Zweifache NAND-Eingangsgatter G&sub2;&sub7; und G&sub2;&sub6; weisen einen mit einem Ausgang des OR-Gatters G&sub2;&sub5; bzw. G&sub2;&sub6; verbundenen ersten Eingang auf. Ein Inverter G&sub2;&sub9; weist einen mit einem Ausgang des NAND-Gatters G&sub2;&sub7; verbundenen Eingang auf, während ein Inverter G&sub3;&sub0; einen mit einem Ausgang des NAND-Gatters G&sub2;&sub8; verbundenen Eingang aufweist. Die Ausgänge der Inverter G&sub2;&sub9; und G&sub3;&sub0; liefern Komplementärausgangssignale des VCO 34. Der Ausgang des NAND- Gatters G&sub2;&sub7; ist mit dem zweiten Eingang des NAND-Gatters G&sub2;&sub8; und mit dem Eingang eines Inverters G&sub3;&sub1; verbunden, der einen Ausgang aufweist, der wiederum mit einem Gate des Transistors Q&sub5;&sub3; verbunden ist. Gleichermaßen ist der Ausgang des NAND-Gatters G&sub2;&sub8; mit dem zweiten Eingang des NAND-Gatters G&sub2;&sub7; und einem Eingang eines Inverters G&sub3;&sub2; verbunden, der über einen. Ausgang mit einem Gate des Transistors Q&sub5;&sub2; verbunden ist. Das Signal VCOGL ist mit dem zweiten Eingang des OR-Gatters G&sub2;&sub5; verbunden, während das Gate des Transistors Q&sub5;&sub0; mit dem zweiten Eingang des OR-Gatters G&sub2;&sub6; verbunden ist.
Um den Betrieb des VCO 34 zu unterbinden, aktiviert eine Steuerschaltung, VCOGL. Die Aktivierung von VCOGL bewirkt, daß die kombinatorische Logik sich stabilisiert, wobei der Ausgang von G&sub2;&sub9; aktiviert und der Ausgang von G&sub3;&sub0; deaktiviert ist. Nach der Deaktivierung von VCOGL und nach vier Gatterverzögerungen von G&sub2;&sub5;, G&sub2;&sub7;, G&sub2;&sub8; und G&sub3;&sub0; aktiviert der Inverter G&sub3;&sub0; seinen Ausgang. Gleichermaßen deaktiviert der Inverter G&sub2;&sub9; seinen Ausgang kurz danach.
Im Betrieb wird der Spannungsausgang des VCO durch die von den Transistoren Q&sub4;&sub0; und Q&sub4;&sub2; gelieferten Ströme gesteuert. Zu jedem bestimmten Zeitpunkt befinden sich der Inverter G&sub3;&sub1; und der Inverter G&sub3;&sub2; in entgegengesetzten Zuständen. Einen Halbzyklus später haben die Inverter G&sub3;&sub1; und G&sub3;&sub2; ihre Zustände geändert. Daher wird nach Abschluß der Beschreibung der Zeitsteuerschaltung anhand der Inverter G&sub2;&sub4; und G&sub3;&sub1;, der Transistoren Q&sub5;&sub1; und Q&sub5;&sub3; und einer Stromquelle Q&sub4;&sub1; auch der Betrieb der mit dem Transistor Q&sub4;&sub0; verbundenen Zeitsteuerschaltung beschrieben.
Der Inverter G&sub3;&sub1;, der anfänglich sein Ausgangssignal an das Gate des Transistors Q&sub5;&sub3; anlegt, bewirkt, daß der Transistor Q&sub5;&sub3; den durch den Transistor Q&sub5;&sub1; gebildeten Kondensator kurzschließt. Dieser kurzgeschlossene Kondensator kann seinen Spannungspegel nicht auf den Strom von dem Transistor Q&sub4;&sub1; hin erhöhen, wodurch das Ausgangssignal des Inverters G&sub2;&sub4; aktiviert wird. Eine Aktivierung des Eingangssignals des Inverters G&sub3;&sub1; schaltet den Transistor Q&sub5;&sub3; aus, wobei es dem Kondensatortransistor Q&sub5;&sub1; ermöglicht wird, mit dem Laden zu beginnen. Wie gut bekannt ist, ist die Ladungsrate dQ eines Kondensators eine Funktion des Stroms. Wenn somit Strom von dem Transistor Q&sub4;&sub1; den Kondensator Q&sub5;&sub1; lädt, steigt der Spannungspegel an dem Eingang des Inverters. Da der durch Q&sub4;&sub1; gelieferte Strom konstant ist, und da die Kapazität des Gates von Q&sub5;&sub1; konstant ist, steigt die Spannung an dem Eingang zu G&sub2;&sub6; linear an. Fig. 9 zeigt eine Gruppe von Zeitsteuerungsdiagrammen, die eine Beziehung zwischen der Eingangsspannung des Inverters G&sub2;&sub4; (Knoten 8) und dem Ausgangssignal des Inverters G&sub2;&sub4; darstellen. Wie dargestellt steigt die Spannung an dem Knoten 8 linear an und überschreitet den Schwellenpegel des Inverters G&sub2;&sub4;. Wenn die Spannung an dem Knoten den Schwellenwert überschreitet, deaktiviert der Inverter G&sub2;&sub4; sein Ausgangssignal. Die Spannung an dem Knoten steigt weiterhin an, bis die Deaktivierung des Inverters G&sub2;&sub4; sich durch den Treiber fortsetzt und schließlich die Spannung an dem Knoten auf null treibt.
An dem Schwellenwert des Inverters, annähernd in der Mitte zwischen den ersten und zweiten Spannungen, die bei der bevorzugten Ausführungsform zum Beispiel etwa 2,5 Volt beträgt, ändert der Inverter G&sub2;&sub4; seinen Zustand und deaktiviert sein Ausgangssignal. Diese Deaktivierung setzt sich durch die Logik fort, um den Zustand des Ausgangs zu ändern, der den anderen Zeitsteuerschaltungs-Eingangs-Inverter, je nachdem entweder G&sub3;&sub1; oder G&sub3;&sub2;, umschaltet. Die Ausgangssignale der beiden Inverter G&sub2;&sub9; und G&sub3;&sub0; bei der bevorzugten Ausführungsform der vorliegenden Erfindung erzeugen eine Gruppe nicht überlappender Takte, die, außer bei einem Übergang, komplementär sind.

VI. Tiefpaßfilter

Fig. 7 zeigt ein schematisches Diagramm des Filters 32, der einen ersten Transistor Q&sub1;&sub0;&sub0; und einen zweiten Transistor Q&sub1;&sub0;&sub1; aufweist, die als Kondensatoren angeschlossen sind. Der Transistor Q&sub1;&sub0;&sub0; weist einen Gate-Anschluß auf, der mit einem mit IOUT und VCOin verbundenen Knoten verbunden ist. Ein zweiter Transistor Q&sub1;&sub0;&sub1; ist durch seinen Gate-Anschluß über einen Widerstand R&sub3; mit dem Knoten verbunden. Die ersten und zweiten Anschlüsse und das Substrat der Transistoren Q&sub1;&sub0;&sub0; und Q&sub1;&sub0;&sub1; sind alle mit dem zweiten Spannungspegel verbunden. Der Betrieb des mit den Widerständen R&sub1; des spannungsgesteuerten Oszillators 34 verbundenen Filters 32 liefert ein Filter einer schmalen Bandbreite, das dem Phasenregelkreis 12 Stabilität bietet.

VII. Skalarschaltung

Fig. 8 zeigt ein schematisches Blockdiagramm der Skalarschaltung 36 mit mehreren der Flipflops 70&sub1;. Der erste D-Flipflop 70&sub1; empfängt das VCO-Steuerungssignal an einem Löscheingang und weist einen mit der Zufuhr verbundenen Dateneingang auf. Der erste D-Flipflop 70&sub1; reagiert auf komplementäre Taktsignale CP und . Nach der Aktivierung von CP und einer Negierung von werden Daten an dem D-Anschluß an den Q-Ausgang übermittelt, während das Komplementärsignal von Q an den -Ausgang übermittelt wird. Der -Ausgang des ersten D-Flipflops 70&sub1; liefert das Löschsignal an den zweiten D-Flipflop 70&sub2; und den dritten D-Flipflop 70&sub3;. Der Takteingang CP des ersten D- Flipflops wird von dem Komplementärausgang der Treiberschaltung 64 des spannungsgesteuerten Oszillators 34 empfangen, während das Komplementärtakteingangssignal von dem Ausgang des Treibers 64 des spannungsgesteuerten Oszillators 34 empfangen wird. Der zweite D-Flipflop 70&sub2; und der dritte D-Flipflop 70&sub3; empfangen jedoch als ihre Takteingangssignale und als Komplementärtakteingangssignale die Ausgangssignale bzw. Komplementärausgangssignale von dem Treiber 64 des spannungsgesteuerten Oszillators 34. Das Ausgangssignal des zweiten D-Flipflops 70&sub2; liefert das Dateneingangssignal für den dritten D-Flipflop 70&sub3;, während das Komplementärausgangssignal des dritten D-Flipflops 70&sub3; die Daten für den zweiten D-Flipflop 70&sub2; liefert. Das Ausgangssignal des dritten D-Flipflops 70&sub3; ist das Ausgangssignal der Skalarschaltung 36, das als Rückkopplung dem Phasenfrequenzdetektor 30 zugeführt wird.
In Betrieb wird das Steuerungssignal vor der Aktivierung der Skalarschaltung zum Löschen des ersten D-Flipflops 70&sub1; aktiviert. Das Löschen des ersten D-Flipflops 70&sub1; aktiviert den Komplementärausgang des ersten D-Flipflops 70&sub1; und löscht so den zweiten D-Flipflop 70&sub2; und den dritten D-Flipflop 70&sub3;. Das Löschen der zweiten und dritten D-Flipflops negiert die Q- Ausgangssignale, die ein deaktiviertes Signal als Rückkopplungssignal an den Detektor liefern. Eine Taktleitung RCKL liefert eine geeignete Zeitsteuerung zum Dekodieren des empfangenen Manchester-Signals und wird von dem Ausgang des zweiten D-Flipflops 70&sub2; abgegriffen.
Wenn ein eingehendes Manchester-Signal an seinem negativ werdenden Übergang empfangen wurde und zum Aktivieren bereit ist, wird die VCO-Steuerung deaktiviert, was es dem ersten D- Flipflop 70&sub1; ermöglicht, auf die Ausgangssignale des Treibers 64 des spannungsgesteuerten Oszillators 34 hin zu reagieren. Von dem Komplementärausgang der Treiberschaltung 64 her wird Q aktiviert, wodurch (des ersten D-Flipflops 70&sub1;) deaktiviert wird. Das Deaktivieren von entfernt das Löschsignal von dem zweiten D-Flipflop 70&sub2; und dem dritten D-Flipflop 70&sub3;. Somit reagieren diese zweiten und dritten D-Flipflops auf von dem Treiber der Schaltung 64 empfangene Taktsignale. Wenn das Ausgangssignal des Treibers 64 aktiviert wird, wird das aktivierte Ausgangssignal von von dem dritten D-Flipflop 70&sub3; an den Q-Ausgang des zweiten D-Flipflops 70&sub2; übermittelt, während das deaktivierte Ausgangssignal von Q an den Q-Ausgang des dritten D-Flipflops 70&sub3; übermittelt wird. Das Ausgangssignal wird dann deaktiviert und an den D-Eingang des zweiten D-Flipflops 70&sub2; geliefert. Die nächste Aktivierung des Ausgangs des Treibers 64 übermittelt ein niedriges Eingangssignal an Q von 70&sub3; und ein hohes Eingangssignal an Q von 70&sub2;. Das hohe Eingangssignal von von 70&sub3; wird an den D-Eingang des zweiten D- Flipflops 70&sub2; zurückgeführt. Danach liefern die dritten und vierten Aktivierungen der Ausgänge der Treiber 64 hohe Ausgangssignale des dritten D-Flipflops 70&sub3;, nachdem der Ausgang von 70&sub3; zu, dem D-Flip-Eingang des zweiten D-Flipflops 70&sub2; zurückgeführt wurde. Daher wird nach vier Aktivierungen des Ausgangs des Treibers 64 des spannungsgesteuerten Oszillators 34 ein einzelner Ausgangsübergang von Null auf Eins und zurück auf Null von dem dritten D-Flipflop 70&sub3; an den Rückkopplungseingang des Phasenfrequenzdetektors 30 geliefert. Somit wird die Konfiguration des zweiten D-Flipflops 70&sub2; und des dritten D-Flipflops 70&sub3; als Schaltung für eine Teilung durch vier betrieben, deren Betrieb durch den ersten D-Flipflop 70&sub1; gesteuert wird. Es wird darauf hingewiesen, daß der zweite und dritte D-Flipflop 70&sub2; bzw. 70&sub3; nur bei der Aktivierung des VCO- Steuerungssignals des ersten D-Flipflops 70&sub1; gelöscht und in den Nichtbetriebszustand versetzt werden.
Zusammenfassend ist die vorliegende Erfindung eine deutliche Verbesserung des Standes der Technik. Die vorliegende Erfindung sieht einen einzelnen Phasenregelkreis anstelle einer beim Stand der Technik verwendeten Master-Slave-Phasenregelkreis-Kombination vor. Darüber hinaus ist der vorhandene Phasenregelkreis mit CMOS-Transistoren betreibbar, was bei der Verwendung, d. h. beim Dekodieren eines Manchester-kodierten Datensignals, zu einem verringerten Stromverbrauch und zu verbesserter Funktion im Vergleich zum Stand der Technik führt. Während das vorhergehende eine vollständige Beschreibung der bevorzugten Ausführungsformen der Erfindung ist, können verschiedene Alternativen, Modifikationen und Äquivalenzen verwendet werden. Daher schränkt die vorhergehende Beschreibung nicht den Schutzumfang der Erfindung ein. Der Schutzumfang wird durch die beiliegenden Ansprüche bestimmt.

Claims

1. Zweiphasenempfänger, mit:

einem Phasenregelkreis (12) mit:

einem Phasenfrequenzdetektor (30) mit einem Referenzeingang, einem Rückkopplungseingang und einem Ausgang;

einem Filter (32) mit einem Eingang und einem Ausgang, wobei der Filtereingang mit dem Detektorausgang verbunden ist; und

einem spannungsgesteuerten Oszillator (34) mit einem Eingang und einem Ausgang, wobei der Oszillator ein Ausgangssignal mit einer Frequenz erzeugt, die auf eine von dem Filter an dem Oszillatoreingang gelieferte Eingangsspannung reagiert, wobei der spannungsgesteuerte Oszillator eine Einrichtung (64) zur Steuerung des ersten Eingangssignals zum Aussetzen einer Oszillation als Reaktion auf eine Aktivierung eines ersten Steuersignals (VCOGL) und zum Wiederaufnehmen der Oszillation zu einer bestimmten Phase als Reaktion auf eine Deaktivierung des ersten Steuersignals aufweist;

einem Empfänger (16) zum Empfangen eines kodierten Signals, wobei der Empfänger einen Ausgang und das kodierte Signal einen darin enthaltenen mit einer Nominalfrequenz oszillierenden Takt aufweist;

einem Taktgenerator (20), der ein Referenzsignal mit einer Ausgangsoszillationsfrequenz bei oder etwa bei der Nominalfrequenz liefert;

einem Multiplexer (14) mit einem mit dem Ausgang des Empfängers verbundenen ersten Eingang und einem zweiten Eingang, der mit dem Taktgenerator zum Empfang des Referenzsignals verbunden ist, wobei der Multiplexer zur Auswahl eines der. Multiplexereingänge und zum Leiten des Signals von dem ausgewählten Multiplexereingang zu einem mit dem Referenzeingang des Phasenfrequenzdetektors verbundenen Ausgang auf ein zweites Steuersignal reagiert; und

einer Steuerschaltung (40), die das erste und das zweite Steuersignal aktiviert, um den Phasenregelkreis mit der Taktgeneratoroszillationsfrequenz zu betreiben, indem das Referenzsignal zu dem Phasenfrequenzdetektor geleitet wird, bis der darin enthaltene Takt auszublenden ist, wobei zu diesem Zeitpunkt die Steuerschaltung das erste Steuersignal aktiviert, um den Betrieb des Phasenregelkreises auszusetzen, und das zweite Steuersignal das Signal von dem Empfängerausgang zu dem Phasenfrequenzdetektor leitet und die Steuerschaltung das erste Steuersignal deaktiviert, um das Phasenregelkreisoszillationsausgangssignal in Phasenabgleich zu dem eingehenden Taktsignal wieder zu aktivieren.

2. Zweiphasenempfänger nach Anspruch 1, wobei der Rückkopplungseingang des Phasenfrequenzdetektors mit dem Ausgang einer Frequenzteiler/-vervielfältigerschaltung (36) verbunden ist, die wiederum derart angeschlossen ist, daß sie das Ausgangssignal des spannungsgesteuerten Oszillators empfängt.

3. Zweiphasenempfänger nach Anspruch 2, wobei die Frequenzteiler/-vervielfältigerschaltung eine Schaltung für eine Teilung durch vier ist.

4. Zweiphasenempfänger nach einem der Ansprüche 1 bis 3, wobei der Phasenfrequenzdetektor eine mit einer Ladungspumpe (52) verbundene Logikschaltung (50) aufweist.

5. Zweiphasenempfänger nach einem der Ansprüche 1 bis 4, wobei der spannungsgesteuerte Oszillator einen Spannungs-Strom- Konverter (60) und eine Stromquelle (62) aufweist.

6. Zweiphasenempfänger nach einem der Ansprüche 1 bis 5, wobei der Empfänger eine integrierte Schaltung und der Phasenregelkreis einen CMOS-Transistor aufweist.