JP2008252406A - 半導体集積回路装置 - Google Patents

Abstract

【課題】乱数種の乱数性を向上させることにより、ＩＤタグにおける固体認識率を向上させる。
【解決手段】乱数種を取り込むクロック信号ＣＬＫ２を生成する際、抵抗１９に電流が流れる際に発生する熱雑音を増幅器２０，２１によって増幅し、参照電圧ＶＲＥＦ１，ＶＲＥＦ２としてコンパレータ２２，２３に出力する。コンパレータ２２，２３は、参照電圧ＶＲＥＦ２，ＶＲＥＦ１と静電容量素子２８の接続部（ノードａ）の電圧ＶＣとを比較し、その比較結果をそれぞれ出力する。フリップフロップ２４は、コンパレータ２２，２３からの出力信号によってクロック信号を出力する。参照電圧ＶＲＥＦ１，ＶＲＥＦ２は、熱雑音によってノイズを含んでいるので電圧レベルが大きく揺れており、フリップフロップ２４から出力されるクロック信号ＣＬＫ２の周期を変動させることができる。
【選択図】図３

Description

本発明は、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ ＩＤｅｎｔｉｆｉｃａｔｉｏｎ：電波方式認識）システムに関し、特に、ＩＤタグにおける固体認識の向上に有効な技術に関する。

無線通信によりデータ交信することができる自動認識技術として、ＲＦＩＤが広まりつつある。ＲＦＩＤは、たとえば、情報を記憶可能なＩＤタグ、該ＩＤタグにおける情報の読み出しや書き込みを行うリーダ／ライタ、および該リーダ／ライタが読み出した情報の管理などを行うホストなどから構成されている。

一般に、ＩＤタグには、乱数を発生する乱数発生部が設けられており、該乱数発生部が発生する乱数を用いてナンバリングを行うことにより、１つのリーダ／ライタで複数のＩＤタグを識別し、データを収集する輻輳制御を行っている。

乱数発生部は、該乱数発生部に設けられたシフトレジスタに取り込まれた乱数種を基準として擬似乱数を生成する。乱数種は、クロック発生部が発生したシフトパルスに同期してシフトレジスタに取り込まれる。

乱数種の取り込みに用いられるシフトパルスを発生するクロック発生部は、ＲＳフリップフロップと静電容量とからなる構成が広く用いられており、該ＲＳフリップフロップから出力された出力信号Ｑ，／Ｑに基づいてセット端子Ｓと基準電位ＶＳＳ、リセット端子Ｒとに基準電位ＶＳＳとの間にそれぞれ接続された静電容量を充放電することによってシフトパルスとなるクロック信号を生成している。

ところが、上記のような乱数発生部における種乱数の取り込みに用いられるクロック信号の生成技術では、次のような問題点があることが本発明者により見い出された。

すなわち、前述したクロック発生部の構成では、安定したクロック信号を発生してしまうことになるので、乱数種が乱数性に乏しくなってしまうという問題がある。

乱数種の乱数性が乏しくなることにより、リーダ／ライタによるＩＤタグの識別率が低下してしまい、輻輳制御に影響を及ぼしてしまう恐れが生じてしまうことになる。

本発明の目的は、乱数種の乱数性を向上させることにより、ＩＤタグにおける固体認識率を向上させることのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、リーダ／ライタからの受けた電波を電力に変換し、情報を該リーダ／ライタに返信するＩＤタグに用いられる半導体集積回路装置であって、リーダ／ライタが複数のＩＤタグを識別する際に用いられる乱数を発生する乱数発生部を有し、該乱数発生部は、乱数発生の基となる乱数種を取り込む際の取り込み用クロック信号の発信周期を変動させて生成する乱数種用クロック発生部を備えたものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、前記乱数種用クロック発生部が、ノイズが発生した異なる電圧レベルのノイズ電圧を第１、および第２の参照用電圧として出力する参照用電圧生成部と、第１、および第２の入力信号に応じて第１、および第２のクロック信号を生成し、該第１のクロック信号を取り込み用クロック信号として出力するフリップフロップと、該フリップフロップから出力された第２のクロック信号に基づいて、充放電された比較用電圧を出力する比較用電圧生成部と、該比較用電圧生成部から出力された充電時の比較用電圧と第１の参照用電圧との比較を行い、その比較結果を第１の入力信号としてフリップフロップに出力する第１の比較部と、比較用電圧生成部から出力された放電時の比較用電圧と第２の参照用電圧との比較を行い、その比較結果を第２の入力信号としてフリップフロップに出力する第２の比較部とを備えたものである。

また、本発明は、前記参照用電圧生成部が、定電流源から流れる電流を熱雑音を伴う電圧に変換する電圧発生部と、該電圧発生部から出力された熱雑音を伴う電圧を増幅し、第１の参照用電圧として出力する第１の増幅器と、該電圧発生部から出力された熱雑音を伴う電圧を増幅し、第１の参照用電圧よりも低い電圧レベルである第２の参照用電圧として出力する第２の増幅器とを備え、比較用電圧生成部は、一方の接続部が定電流源に接続された第１のスイッチ部と、一方の接続部が第１のスイッチ部の他方の接続部に接続され、他方の接続部が基準電位に接続された第２のスイッチ部と、一方の接続部が第１のスイッチ部と第２のスイッチ部との接続部に接続され、他方の接続部が基準電位に接続され、定電流源の電流を充放電する静電容量素子とを備え、第１、および第２のスイッチ部は、フリップフロップから出力された第２のクロック信号に基づいて、静電容量素子が充放電を繰り返すようにＯＮ／ＯＦＦするものである。

さらに、本発明は、前記電圧発生部が抵抗よりなるものである。

また、本発明は、前記乱数種用クロック発生部が、ノイズが発生した異なる電圧レベルのノイズ電圧を第１、および第２の参照用電圧として出力する参照用電圧生成部と、充放電された比較用電圧を出力する比較用電圧生成部と、該比較用電圧生成部から出力された比較用電圧と第１の参照用電圧との比較を行い、その比較結果を第１の入力信号として出力する第１の比較部と、比較用電圧生成部から出力された比較用電圧と第２の参照用電圧との比較を行い、その比較結果を第２の入力信号として出力する第２の比較部とを備え、比較用電圧生成部は、第１の比較部から出力された第１の入力信号と第２の比較部から出力された第２の入力信号とに基づいてクロック信号を生成し、取り込み用クロック信号として出力するリングオシレータと、該リングオシレータから出力されるクロック信号を充放電する静電容量素子とを備えたものである。

さらに、本発明は、前記参照用電圧生成部が、定電流源から流れる電流を熱雑音を伴う電圧に変換する電圧発生部と、電圧発生部から出力された熱雑音を伴う電圧を増幅し、第１の参照用電圧として出力する第１の増幅器と、電圧発生部から出力された熱雑音を伴う電圧を増幅し、第１の参照用電圧よりも低い電圧レベルである第２の参照用電圧として出力する第２の増幅器とよりなるものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）乱数種の乱数性を大幅に向上させることができる。

（２）上記（１）により、安定した輻輳制御を実現することができるので、ＲＦＩＤシステムにおける信頼性を向上させさせることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられた乱数発生回路の一例を示す説明図、図３は、図２の乱数発生回路に設けられたクロック発生部の構成例を示す説明図、図４は、図３の乱数発生回路における動作例を示すフローチャート、図５は、図２の乱数発生回路による乱数種の取り込み例を示す説明図、図６は、図３のクロック発生部に設けられた増幅器から出力された信号波形の一例を示す波形図である。

本実施の形態において、半導体集積回路装置１は、たとえば、自動認識技術の１つであるＲＦＩＤシステムのＩＤタグに用いられる。半導体集積回路装置１は、図１に示すように、整流回路２、安定化電圧回路３、コマンド復調回路４、バックスキャッタ回路５、乱数発生回路６、および論理回路７から構成されている。

整流回路２は、情報の読み出しや書き込みを行うリーダ／ライタから出力された電波を半導体集積回路装置に接続されたアンテナを介して受信し、その電磁誘導による電力を整流して一次電圧ＶＣＣとして出力する。

安定化電圧回路３は、整流回路２から出力された一次電圧ＶＣＣを安定化し、動作電力となる内部電源電圧ＶＤＤとして、コマンド復調回路４、バックスキャッタ回路５、乱数発生回路６、ならびに論理回路７にそれぞれ供給する。

コマンド復調回路４は、情報の読み出しや書き込みを行うリーダ／ライタから送信されるたとえば、ＡＳＫ（Ａｍｐｌｉｔｕｄｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ：振幅シフトキーイング）変調でキャリア信号に加えられた各種コマンドなど復調してデジタル信号に変換し、論理回路７に出力する。

バックスキャッタ回路５は、半導体集積回路装置１に設けられたアンテナ端子インピーダンスをデータに応じて変化させることで反射波（バックスキャッタ）を変調する。乱数発生部となる乱数発生回路６は、ＲＦＩＤの輻輳制御に用いられる乱数を発生し、論理回路７に出力する。

論理回路７は、コマンドデコード部８、動作制御部９、応答部１０、ならびにメモリ１１を備えている。コマンドデコード部８は、コマンド復調回路４が復調したコマンドをデコードし、動作制御部９に出力する。

応答部１０は、応答の有無、応答種別、応答パラメータの指示を動作制御部９から受け、応答データの伝送速度に応じてバックスキャッタ回路５を動作させる。メモリ１１は、たとえば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などの不揮発性半導体メモリからなり、リーダ／ライタからの各種情報が格納される。

図２は、乱数発生回路６の構成例を示す説明図である。

乱数発生回路６は、クロック発生部１２，１３、セレクタ１４、分周器１５、およびレジスタ／乱数発生回路１６から構成されている。クロック発生部１２はクロック信号ＣＬＫ１を生成し、乱数種用クロック発生部となるクロック発生部１３は、取り込み用クロック信号となるクロック信号ＣＬＫ２を生成する。

分周器１５は、クロック発生部１２が生成したクロック信号ＣＬＫ１を１／ｎに分周して出力する。セレクタ１４の一方の入力部には、分周器１５が分周した分周クロック信号ＣＬＫｎが入力されるように接続されており、該セレクタ１４の他方の入力部には、クロック発生部１３が生成したクロック信号ＣＬＫ２が入力されるように接続されている。

セレクタ１４の制御端子、およびレジスタ／乱数発生回路１６には、動作制御部９から出力されるセレクタ制御信号が入力されるようにそれぞれ接続されており、該セレクタ１４の出力部には、レジスタ／乱数発生回路１６のクロック端子が接続されている。

セレクタ１４は、セレクタ制御信号に基づいて、分周器１５が分周した分周クロック信号ＣＬＫｎ、またはクロック発生部１３が生成したクロック信号ＣＬＫ２のいずれかをレジスタ／乱数発生回路１６に出力する。

レジスタ／乱数発生回路１６は、半導体集積回路装置１のパワーアップシーケンス中にクロック信号ＣＬＫ２に同期して、クロック信号ＣＬＫ１を乱数種として取り込み、パワーアップシーケンスが終了すると、分周クロック信号ＣＬＫｎに同期してクロック信号ＣＬＫ１を取り込んで、以降半導体集積回路装置１がパワーオフとなるまで乱数を生成する。また、レジスタ／乱数発生回路１６のリセット端子には、動作制御部９から出力されるリセット信号が入力されるように接続されている。

図３は、クロック発生部１３の構成例を示す説明図である。

クロック発生部１３は、定電流源１７，１８、抵抗１９、増幅器２０，２１、コンパレータ２２，２３、フリップフロップ２４、スイッチ部２５，２６、インバータ２７、および静電容量素子２８から構成されている。

また、定電流源１７、抵抗１９、および増幅器２０，２１によって参照用電圧生成部が構成されており、スイッチ部２５，２６、インバータ２７、ならびに静電容量素子２８によって比較用電圧生成部が構成されている。

電圧発生部となる抵抗１９は、定電流源１７と基準電位ＶＳＳとの間に接続されており、これら抵抗１９と定電流源１７との接続部には、増幅器２０，２１の入力部がそれぞれ接続されている。第１の増幅器となる増幅器２０の出力部には、第１の比較部となるコンパレータ２２の負（−）側入力部が接続されており、第２の増幅器となる増幅器２１の出力部には、コンパレータ２３の正（＋）側入力部が接続されている。

コンパレータ２２の出力部には、フリップフロップ２４のセット端子Ｓが接続されており、第２の比較部となるコンパレータ２３の出力部には、フリップフロップ２４のリセット端子Ｒが接続されている。

コンパレータ２２から出力される信号が第１の入力信号としてフリップフロップ２４のセット端子Ｓに入力され、コンパレータ２３から出力される信号が第２の入力信号としてフリップフロップ２４のリセット端子Ｒに入力される。

フリップフロップ２４の出力部Ｑには、第１のスイッチ部となるスイッチ部２５の制御端子、およびインバータ２７の入力部がそれぞれ接続されている。また、フリップフロップ２４の出力部ＱＢがクロック発生部１３の出力部となり、第１のクロック信号となるクロック信号ＣＬＫ２を出力する。出力部ＱＢは、第２のクロック信号となる出力部Ｑの反転信号が出力される。

インバータ２７の出力部には、第２のスイッチ部となるスイッチ部２６の制御端子が接続されている。スイッチ部２５の一方の接続部には、定電流源１８が接続されており、該スイッチ部２５の他方の接続部には、スイッチ部２６の一方の接続部が接続され、このスイッチ部２６の他方の接続部には、基準電位ＶＳＳが接続されている。

スイッチ部２５とスイッチ部２６との接続部には、静電容量素子２８の一方の接続部、コンパレータ２２の正（＋）側入力部、ならびにコンパレータ２３の負（−）側入力部がそれぞれ接続されている。静電容量素子２８の他方の接続部には、基準電位ＶＳＳが接続されている。

次に、本実施の形態の作用について説明する。

初めに、乱数発生回路６における動作を図４のフローチャートを用いて説明する。

まず、半導体集積回路装置１がリーダ／ライタに接近し、安定化電圧回路３から内部電源電圧ＶＤＤが動作可能な電圧レベルになりパワーアップシーケンスが開始されると、動作制御部９は、’１’（Ｈｉ信号）のセレクタ制御信号を出力する。

これを受けて、セレクタ１４は、クロック発生部１３が生成したクロック信号ＣＬＫ２を出力するように選択する。レジスタ／乱数発生回路１６は、たとえば、図５に示すように、クロック信号ＣＬＫ２に同期してクロック信号ＣＬＫ１を乱数種として順次取り込む（ステップＳ１０１）。

そして、パワーアップシーケンスが終了すると、動作制御部９から、’０’（Ｌｏ信号）のセレクタ制御信号が出力される。これにより、セレクタ１４は、分周器１５が分周した分周クロック信号ＣＬＫｎを出力するように選択する。

続いて、レジスタ／乱数発生回路１６は、分周クロック信号ＣＬＫｎに同期してレジスタ／乱数発生回路１６に取り込まれた乱数種を基準として、半導体集積回路装置１がパワーオフとなるまで擬似乱数を生成する（ステップＳ１０２）。

次に、クロック発生部１３の動作について説明する。

クロック信号ＣＬＫ２を生成する場合、定電流源１７から抵抗１９を介して電流が流れる際に熱雑音が発生する。増幅器２０は、抵抗１９による熱雑音を増幅し、第１の参照用電圧となる参照電圧ＶＲＥＦ２としてコンパレータ２２に出力する。増幅器２１は、抵抗１９による熱雑音を増幅し、第２の参照用電圧となる参照電圧ＶＲＥＦ１としてコンパレータ２３に出力する。

コンパレータ２２は、該コンパレータ２２の正（＋）側入力部と静電容量素子の一方の接続部との接続部（図３のノードａ）の電圧ＶＣと参照電圧ＶＲＥＦ２とを比較し、その比較結果を出力する。コンパレータ２３は、電圧ＶＣと参照電圧ＶＲＥＦ１とを比較し、その比較結果を出力する。フリップフロップ２４は、コンパレータ２２，２３から出力される信号に基づいて状態が変化し、クロック信号を出力する。

図６は、増幅器２０，２１から出力された参照電圧ＶＲＥＦ１，ＶＲＥＦ２とノードａの電圧ＶＣとの信号波形例を示す波形図である。

たとえば、フリップフロップ２４の出力部Ｑから、Ｈｉ信号が出力されると、スイッチ部２５がＯＮ、スイッチ部２６がＯＦＦとなり、静電容量素子２８が充電され、図６に示すように、電圧ＶＣの電圧レベルが上がってくる。

そして、電圧ＶＣが参照電圧ＶＲＥＦ１よりも高くなると、コンパレータ２３からＬｏ信号が出力され、コンパレータ２２からはＨｉ信号が出力される。これにより、フリップフロップ２４の出力部Ｑからは、Ｌｏ信号が出力される。

フリップフロップ２４から出力されたＬｏ信号によってスイッチ部２５がＯＦＦ、スイッチ部２６がＯＮとなり、今度は静電容量素子２８から電荷が放電され、図６に示すように、電圧ＶＣの電圧レベルが下がってくる。

電圧ＶＣが参照電圧ＶＲＥＦ２よりも低くなると、コンパレータ２３からＨｉ信号が出力され、コンパレータ２２からはＬｏ信号が出力される。これにより、フリップフロップ２４の出力部Ｑからは、Ｈｉ信号が出力される。

ここで、増幅器２０，２１を介して出力される参照電圧ＶＲＥＦ１，ＶＲＥＦ２の電圧波形は、抵抗１９によって発生した熱雑音を増幅しているので、図６に示すように、安定した電圧波形にならない。

このように、コンパレータ２２、２３の比較用電圧の電圧レベルが大きく揺れることにより、コンパレータ２２、２３から出力される比較結果の出力タイミングがずれ、フリップフロップ２４の出力部ＱＢから出力されるクロック信号ＣＬＫ２のクロック周期を変動させることができる。

それにより、本実施の形態によれば、乱数種を生成する際に用いられるクロック信号ＣＬＫ２のクロック周期を変動させることができるので、乱数発生回路６が生成する乱数の乱数性を大幅に向上させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態では、クロック発生部１３がフリップフロップ２４（図３）を用いて構成された例について記載したが、このフリップフロップの代わりに、図７に示すように、リングオシレータを用いて構成するようにしてもよい。

この場合、クロック発生部１３は、定電流源１７、抵抗１９，２９，３０、増幅器２０，２１、コンパレータ２２，２３、静電容量素子２８、論理和回路３１、ｎ個（奇数）のインバータ３２から構成されている。

定電流源１７、抵抗１９、および増幅器２０，２１の接続構成は、図３と同様であるので説明は省略する。

増幅器２０の出力部には、コンパレータ２３の負（−）側入力部が接続されており、増幅器２１の出力部には、コンパレータ２２の負（−）側入力部が接続されている。これらコンパレータ２２，２３の出力部には、論理和回路３１の入力部がそれぞれ接続されており、該論理和回路３１の出力部には、直列接続されたリングオシレータを構成するｎ個（奇数）のインバータ３２が接続されている。

そして、初段のインバータ３２の出力部が、クロック発生部１３の出力部となり、クロック信号ＣＬＫ２が出力される。また、インバータ３２の最終段の出力部と基準電位ＶＳＳとの間には、直列接続された抵抗２９，３０が接続されている。

抵抗２９と抵抗３０との接続部は、コンパレータ２２，２３の正（＋）側入力部、ならびに静電容量素子２８の一方の接続部がそれぞれ接続されている。静電容量素子２８の他方の接続部には、基準電位ＶＳＳが接続されている。

この場合も、増幅器２０，２１からそれぞれ出力される参照電圧ＶＲＥＦ１，ＶＲＥＦ２、およびノードａの電圧ＶＣの信号波形は、図６に示すようなる。

これにより、リングオシレータを構成するインバータ３２から出力された信号と熱雑音が発生したノイズを含んだ参照電圧ＶＲＥＦ１，ＶＲＥＦ２がコンパレータ２２、２３によって比較されることになるので、比較結果の出力タイミングがずれて不安定な周期のクロック信号ＣＬＫ２を生成することができる。

本発明は、ＩＤタグにおける輻輳制御に用いられる乱数の乱数性向上化の技術に適している。

本発明の一実施の形態による半導体集積回路装置のブロック図である。 図１の半導体集積回路装置に設けられた乱数発生回路の一例を示す説明図である。 図２の乱数発生回路に設けられたクロック発生部の構成例を示す説明図である。 図３の乱数発生回路における動作例を示すフローチャートである。 図２の乱数発生回路による乱数種の取り込み例を示す説明図である。 図３のクロック発生部に設けられた増幅器から出力された信号波形の一例を示す波形図である。 本発明の他の実施の形態による乱数発生回路に設けられたクロック発生部の構成例を示す説明図である。

符号の説明

１ 半導体集積回路装置
２ 整流回路
３ 安定化電圧回路
４ コマンド復調回路
５ バックスキャッタ回路
６ 乱数発生回路
７ 論理回路
８ コマンドデコード部
９ 動作制御部
１０ 応答部
１１ メモリ
１２，１３ クロック発生部
１４ セレクタ
１５ 分周器
１６ レジスタ／乱数発生回路
１７，１８ 定電流源
１９ 抵抗
２０，２１ 増幅器
２２，２３ コンパレータ
２４ フリップフロップ
２５，２６ スイッチ部
２７ インバータ
２８ 静電容量素子
２９，３０ 抵抗
３１ 論理和回路
３２ インバータ
ＣＬＫ１，ＣＬＫ２ クロック信号
ＣＬＫｎ 分周クロック信号

Claims (7)

1. リーダ／ライタからの受けた電波を電力に変換し、情報を前記リーダ／ライタに返信するＩＤタグに用いられる半導体集積回路装置であって、
   前記リーダ／ライタが複数の前記ＩＤタグを識別する際に用いられる乱数を発生する乱数発生部を有し、
   前記乱数発生部は、
   乱数発生の基となる乱数種を取り込む際の取り込み用クロック信号の発信周期を変動させて生成する乱数種用クロック発生部を備えたことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記乱数種用クロック発生部は、
   ノイズが発生した異なる電圧レベルのノイズ電圧を第１、および第２の参照用電圧として出力する参照用電圧生成部と、
   第１、および第２の入力信号に応じて第１、および第２のクロック信号を生成し、前記第１のクロック信号を取り込み用クロック信号として出力するフリップフロップと、
   前記フリップフロップから出力された第２のクロック信号に基づいて、充放電された比較用電圧を出力する比較用電圧生成部と、
   前記比較用電圧生成部から出力された充電時の比較用電圧と前記第１の参照用電圧との比較を行い、その比較結果を前記第１の入力信号として前記フリップフロップに出力する第１の比較部と、
   前記比較用電圧生成部から出力された放電時の比較用電圧と前記第２の参照用電圧との比較を行い、その比較結果を前記第２の入力信号として前記フリップフロップに出力する第２の比較部とを備えたことを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記参照用電圧生成部は、
   定電流源から流れる電流を熱雑音を伴う電圧に変換する電圧発生部と、
   前記電圧発生部から出力された熱雑音を伴う電圧を増幅し、前記第１の参照用電圧として出力する第１の増幅器と、
   前記電圧発生部から出力された熱雑音を伴う電圧を増幅し、前記第１の参照用電圧よりも低い電圧レベルである前記第２の参照用電圧として出力する第２の増幅器とよりなり、
   前記比較用電圧生成部は、
   一方の接続部が定電流源に接続された第１のスイッチ部と、
   一方の接続部が、前記第１のスイッチ部の他方の接続部に接続され、他方の接続部が基準電位に接続された第２のスイッチ部と、
   一方の接続部が、前記第１のスイッチ部と前記第２のスイッチ部との接続部に接続され、他方の接続部が、基準電位に接続され、定電流源の電流を充放電する静電容量素子とよりなり、
   前記第１、および第２のスイッチ部は、
   前記フリップフロップから出力された第２のクロック信号に基づいて、前記静電容量素子が充放電を繰り返すようにＯＮ／ＯＦＦすることを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記電圧発生部は、抵抗であることを特徴とする半導体集積回路装置。
5. 請求項１記載の半導体集積回路装置において、
   前記乱数種用クロック発生部は、
   ノイズが発生した異なる電圧レベルのノイズ電圧を第１、および第２の参照用電圧として出力する参照用電圧生成部と、
   充放電された比較用電圧を出力する比較用電圧生成部と、
   前記比較用電圧生成部から出力された比較用電圧と前記第１の参照用電圧との比較を行い、その比較結果を第１の入力信号として出力する第１の比較部と、
   前記比較用電圧生成部から出力された比較用電圧と前記第２の参照用電圧との比較を行い、その比較結果を第２の入力信号として出力する第２の比較部とよりなり、
   前記比較用電圧生成部は、
   前記第１の比較部から出力された第１の入力信号と前記第２の比較部から出力された第２の入力信号とに基づいてクロック信号を生成し、取り込み用クロック信号として出力するリングオシレータと、
   前記リングオシレータから出力されるクロック信号を充放電する静電容量素子とよりなることを特徴とする半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   前記参照用電圧生成部は、
   定電流源から流れる電流を熱雑音を伴う電圧に変換する電圧発生部と、
   前記電圧発生部から出力された熱雑音を伴う電圧を増幅し、前記第１の参照用電圧として出力する第１の増幅器と、
   前記電圧発生部から出力された熱雑音を伴う電圧を増幅し、前記第１の参照用電圧よりも低い電圧レベルである前記第２の参照用電圧として出力する第２の増幅器とよりなることを特徴とする半導体集積回路装置。
7. 請求項６記載の半導体集積回路装置において、
   前記電圧発生部は、抵抗であることを特徴とする半導体集積回路装置。

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