KR101031428B1 - 다중 클록을 생성하는 ｒｆｉｄ 태그 - Google Patents

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Abstract

본 발명은 RFID 리더로부터 수신된 무선 신호에 따라 RFID 태그가 동작함에 있어서 동작 타이밍의 기준이 되는 클록을 생성한 후에 하나의 클록을 복수 개의 분기 클록으로 분기하여 사용함으로써, 클록에 동기하여 사용할 필요가 있는 다양한 내부 회로에 복수 개의 분기 클록을 사용하는 RFID 태그에 관한 것이다. 구체적으로, 본 발명은 RFID 리더로부터 무선 신호를 수신하여 클록을 생성하는 아날로그부, 및 클록을 입력받아 복수 개의 분기 클록을 생성하고, 복수 개의 클록 라인을 통해 복수 개의 분기 클록 각각을 출력하는 디지털부를 포함하는 RFID 태그로서, 클록 및 복수 개의 분기 클록이 동일한 타이밍에 동기하는 것을 특징으로 하는 RFID 태그를 개시한다.

Description

다중 클록을 생성하는 ＲＦＩＤ 태그 {RFID TAG GENERATING MULTIPLE CLOCKS}
본 발명은 RFID 리더로부터 수신된 무선 신호에 따라 RFID 태그가 동작함에 있어서 동작 타이밍의 기준이 되는 클록을 생성한 후에 하나의 클록을 복수 개의 분기 클록으로 분기하여 사용함으로써, 클록에 동기하여 사용할 필요가 있는 다양한 내부 회로에 복수 개의 분기 클록을 사용하는 RFID 태그에 관한 것이다.
RFID란 무선 신호를 이용하여 사물을 자동으로 식별하기 위하여 식별 대상 사물에는 RFID 태그를 부착하고 무선 신호를 이용한 송수신을 통해 RFID 리더와 통신을 하는 비접촉식 자동 식별 방식을 제공하는 기술로서, 종래의 자동 식별 기술인 바코드 및 광학 문자 인식 기술의 단점을 보완할 수 있는 기술이다.
최근에 들어, RFID 태그는 물류 관리 시스템, 사용자 인증 시스템, 전자 화폐 시스템, 교통 시스템 등의 여러 가지 경우에 이용되고 있다.
예를 들어, 물류 관리 시스템에서는 배달 전표 또는 태그 대신에 데이터가 기록된 IC(Integrated Circuit) 태그를 이용하여 화물의 분류 또는 재고 관리 등이 행해지고 있다. 또한, 사용자 인증 시스템에서는 개인 정보 등을 기록한 IC 카드를 이용하여 입실 관리 등을 행하고 있다.
RFID는 여러 대역의 주파수를 사용하는데, 주파수 대역에 따라 그 특성이 달라진다. 일반적으로 RFID는 주파수 대역이 낮을수록 인식 속도가 느리고 짧은 거리에서 동작하며, 환경의 영향을 적게 받는다. 반대로, 주파수 대역이 높을수록 인식 속도가 빠르고 긴 거리에서 동작하며, 환경의 영향을 많이 받는다.
도 1은 종래 기술에 따른 RFID 태그의 전체 구성도이다.
도 1을 참조하면, 종래 기술에 따른 RFID 태그는 크게 안테나부(10), 아날로그부(100), 디지털부(200) 및 메모리(300)를 포함한다.
안테나부(10)는 RFID 리더로부터 송신된 무선 신호를 수신하는 역할을 한다. 수신된 무선 신호는 안테나 패드(11,12)를 통해 아날로그부(100)로 입력된다.
아날로그부(100)는 입력된 무선 신호를 증폭하여, RFID 태그의 구동전압인 전원전압 VDD을 생성한다. 그리고 입력된 무선 신호에서 동작 명령 신호를 검출하여 명령 신호 CMD를 디지털부(200)에 출력한다. 그 외에, 아날로그부(100)는 전원 전압 VDD을 감지하여 리셋 동작을 제어하기 위한 파워 온 리셋 신호 POR와 클록 CLK을 디지털부(200)로 출력한다.
그리고 디지털부(200)는 명령 신호 CMD에 대응하는 응답 신호 RP를 생성하여 아날로그부(100)로 출력한다.
디지털부(200)는 아날로그부(100)로부터 전원전압 VDD, 파워 온 리셋 신호 POR, 클록 CLK 및 명령 신호 CMD를 입력받아, 어드레스 ADD, 입/출력 데이터 I/O, 제어 신호 CTR 및 클록 CLK을 메모리(300)에 출력한다.
메모리(300)는 메모리 소자를 이용하여 데이터를 리드/라이트하고, 데이터를 저장한다.
종래의 RFID 태그는 아날로그부에서 하나의 클록을 생성하여 디지털부로 출력하기 때문에, 디지털부에서 클록에 동기하여 사용할 필요가 있는 다양한 내부 회로에 클록을 충분하게 공급할 수 없다는 문제점이 있다.
추가적으로, 아날로그부는 디지털부의 동작 여부와 관계없이 클록을 디지털부에 공급하여 디지털부가 동작할 필요가 없는 경우에도 클록에 의해 디지털부가 동작한다. 따라서 불필요한 전력 소비가 발생한다는 문제점이 있다.
상기한 문제점을 해결하기 위하여, 본 발명의 RFID 태그는 동작 타이밍의 기준이 되는 클록을 생성한 후에 하나의 클록을 동일한 타이밍에 동기하는 복수 개의 분기 클록으로 분기하여 사용함으로써, 클록에 동기하여 사용할 필요가 있는 다양한 내부 회로에 복수 개의 분기 클록을 사용하는 것을 목적으로 한다.
추가적으로, 본 발명의 RFID 태그는 클록 활성화 신호가 활성화되는 경우에만 클록을 디지털부에 공급함으로써 불필요한 전력 소비가 발생하는 것을 방지하는 것을 목적으로 한다.
본 발명은 RFID 리더로부터 무선 신호를 수신하여 클록을 생성하는 아날로그부, 및 상기 클록을 입력받아 복수 개의 분기 클록을 생성하고, 복수 개의 클록 라인을 통해 상기 복수 개의 분기 클록 각각을 출력하는 디지털부를 포함하는 RFID 태그로서, 클록 및 복수 개의 분기 클록이 동일한 타이밍에 동기하는 것을 특징으로 하는 RFID 태그를 개시한다. 본 발명은 RFID 리더로부터 수신된 무선 신호에 따라 RFID 태그가 동작함에 있어서 동작 타이밍의 기준이 되는 클록을 생성한 후에, 하나의 클록을 복수 개의 분기 클록으로 분기하여 사용함으로써 RFID 태그에서 클록에 동기하여 사용할 필요가 있는 다양한 내부 회로에 복수 개의 분기 클록을 사용할 수 있다는 특징이 있다.
추가적으로, 본 발명은 상기 디지털부가 클록 활성화 신호 및 상기 클록을 입력받고, 상기 클록 활성화 신호가 활성화될 경우에만 상기 클록을 출력하는 클록 게이트 제어부를 포함하는 RFID 태그를 개시한다. 클록이 RFID 태그의 디지털부에 공급되면, 클록에 의해 디지털부가 계속 동작하게 된다. 따라서 디지털부가 동작할 필요가 없는 경우에도 클록을 공급하는 것은 전력 소비가 증가하는 원인이 된다. 본 발명은 클록 활성화 신호가 활성화될 경우에만 클록을 RFID 태그의 디지털부에 공급함으로써 전력 소비를 줄이는 특징이 있다.
추가적으로, 본 발명은 상기 디지털부가 상기 클록을 분기하여 상기 복수 개의 분기 클록을 생성하고, 상기 복수 개의 클록 라인을 통해 상기 복수 개의 분기 클록 각각을 출력하는 다중 구동 버퍼부를 포함하고, 상기 다중 구동 버퍼부는 상기 클록을 복수 개로 분기하고, 분기된 클록을 각각 구동하여 상기 복수 개의 분기 클록을 생성하는 복수 개의 구동 소자를 포함하는 RFID 태그를 개시한다. 하나의 클록을 분기하여 N 개의 분기 클록을 생성하게 되면 N 개의 분기 클록은 클록에 비해 진폭이 1/N로 감소하게 된다. 본 발명은 각각의 분기 클록을 구동 소자로 구동함으로써 분기 클록의 진폭을 충분히 크게 구동할 수 있다는 특징이 있다.
추가적으로, 본 발명은 상기 복수 개의 클록 라인 각각이 하나 이상의 회로 소자와 연결되고, 상기 복수 개의 클록 라인 각각은 상기 하나 이상의 회로 소자와 연결되는 하나 이상의 연결부를 포함하며, 복수 개의 메시 라인을 통해 상기 복수 개의 클록 라인 각각에 포함된 상기 하나 이상의 연결부가 서로 연결되는 것을 특징으로 하는 RFID 태그를 개시한다. 하나의 클록으로부터 복수 개의 분기 클록을 생성할 경우, RFID 태그의 디지털부에 포함된 내부 회로의 회로 소자들 때문에 각 각의 분기 클록은 딜레이가 발생한다. 그런데 클록 라인마다 연결되는 회로 소자들이 다르기 때문에 딜레이의 크기도 서로 다르다. 그 결과 분기 클록들은 동일한 타이밍에 동기하지 못하고 서로 다른 타이밍에 동기하게 된다. 따라서 본 발명은 클록 라인에 연결된 하나 이상의 회로 소자들 사이에 있는 노드(연결부)를 메시 라인으로 서로 연결한다. 그러면 메시 라인에 의해 서로 연결된 노드들은 전압 레벨이 동일해지고, 각 노드로부터 출력되는 분기 클록도 동일한 타이밍에 동기하게 되는 특징이 있다.
첫째, 본 발명은 RFID 리더로부터 수신된 무선 신호에 따라 RFID 태그가 동작함에 있어서 동작 타이밍의 기준이 되는 클록을 생성한 후에, 하나의 클록을 복수 개의 분기 클록으로 분기하여 사용함으로써 RFID 태그에서 클록에 동기하여 사용할 필요가 있는 다양한 내부 회로에 복수 개의 분기 클록을 사용할 수 있다는 장점이 있다.
둘째, 본 발명은 클록 라인에 연결된 하나 이상의 회로 소자들 사이에 있는 노드를 메시 라인으로 서로 연결함으로써 메시 라인에 의해 서로 연결된 노드들의 전압 레벨이 동일해지고, 각 노드로부터 출력되는 분기 클록이 동일한 타이밍에 동기하게 되는 장점이 있다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로서, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능하며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명에 따른 RFID 태그의 전체 구성도이다.
도 2를 참조하면, 본 발명의 RFID 태그는 크게 안테나부(10), 아날로그부(100), 디지털부(200) 및 메모리부(300)를 포함한다.
안테나부(10)는 RFID 리더로부터 송신된 무선 신호를 수신하는 역할을 한다. 수신된 무선 신호는 안테나 패드(11,12)를 통해 아날로그부(100)로 입력된다.
아날로그부(100)는 전압 증폭부(110), 복조부(120), 클록 발생부(130), 파워 온 리셋부(140) 및 변조부(150)를 포함한다.
전압 증폭부(110)는 안테나부(10)로부터 인가되는 무선 신호를 정류 및 승압하여 RFID 태그의 구동전압인 전원 전압 VDD을 생성한다.
복조부(120)는 전압 증폭부(110)의 출력전압에 따라 안테나부(10)로부터 입력되는 무선 신호에서 동작 명령신호를 검출하여 명령신호 CMD를 생성하고, 생성된 명령신호 CMD를 디지털부(200)에 출력한다.
클록 발생부(130)는 전압 증폭부(110)에서 생성된 전원 전압 VDD에 따라 디지털부(200)의 동작을 제어하기 위한 클록 CLK을 생성하여 디지털부(200)로 공급한다.
파워 온 리셋부(140)는 전압 증폭부(110)에서 생성된 전원 전압 VDD을 감지하여 리셋 동작을 제어하기 위한 파워 온 리셋 신호 POR를 생성하여 디지털부(200) 로 출력한다.
파워 온 리셋 신호 POR는 전원 전압 VDD이 로우 레벨에서 하이 레벨로 천이하는 동안 전원 전압 VDD과 같이 상승하다가, 전원 전압 VDD이 하이 레벨로 공급되는 순간 하이 레벨에서 로우 레벨로 천이하여 RFID 태그 내부의 회로를 리셋시키는 신호를 의미한다.
변조부(150)는 디지털부(200)로부터 입력되는 응답신호 RP를 변조하여 안테나부(10)에 전송한다.
디지털부(200)는 아날로그부(100)로부터 전원 전압 VDD, 파워 온 리셋 신호 POR, 클록 CLK 및 명령신호 CMD를 입력받아 명령신호 CMD를 해석하고 제어 신호 CTR를 생성한다. 그리고 제어 신호 CTR에 대응하는 응답신호 RP를 아날로그부(100)에 출력한다.
디지털부(200)는 어드레스 ADD, 입/출력 데이터 I/O, 제어 신호 CTR 및 클록 CLK을 메모리부(300)에 출력한다. 메모리부(300)는 데이터를 저장 소자에 라이트하고, 저장 소자에 저장된 데이터를 리드하는 역할을 한다.
디지털부(200)는 클록 발생부(130)로부터 입력되는 클록 CLK을 입력받는 클록 게이트 제어부(210,미도시), 다중 구동 버퍼부(220,미도시), 등가 회로부(230,미도시) 또는 메시 등가 회로부(240,미도시)를 포함한다.
클록 게이트 제어부(210)는 클록 CLK 및 클록 활성화 신호 CLK_EN를 입력받아 클록 활성화 신호 CLK_EN가 활성화될 경우에만 클록 CLK을 출력하는 역할을 한다.
다중 구동 버퍼부(220)는 클록 게이트 제어부(210)로부터 출력되는 클록 CLK을 분기한 후, 각각의 클록 CLK을 구동하여 복수 개의 클록 CLK1~CLKN을 생성한다.
등가 회로부(230)는 디지털부(200)의 내부 회로와 등가인 회로를 의미한다. 등가 회로부(230)는 저항 R1~RN 및 커패시터 C1~CN를 이용하여 나타낸다.
메시 등가 회로부(240)는 복수 개의 클록 CLK1~CLKN이 동일하게 생성될 수 있도록 디지털부(200)에 포함된 복수 개의 클록 라인을 메시 라인으로 연결한 회로를 의미한다.
메모리(300)로는 불휘발성 강유전체 메모리(FeRAM;Ferroelectric Random Access Memory)가 사용될 수 있다. FeRAM은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖는다. 또한, FeRAM은 디램과 거의 유사한 구조를 가지고, 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 가진다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
도 3은 본 발명의 제 1 실시예에 따른 디지털부(200)를 나타내는 회로도이다.
도 3을 참고하면, 본 발명에 따른 디지털부(200)는 클록 게이트 제어부(210) 및 다중 구동 버퍼부(220)를 포함한다.
클록 게이트 제어부(210)는 앤드 게이트 AND로 구성되는 것을 특징으로 한다. 클록 게이트 제어부(210)의 입력 단자로는 클록 CLK 및 클록 활성화 신호 CLK_EN가 입력된다. 클록 게이트 제어부(210)는 클록 CLK 및 클록 활성화 신호 CLK_EN를 앤드 연산한다.
클록 활성화 신호 CLK_EN가 로우 레벨로 입력되면 클록 게이트 제어부(210)가 비활성화되므로 클록 CLK에 관계없이 클록 게이트 제어부(210)는 로우 레벨의 신호를 출력한다.
클록 활성화 신호 CLK_EN가 하이 레벨로 입력되면 클록 게이트 제어부(210)가 활성화되므로 클록 CLK이 그대로 클록 게이트 제어부(210)를 통해 출력된다.
다중 구동 버퍼부(220)는 클록 게이트 제어부(210)로부터 출력되는 신호를 각각 구동하여 복수 개의 클록 CLK1~CLKN을 생성한다.
클록 활성화 신호 CLK_EN가 로우 레벨로 입력되면 클록 게이트 제어부(210)가 비활성화되므로 다중 구동 버퍼부(220)도 비활성화된다.
클록 활성화 신호 CLK_EN가 하이 레벨로 입력되면 클록 게이트 제어부(210)가 활성화되므로 클록 CLK이 그대로 클록 게이트 제어부(210)를 통해 출력된다. 다중 구동 버퍼부(220)는 클록 게이트 제어부(210)로부터 출력되는 클록 CLK을 각각 분기하고, 분기된 클록 CLK을 구동한다.
복수 개의 구동 소자 D1~DN 각각은 분기된 클록 CLK을 구동한다. 구동 소자 D1는 클록 CLK을 구동하여 클록 CLK1을 생성하고, 구동 소자 D2는 클록 CLK을 구동하여 클록 CLK2을 생성하고, 구동 소자 D3는 클록 CLK을 구동하여 클록 CLK3을 생성하며, 구동 소자 DN는 클록 CLK을 구동하여 클록 CLKN을 생성한다.
도 4는 본 발명의 제 2 실시예에 따른 디지털부(200)를 나타내는 회로도이다.
도 4를 참고하면, 본 발명에 따른 디지털부(200)는 클록 게이트 제어부(210), 다중 구동 버퍼부(220) 및 등가 회로부(230)를 포함한다.
클록 게이트 제어부(210)는 앤드 게이트 AND로 구성되는 것을 특징으로 한다. 클록 게이트 제어부(210)의 입력 단자로는 클록 CLK 및 클록 활성화 신호 CLK_EN가 입력된다. 클록 게이트 제어부(210)는 클록 CLK 및 클록 활성화 신호 CLK_EN를 앤드 연산한다.
클록 활성화 신호 CLK_EN가 로우 레벨로 입력되면 클록 게이트 제어부(210)가 비활성화되므로 클록 CLK에 관계없이 클록 게이트 제어부(210)는 로우 레벨의 신호를 출력한다.
클록 활성화 신호 CLK_EN가 하이 레벨로 입력되면 클록 게이트 제어부(210)가 활성화되므로 클록 CLK이 그대로 클록 게이트 제어부(210)를 통해 출력된다.
다중 구동 버퍼부(220)는 클록 게이트 제어부(210)로부터 출력되는 신호를 각각 구동한다.
클록 활성화 신호 CLK_EN가 로우 레벨로 입력되면 클록 게이트 제어부(210)가 비활성화되므로 다중 구동 버퍼부(220)도 비활성화된다.
클록 활성화 신호 CLK_EN가 하이 레벨로 입력되면 클록 게이트 제어부(210)가 활성화되므로 클록 CLK이 그대로 클록 게이트 제어부(210)를 통해 출력된다. 다중 구동 버퍼부(220)는 클록 게이트 제어부(210)로부터 출력되는 클록 CLK을 각각 분기하고, 분기된 클록 CLK을 구동한다.
등가 회로부(230)는 디지털부(200)의 내부 회로와 등가인 회로를 의미한다. 등가 회로부(230)는 저항 R1~RN 및 커패시터 C1~CN를 이용하여 나타낸다.
구동 소자 D1에 의해 구동된 신호는 저항 R1 및 커패시터 C1로 구성된 RC 회로를 통해 클록 CLK1을 생성하고, 구동 소자 D2에 의해 구동된 신호는 저항 R2 및 커패시터 C2로 구성된 RC 회로를 통해 클록 CLK2을 생성하고, 구동 소자 D3에 의해 구동된 신호는 저항 R3 및 커패시터 C3로 구성된 RC 회로를 통해 클록 CLK3을 생성하며, 구동 소자 DN에 의해 구동된 신호는 저항 RN 및 커패시터 CN로 구성된 RC 회로를 통해 클록 CLKN을 생성한다.
RC 회로는 시상수(1/RC) 만큼의 딜레이가 발생한다. 디지털부(200) 내부의 실제 클록 라인에 연결된 회로는 서로 동일하지 않기 때문에, 등가 회로부(230)의 클록 라인에 연결된 등가 저항 및 등가 커패시터의 값이 서로 다르다. 따라서 RC 회로를 거친 신호에 발생하는 딜레이 값이 서로 다르다. 즉 각각의 RC 회로를 통해 생성되는 복수 개의 클록 CLK1~CLKN은 서로 다른 타이밍에 동기할 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 복수 개의 클록 CLK1~CLKN의 타이밍을 나타내는 타이밍도이다.
도 5를 참고하면, 본 발명에 따른 복수 개의 클록 CLK1~CLKN은 디지털부(200)의 등가 회로부(230)에서 각각의 클록 라인에 연결된 등가 저항 및 등가 커패시터의 값이 서로 다르기 때문에, 딜레이 값을 서로 다르게 조정할 수 있다.
예를 들어, 클록 CLK1은 딜레이가 발생하지 않고, 클록 CLK2은 딜레이 d2가 발생하고, 클록 CLK3은 딜레이 d3가 발생하며, 클록 CLKN은 딜레이 dN가 발생한다.
따라서 동일한 클록 CLK으로부터 분기되는 서로 다른 타이밍에 동기하는 복 수 개의 클록 CLK1~CLKN을 생성할 수 있다.
도 6는 본 발명의 제 3 실시예에 따른 디지털부(200)를 나타내는 회로도이다.
도 6을 참고하면, 본 발명에 따른 디지털부(200)는 클록 게이트 제어부(210), 다중 구동 버퍼부(220) 및 메시 등가 회로부(240)를 포함한다.
클록 게이트 제어부(210)는 앤드 게이트 AND로 구성되는 것을 특징으로 한다. 클록 게이트 제어부(210)의 입력 단자로는 클록 CLK 및 클록 활성화 신호 CLK_EN가 입력된다. 클록 게이트 제어부(210)는 클록 CLK 및 클록 활성화 신호 CLK_EN를 앤드 연산한다.
클록 활성화 신호 CLK_EN가 로우 레벨로 입력되면 클록 게이트 제어부(210)가 비활성화되므로 클록 CLK에 관계없이 클록 게이트 제어부(210)는 로우 레벨의 신호를 출력한다.
클록 활성화 신호 CLK_EN가 하이 레벨로 입력되면 클록 게이트 제어부(210)가 활성화되므로 클록 CLK이 그대로 클록 게이트 제어부(210)를 통해 출력된다.
다중 구동 버퍼부(220)는 클록 게이트 제어부(210)로부터 출력되는 신호를 각각 구동한다.
클록 활성화 신호 CLK_EN가 로우 레벨로 입력되면 클록 게이트 제어부(210)가 비활성화되므로 다중 구동 버퍼부(220)도 비활성화된다.
클록 활성화 신호 CLK_EN가 하이 레벨로 입력되면 클록 게이트 제어부(210)가 활성화되므로 클록 CLK이 그대로 클록 게이트 제어부(210)를 통해 출력된다. 다 중 구동 버퍼부(220)는 클록 게이트 제어부(210)로부터 출력되는 클록 CLK을 각각 분기하고, 분기된 클록 CLK을 구동한다.
메시 등가 회로부(240)는 디지털부(200)의 내부 회로와 등가인 회로를 의미한다. 등가 회로부(230)는 저항 R1~RN 및 커패시터 C1~CN를 이용하여 나타낸다.
메시 등가 회로부(240)는 복수 개의 클록 라인을 각각 메시 라인으로 연결하 것을 특징으로 한다.
즉 구동 소자 D1와 저항 R1 사이의 노드, 구동 소자 D2와 저항 R2 사이의 노드, 구동 소자 D3와 저항 R3 사이의 노드,...,구동 소자 DN와 저항 RN 사이의 노드를 메시 라인으로 연결한다.
그리고 저항 R1과 커패시터 C1 사이의 노드, 저항 R2과 커패시터 C2 사이의 노드, 저항 R3과 커패시터 C3 사이의 노드,...,저항 RN과 커패시터 CN 사이의 노드를 메시 라인으로 연결한다.
그리고 클록 CLK1이 출력되는 노드, 클록 CLK2이 출력되는 노드, 클록 CLK3이 출력되는 노드,...,클록 CLKN이 출력되는 노드를 메시 라인으로 연결한다.
이처럼 클록 라인의 각 노드를 메시 라인으로 연결하면, 메시 라인으로 연결된 노드는 모두 동일한 전압 레벨이 된다.
상기한 것처럼, 복수 개의 구동 소자 D1~DN의 출력 단자가 모두 메시 라인으로 연결되므로, 복수 개의 클록 라인으로 출력되는 신호는 동기 타이밍이 동일하고, 전압 레벨도 동일하다.
마찬가지로, 메시 라인으로 연결된 다른 노드도 모두 동일한 전압 레벨을 가 지게 된다.
따라서 복수 개의 클록 CLK1~CLKN이 출력되는 각 노드가 메시 라인으로 연결되므로, 복수 개의 클록 CLK1~CLKN은 동기 타이밍과 전압 레벨이 동일하게 된다. 즉 본 발명의 메시 등가 회로부(240)는 각 메시 라인으로 각 노드를 연결함으로써 복수 개의 클록 CLK1~CLKN을 동일하게 생성할 수 있다.
도 7은 본 발명의 제 3 실시예에 따른 복수 개의 클록 CLK1~CLKN의 타이밍을 나타내는 타이밍도이다.
도 7을 참고하면, 본 발명에 따른 복수 개의 클록 CLK1~CLKN은 디지털부(200)의 메시 등가 회로부(240)에서 각각의 클록 라인이 메시 라인에 의해 연결되어 클록 CLK 및 복수 개의 클록 CLK1~CLKN이 동일한 타이밍에 동기한다.
도 1은 종래 기술에 따른 RFID 태그의 전체 구성도이다.
도 2는 본 발명에 따른 RFID 태그의 전체 구성도이다.
도 3은 본 발명의 제 1 실시예에 따른 디지털부를 나타내는 회로도이다.
도 4는 본 발명의 제 2 실시예에 따른 디지털부를 나타내는 회로도이다.
도 5는 본 발명의 제 2 실시예에 따른 복수 개의 클록의 타이밍을 나타내는 타이밍도이다.
도 6는 본 발명의 제 3 실시예에 따른 디지털부를 나타내는 회로도이다.
도 7은 본 발명의 제 3 실시예에 따른 복수 개의 클록의 타이밍을 나타내는 타이밍도이다.

Claims (13)

  1. RFID 리더로부터 무선 신호를 수신하여 클록을 생성하는 아날로그부; 및
    클록 활성화 신호에 응답하여 상기 클록을 입력받아 복수 개의 분기 클록을 생성하고, 복수 개의 클록 라인을 통해 상기 복수 개의 분기 클록 각각을 출력하는 디지털부를 포함하고,
    상기 복수 개의 클록 라인은 메시(mesh) 라인에 의하여 서로 연결되어 상기 클록과 상기 복수 개의 분기 클록은 동일한 타이밍에 동기하는 것을 특징으로 하는 RFID 태그.
  2. 청구항 1에 있어서,
    상기 아날로그부는
    상기 무선 신호를 수신하여 증폭시킴으로써 전원 전압을 생성하는 전압 증폭부; 및
    상기 전원 전압을 공급받아 상기 클록을 생성하는 클록 발생부를 포함하는 RFID 태그.
  3. 청구항 1에 있어서,
    상기 디지털부는
    상기 클록 활성화 신호 및 상기 클록을 입력받고, 상기 클록 활성화 신호가 활성화될 경우에만 상기 클록을 출력하는 클록 게이트 제어부를 포함하는 RFID 태그.
  4. 청구항 3에 있어서,
    상기 클록 게이트 제어부는 앤드(And) 연산을 수행하는 논리 소자를 포함하고,
    상기 논리 소자로 상기 클록 활성화 신호 및 상기 클록이 입력되는 것을 특징으로 하는 RFID 태그.
  5. 청구항 1에 있어서,
    상기 디지털부는
    상기 클록을 분기하여 상기 복수 개의 분기 클록을 생성하고, 상기 복수 개의 클록 라인을 통해 상기 복수 개의 분기 클록 각각을 출력하는 다중 구동 버퍼부를 포함하는 RFID 태그.
  6. 청구항 5에 있어서,
    상기 다중 구동 버퍼부는
    상기 클록을 복수 개로 분기하고, 분기된 클록을 각각 구동하여 상기 복수 개의 분기 클록을 생성하는 복수 개의 구동 소자를 포함하는 RFID 태그.
  7. 청구항 6에 있어서,
    상기 복수 개의 구동 소자는
    상기 복수 개의 구동 소자의 출력 단자와 상기 복수 개의 클록 라인이 각각 연결되는 것을 특징으로 하는 RFID 태그.
  8. 청구항 1에 있어서,
    상기 복수 개의 클록 라인 각각은
    하나 이상의 회로 소자와 연결되는 것을 특징으로 하는 RFID 태그.
  9. 청구항 8에 있어서,
    상기 디지털부는
    상기 복수 개의 클록 라인 각각과 상기 하나 이상의 회로 소자를 연결하는 하나 이상의 연결부를 포함하는 RFID 태그.
  10. 청구항 9에 있어서,
    상기 디지털부는
    상기 복수 개의 클록 라인 각각에 포함된 상기 하나 이상의 연결부를 서로 연결하는 상기 복수 개의 메시(Mesh) 라인을 더 포함하는 RFID 태그.
  11. 청구항 1에 있어서,
    상기 아날로그부는
    상기 무선 신호를 수신하여 증폭시킴으로써 전원 전압을 생성하는 전압 증폭부, 및
    상기 전원 전압을 공급받아 상기 클록을 생성하는 클록 발생부를 포함하고,
    상기 디지털부는
    상기 클록 활성화 신호 및 상기 클록을 입력받고, 상기 클록 활성화 신호가 활성화될 경우에만 상기 클록을 출력하는 클록 게이트 제어부,
    상기 클록을 분기하여 상기 복수 개의 분기 클록을 생성하고, 상기 복수 개의 클록 라인을 통해 상기 복수 개의 분기 클록 각각을 출력하는 다중 구동 버퍼부, 및
    상기 복수 개의 클록 라인 각각과 하나 이상의 회로 소자를 연결하는 하나 이상의 연결부를 포함하며,
    상기 복수 개의 클록 라인 각각에 포함된 상기 하나 이상의 연결부는 복수 개의 메시 라인에 의해 서로 연결되는 것을 특징으로 하는 RFID 태그.
  12. 청구항 1 내지 청구항 10 중 어느 한 항에 있어서,
    상기 디지털부로부터 출력되는 데이터를 저장하는 메모리부를 더 포함하는 RFID 태그.
  13. 청구항 12에 있어서,
    상기 메모리부는 강유전체 메모리 소자를 포함하는 RFID 태그.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007178255A (ja) * 2005-12-28 2007-07-12 Oki Electric Ind Co Ltd 半導体集積回路およびその試験方法
KR20090005748A (ko) * 2007-07-10 2009-01-14 주식회사 하이닉스반도체 Ｒｆｉｄ 태그 및 그의 동작 방법

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