CN103595421A - 解码卡片发送的type a基本数据速率信号的解码器 - Google Patents

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Abstract

本发明公开了一种解码ISO/IEC 14443协议中卡片发送的TYPE A基本数据速率信号的解码器，包括：一上升沿检测电路，一数据比特周期计数器，一副载波高电平个数计数器，一解码逻辑电路；利用副载波的第一个上升沿来同步比特边界；在一个数据比特的前半个周期和后半个周期分别计算输入的副载波的高电平个数；最后根据这两个计数值，根据编码特点，通过解码逻辑电路解码出帧开始，数据以及帧结束信号。本发明能直接对副载波调制信号解码，无需先把副载波去掉；同时本解码器有相当好的抗毛刺性能，在信噪比恶劣的条件下也能很好地工作。

Description

解码卡片发送的TYPE A基本数据速率信号的解码器
技术领域
本发明涉及智能卡领域，特别是涉及一种解码ISO/IEC 14443协议中卡片发送的TYPE（类型）A基本数据速率信号的解码器。 
背景技术
ISO/IEC 14443协议中卡片发送的TYPE A基本数据速率信号编码方式是OOK曼彻斯特编码，用副载波调制。其中基本数据速率是fc/128,副载波频率是fc/16，fc是载波频率，为13.56M。读卡器发送的TYPE A信号的数据编码有3种波形，分别称为D，E，F波形。参见图1，D波形在数据比特周期的前半周期有副载波调制，在数据比特周期的后半周期无副载波调制；E波形在数据比特周期的后半周期有副载波调制，在数据比特周期的前半周期无副载波调制（参见图2）；F波形在整个数据比特周期都没有副载波调制（参见图3）。图中，T是数据比特周期。 
ISO/IEC 14443协议中，卡片发送的TYPE A基本数据速率信号的编码规则如下： 
在每帧数据信号的开始阶段，先发送帧开始标志，接着发送与数据对应的信号波形，最后发送帧结束标志。 
帧开始标志是一个D波形，帧结束标志对应的是F波形，数据0对应的是E波形，数据1对应的是D波形。 
发明内容
本发明要解决的技术问题是提供一种解码ISO/IEC 14443协议中卡片发送的TYPE A基本数据速率信号的解码器，能直接对副载波调制信号解码，且在信噪比恶劣的条件下也能很好地工作。 
为解决上述技术问题，本发明的解码ISO/IEC 14443协议中卡片发送的TYPE A基本数据速率信号的解码器，包括： 
一上升沿检测电路，用于检测解码器使能后，输入的副载波信号的第一个上升沿； 
一数据比特周期计数器，由所述上升沿检测电路检测到的副载波上升沿标志复位；按射频RF输入时钟计数，同时按数据的比特周期内所含的射频RF时钟个数值循环，其中，射频RF时钟频率同载波频率，为13.56M； 
一副载波高电平个数计数器，利用所述数据比特周期计数器的计数值来区分接收数据比特的前半比特周期和后半比特周期，在这两个周期内分别对副载波的高电平计数，产生两个计数值； 
一解码逻辑电路，在所述数据比特周期计数器计数到数据的比特周期边界时，通过判断所述副载波高电平个数计数器的两个计数值来解码。 
本发明能直接对副载波调制信号解码，无需先把副载波去掉。同时本解码器有相当好的抗毛刺性能，在信噪比恶劣的条件下也能很好地工作。 
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明： 
图1是ISO/IEC14443协议中卡片发送的TYPE A基本数据速率信号的D波形示意图； 
图2是ISO/IEC14443协议中卡片发送的TYPE A基本数据速率信号的E波形示意图； 
图3是ISO/IEC14443协议中卡片发送的TYPE A基本数据速率信号的F波形示意图； 
图4是所述解码卡片发送的TYPE A基本数据速率信号的解码器的逻辑框图。 
具体实施方式
结合图4所示，所述解码ISO/IEC 14443协议中卡片发送的TYPE A基本数据速率信号的解码器，包括：一上升沿检测电路，一数据比特周期计数器，一副载波高电平个数计数器，一解码逻辑电路；利用副载波的第一个上升沿来同步比特边界；在一个数据比特的前半个周期和后半个周期分别计算输入的副载波的高电平个数；根据这两个计数值，以及编码特点，通过一个解码逻辑电路解码出帧开始，数据以及帧结束信号。 
解码器的工作原理如下： 
用所述上升沿检测电路来检测解码使能后的第一个上升沿，以此作为数据比特周期的开始，这样解码器就做到了与发送的编码信号同步。 
所述上升沿检测电路通过如下方式检测上升沿，把副载波信号输入到一个上升沿触发的D触发器的时钟端来实现；或者用一个寄存器记录前一 个时钟的副载波信号电平，然后通过判断此寄存器记录的电平为0，输入的副载波信号为1来实现。 
所述上升沿检测电路，内部有一个状态位，该状态位有两个状态：状态0和状态1，当解码器使能信号有效后，状态位为状态0，之后当检测到副载波信号的上升沿后，状态位变为状态1；在状态0时检测到的副载波上升沿标志作为该上升沿检测电路的输出。 
用所述数据比特周期计数器对对RF（射频）时钟计数，其中RF时钟与载波频率相同，为13.56M，其计数值就能标出数据比特周期的前半部分和后半部分，以及数据比特周期的边界。 
用所述副载波高电平个数计数器对数据比特周期的前半部分的副载波高电平和后半部分的副载波高电平计数，根据这两个计数值就能判定发送的波形。原理如下： 
对于D波形，其前半周期有副载波，后半周期无副载波，所以其前半周期的高电平计数值就应该是这段时间内副载波的高电平个数，后半周期的高电平计数值就应该是0。 
对于E波形，其前半周期无副载波，后半周期有副载波，所以其前半周期的高电平计数值就应该0，而后半周期的高电平计数值就应该是这段时间内副载波的高电平个数。 
对于F波形，其前半周期无副载波，后半周期也无副载波，所以其前半周期的高电平计数值与后半周期的高电平计数值都应该是0。 
根据ISO/IEC 14443协议中的编码原理，D波形就是数据1，E波形就 是数据0，F波形就是帧结束信号，而发送的第一个D波形就是帧开始信号。 
以上根据副载波高电平个数计数器的两个计数值来判定发送波形以及解码是通过所述解码逻辑电路来实现的。 
所述解码逻辑电路一种实现方式是：当数据的比特周期的前半周期的计数值小于第一阈值，且后半周期的计数值大于第二阈值时，就认为是E波形，所以解码逻辑电路输出0。当数据的比特周期的前半周期的计数值大于第三阈值，且后半周期的计数值小于第四阈值时，就认为是D波形，所以解码逻辑电路输出1。当数据的比特周期的前半周期的计数值小于第五阈值，且后半周期的计数值小于第六阈值时，就认为是F波形，所以解码逻辑电路输出帧结束信号。在解码器使能信号有效后，第一个解码出的1，就认为是发送的第一个D波形，输出帧起始信号；其中第一阈值至第六阈值的取值范围在0到N之间；N为正整数，是一个比特数据周期内可以计到的副载波的高电平数值，N的优选值为32。 
所述解码逻辑电路另一种实现方式是：比较数据的比特周期的前半周期和后半周期的计数值。当数据的比特周期的前半周期的计数值小于后半周期的计数值时，就认为是E波形，解码逻辑电路输出0。当数据的比特周期的前半周期的计数值大于后半周期的计数值时，就认为是D波形，解码逻辑电路输出1。当数据的比特周期的前半周期的计数值等于后半周期的计数值时，就认为是F波形，解码逻辑电路输出帧结束信号。在解码器使能信号有效后，第一个解码出的1，就认为是发送的第一个D波形，输出帧起始信号。 
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。 

Claims (5)

1.一种解码ISO/IEC 14443协议中卡片发送的类型A基本数据速率信号的解码器，其特征在于，包括：
一上升沿检测电路，用于检测解码器使能后，输入的副载波信号的第一个上升沿；
一数据比特周期计数器，由所述上升沿检测电路检测到的副载波上升沿标志复位；按射频RF输入时钟计数，同时按数据的比特周期内所含的射频RF时钟个数值循环，其中，射频RF时钟频率同载波频率，为13.56M；
一副载波高电平个数计数器，利用所述数据比特周期计数器的计数值来区分接收数据比特的前半比特周期和后半比特周期，在这两个周期内分别对副载波的高电平计数，产生两个计数值；
一个解码逻辑电路，在所述数据比特周期计数器计数到数据的比特周期边界时，通过判断所述副载波高电平个数计数器的两个计数值来解码。
2.如权利要求1所述的解码器，其特征在于：所述上升沿检测电路通过如下方式检测上升沿，把副载波信号输入到一个上升沿触发的D触发器的时钟端来实现；或者用一个寄存器记录前一个时钟的副载波信号电平，然后通过判断此寄存器记录的电平为0，输入的副载波信号为1来实现。
3.如权利要求1所述的解码器，其特征在于：所述上升沿检测电路，内部有一个状态位，该状态位有两个状态：状态0和状态1，当解码器使能信号有效后，状态位为状态0，之后当检测到副载波信号的上升沿后，状态位变为状态1；在状态0时检测到的副载波上升沿标志作为该上升沿检测电路的输出。
4.如权利要求1所述的解码器，其特征在于，所述解码逻辑电路的解码逻辑如下：当数据的比特周期的前半周期的计数值小于第一阈值，且后半周期的计数值大于第二阈值时，解码逻辑电路输出0；当数据的比特周期的前半周期的计数值大于第三阈值，且后半周期的计数值小于第四阈值时，解码逻辑电路输出1；当数据的比特周期的前半周期的计数值小于第五阈值，且后半周期的计数值小于第六阈值时，解码逻辑电路输出帧结束信号；在解码器使能信号有效后，第一个解码出的1，作为帧起始信号；其中，所述第一阈值至第六阈值的取值范围在0到N之间；N为正整数，是一个比特数据周期内可以计到的副载波的高电平数值。
5.如权利要求1所述的解码器，其特征在于，所述解码逻辑电路，的解码逻辑如下：当数据的比特周期的前半周期的计数值小于后半周期的计数值时，解码逻辑电路输出0；当数据的比特周期的前半周期的计数值大于后半周期的计数值时，解码逻辑电路输出1；当数据的比特周期的前半周期的计数值等于后半周期的计数值时，解码逻辑电路输出帧结束信号；在解码器使能信号有效后，第一个解码出的1，作为帧起始信号。
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