CN1912900A

CN1912900A - 一种解码器及射频卡

Info

Publication number: CN1912900A
Application number: CN 200610061894
Authority: CN
Inventors: 刘圣慧; 蔡静
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2006-07-31
Filing date: 2006-07-31
Publication date: 2007-02-14
Anticipated expiration: 2026-07-31
Also published as: CN100428273C

Abstract

本发明适用于电通信领域，提供了一种解码器及射频卡，所述解码器包括：脉冲产生单元，用于监测载波包络信号的凹槽以及载波时钟信号，分别触发产生凹槽指示信号的上升沿和下降沿；时钟产生单元，用于根据所述凹槽指示信号和载波时钟信号产生分频时钟信号；以及数据解码单元，用于根据所述凹槽指示信号和分频时钟信号进行后续的解码操作。本发明根据凹槽指示信号以及载波时钟信号获得射频卡的解码时钟信号，使得射频卡的解码不受信号中凹槽宽度的影响，能够兼容处理多种读卡器发出的信号以及由于射频卡模拟前端半导体制造工艺的偏差而解调出的凹槽宽度不确定的信号，实现在实际的射频卡电路中的应用。

Description

一种解码器及射频卡

技术领域

本发明属于电通信领域，尤其涉及一种无线射频识别中的解码器及射频卡。

背景技术

无线射频识别(Radio Frequency Identification，RFID)是近年来研究和推广应用的热点技术，RFID涉及领域非常广泛，它泛指一切利用射频信号来实现自动识别、身份认证的技术手段，即被识别的标签/卡与识别它的阅读器之间以射频信号进行无线方式通信。应用RFID技术的非接触式集成电路(IntegratedCircuit，IC)卡主要为国际标准化组织(International Organization forStandardization，ISO)14443所定义的近耦合非接触式IC卡和ISO15693所定义的密耦合非接触式IC卡，简称射频卡。在公交、地铁、门禁、停车场等票物方面，射频卡的应用日益广泛，随着我国“第二代身份证”的推出，射频卡的市场规模将进一步扩大。射频卡和读卡器之间的通信遵守ISO/IEC(InternationalElectrotechnical Commission，国际电工委员会)14443协议，此协议规定了两种通信接口的信号编码调制格式，分别为A型和B型，A型通信接口中，从读卡器到射频卡的信号编码格式是改进型密勒(Modified Miller)编码，并定义了如下三种时序：

序列X：在半个位宽(64个时钟)后应出现一个凹槽；

序列Y：在1个位宽(128个时钟)内无调制；

序列Z：在1个位起始时有一个凹槽。

以上三种序列用于改进型密勒码编码时的编码规则如下：

1.逻辑1用序列X表示；

2.逻辑0通常用序列Y表示，但有两种情况除外：

(1)有两个或两个以上连续的0时，从第二个0开始用序列Z来表示所有相连的0；

(2)直接与起始帧相连的所有0也用序列Z来表示。

3.通信起始位用序列Z表示；

4.通信结束用逻辑0后跟序列Y表示；

5.无信息用至少两个序列Y表示。

图1示出了利用以上规则将数据1010010编码后得到的改进型密勒码的输出时序图，其中第一位为起始位(Start，S)，第二位至第八位为数据信息，其后是结束位(End，E)。将改进型密勒码采用100％调制系数进行幅移键控(Amplitude Shift Keying，ASK)调制后的信号包络如图2所示。从图2可以看出，射频卡天线接收到的耦合信号是有中断的(凹槽)，即在中断期间，读卡器发送给射频卡的时钟信号是消失的。由于128分频后的时钟(clk_128)信号的一个周期正好是一位数据的宽度，因此需要对射频卡接收到的有凹槽的时钟信号做相应的处理，以得到正常的128分频时钟便于后续的解码。

现有的一种解码实现电路的结构如图3所示，其中：

数据信号(signal)是射频卡上模拟前端电路解调后得到的载波包络。

signal信号和载波时钟clk经与运算模块31相与得到的intemal_clk信号受数据调制，在有凹槽时是没有的。

脉冲产生模块32用于识别凹槽并产生凹槽指示(pause)信号。pause信号从第二个凹槽开始，对每一个凹槽产生一个脉冲宽度为8个时钟周期的正脉冲。

时钟产生模块33是一个7位计数器，用以产生clk_128信号，具体的做法是在每有凹槽时对计数器的低4位清零，余下的3位中的低2位置为1，而最高位保持不变(即X110000)，计数器在凹槽时等待，不进行计数，凹槽结束后从X110000计数16个clk时钟周期到X111111后触发一次电平翻转，从而得到128分频的时钟信号。

结合图4示出的以数据1010010为例对改进型密勒码解码的时序过程，

首先，数据内部模块34用于产生临时数据(data_temp)信号和对通信结束时的逻辑0状态进行跟踪并产生flag信号。data_temp信号总是在clk_128信号的下降沿发生一次翻转，在检测到pause信号为高电平时被置为1。flag信号在clk_128信号下降沿时检测到data_temp信号为0时被置1，当检测到pause信号为高电平时被清0。

其次，结束判断模块35用于产生通信结束(rec_end)信号，标志通信结束状态。其实现原理为在clk_128信号上升沿时检测到flag信号为高电平，则将rec_end信号置为1标志通信结束，其他情况置为0。

再次，命令周期模块36用于产生通信开始(rec_busy)信号，来识别第一个凹槽。当射频卡接收到第一个凹槽时，认为进入指令或数据接收周期，在第一个凹槽后将rec_busy信号置为高，在检测到rec_end信号为高后再将rec_busy信号置为低，表示数据接收结束。

最后，数据寄存模块37用于产生最终的解码数据decode_data，在接收数据的过程中，即rec_busy信号为高电平期间，在每一个clk_128信号的上升沿对data_temp信号进行一次采样即可获得解码后的数据decode_data。

这种方法在实际应用中要求凹槽宽度必须不大于48个clk时钟周期，才能恢复出clk_128信号，而ISO14443-2中要求凹槽宽度最大可达到61个clk时钟周期，所以上述方案只能对读卡器发出的凹槽宽度不大于48个clk时钟周期的信号进行解码，不能兼容处理其他读卡器发出的信号，另外由于半导体制造工艺的偏差，即使读卡器发出的信号凹槽宽度不大于48个clk时钟周期，经过不同射频卡的模拟前端解调出来的改进型密勒码的凹槽宽度也可能大于48个clk时钟周期，因此上述解码方案很难应用在实际的射频卡电路中。

发明内容

本发明的目的在于提供一种解码器，旨在于解决现有技术中存在的对凹槽的宽度有限制，处理信号范围有限的问题。

本发明的另一目的在于提供一种射频卡。

本发明的目的是这样实现的，一种解码器，所述解码器包括：

脉冲产生单元，用于监测载波包络信号的凹槽以及载波时钟信号，分别触发产生凹槽指示信号的上升沿和下降沿；

时钟产生单元，用于根据所述凹槽指示信号和载波时钟信号触发产生分频时钟信号；以及

数据解码单元，用于根据所述凹槽指示信号和分频时钟信号进行后续的解码操作。

所述脉冲产生单元包括：

上电复位电路，用于识别输入的载波包络信号中的凹槽，并产生一个脉冲信号；

第一触发器，其时钟端与所述上电复位电路的输出端相连，用于根据所述上电复位电路产生的脉冲信号触发产生凹槽指示信号的上升沿；以及

第二触发器，其输出端与所述第一触发器的复位端相连，用于根据输入的载波时钟信号的下降沿产生一个脉冲，并送入所述第一触发器的复位端触发产生凹槽指示信号的下降沿。

所述脉冲产生单元包括：

第一触发器，其时钟端与所述上电复位电路的输出端相连，用于根据所述上电复位电路产生的脉冲信号触发产生凹槽指示信号的上升沿；

第二触发器，其输出端与所述第一触发器的复位端相连，用于根据输入的载波时钟信号的上升沿产生一个脉冲，并送入所述第一触发器的复位端触发产生凹槽指示信号的下降沿；以及

第一反相器，其输出端与所述第二触发器的时钟端连接，用于对输入到所述第二触发器的载波时钟信号进行反相处理。

所述脉冲产生单元进一步包括：

第二反相器，其输出端与所述上电复位电路的输入端连接，用于对解调后的数据信号的反相信号进行整流，并将整流得到的解调信号输入到所述上电复位电路的输入端。

所述时钟产生单元包括：

计数器，用于对输入载波时钟信号进行计数，并在计数64个载波时钟信号的周期时输出一个脉冲信号；

第三触发器，用于在检测到所述凹槽指示信号为高时输出一个脉冲信号；

第四触发器，用于产生分频时钟信号，当接收到所述计数器或所述第三触发器输出的脉冲信号时，所述分频时钟信号发生一次电平翻转；

第一或门，其输入端分别连接在所述计数器和所述第三触发器的输出端，其输出端与所述第四触发器的输入端相连，用于将所述计数器输出的脉冲信号和所述第三触发器输出的脉冲信号进行或逻辑运算后输入到所述第四触发器；以及

第二或门，其输入端分别输入复位信号和所述第三触发器输出的脉冲信号，其输出端与所述计数器的复位端相连，用于将复位信号和所述第三触发器输出的脉冲信号进行或逻辑运算后输入到所述计数器。

所述的计数器为6位计数器。

一种射频卡，包括解码器，所述解码器包括：

时钟产生单元，用于根据所述凹槽指示信号和载波时钟信号产生分频时钟信号；以及

所述脉冲产生单元包括：

所述脉冲产生单元进一步包括：

所述时钟产生单元包括：

所述的计数器为6位计数器。

本发明根据凹槽指示信号以及载波时钟信号获得射频卡的解码时钟信号，使得射频卡的解码不受信号中凹槽宽度的影响，能够兼容处理多种读卡器发出的信号以及由于射频卡模拟前端半导体制造工艺的偏差而解调出的凹槽宽度不确定的信号，实现在实际的射频卡电路中的应用。

附图说明

图1是以数据1010010为例编码后得到的改进型密勒码流示意图；

图2是将图1的改进型密勒码流采用100％ASK调制后的输出信号包络图；

图3是现有技术中射频卡解码器的框图；

图4是现有技术中射频卡解码过程的时序图；

图5是本发明提供的射频卡解码器的框图；

图6是本发明中凹槽指示信号和载波信号的时序关系图；

图7是图5中脉冲产生单元的电路示意图；

图8是图5中时钟产生单元的电路示意图；

图9是本发明提供的解码过程的时序图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明通过凹槽指示信号以及载波信号获得射频卡的解码时钟信号clk_128，使得在射频卡中对改进型密勒码的解码不受凹槽宽度变化的影响，可以灵活应用在实际的射频卡电路中。

图5示出了本发明提供的射频卡解码器，包括脉冲产生单元51、时钟产生单元52和数据解码单元53。其中，脉冲产生单元51根据signal信号以及signal信号和载波时钟clk经与运算模块31相与得到的internal_clk信号产生pause信号，时钟产生单元52根据pause信号和internal_clk信号产生与通信位速率相同的clk_128信号，数据解码单元53根据pause信号和clk_128信号进行后续的解码操作。

pause信号总是在signal信号中的凹槽出现之后产生一个正脉冲，其下降沿与internal_clk信号的下降沿在同一时刻如图6所示，这样在pause信号有效期间，只有一个internal_clk信号的上升沿可以采样到pause信号的高电平。

图7示出了本发明提供的产生pause信号的脉冲产生单元51的结构，包括两个信号反相器701和702，一个上电复位电路703和两个上升沿触发的触发器704和705。PD是解调后的signal信号的反相，再经过反相器701整流得到波形比较好的解调信号VD。VD是模拟前端整流出来的电源电压，用来给电路中各器件供电。当然，signal信号也可以不经过反相器701反相处理，直接输入到上电复位电路703。上电复位电路703每监测到射频卡模拟前端电路解调后的signal信号上的凹槽，就输出一个脉冲信号给触发器704，触发器704输出高电平从而确定pause信号的上升沿。internal_clk信号经过反相器702输入到触发器705，触发器705输出一个脉冲信号到触发器704的复位端，使得internal_clk信号的每一个下降沿复位一次触发器704输出低电平，从而确定pause信号的下降沿。这样通过确定pause信号的上升沿和下降沿就得到了pause信号。

在本发明的另一实施例中，当触发器705为一下降沿触发的触发器时，可省略反相器702。

图8示出了本发明提供的产生和通信位速率相同的clk_128信号的时钟产生单元52的结构，包括一个计数器(counter)801、两个或门802和803以及两个上升沿触发的触发器804和805。或门802的输入端分别连接在计数器801和触发器804的输出端，其输出端与触发器805的输入端相连，将计数器801输出的脉冲信号和触发器804输出的脉冲信号进行或逻辑运算后输入到触发器805。或门803的输入端分别输入复位(RST)信号和触发器804输出的脉冲信号，其输出端与计数器801的复位端相连，将RST信号和触发器804输出的脉冲信号进行或逻辑运算后输入到计数器801。计数器801至少为6位计数器。当射频卡复位时，即RST信号为高，RST信号经或门803输入到计数器801的置位端，计数器801清0，同时，RST信号输入到触发器805的置位端，触发器805被置位，输出为高电平的clk_128信号。当触发器804检测到pause信号为高电平时，输出一个脉冲信号，经或门803输入到计数器801的置位端，使得计数器801清零，同时，该脉冲信号经或门802输入到触发器805的时钟端，使得触发器805输出的clk_128信号发生一次电平翻转。当没有检测到pause信号的高电平时，计数器801根据输入的internal_clk信号，每过一个时钟周期加1，当计数器801计数到3FH(64个载波时钟信号)时输出一个脉冲信号，经或门802输入到触发器805的时钟端，使得触发器805输出的clk_128信号发生一次电平翻转。显然，clk_128信号的产生只与internal_clk信号与pause信号有关，并不受凹槽宽度的影响，使射频卡可以对不同读卡器发出的信号进行解码，同时也能适应半导体制造工艺的偏差引起的射频卡模拟前端的解调电路输出的解调信号中凹槽宽度的变化。

数据解码单元53包括通信状态监测电路和解码数据产生电路两部分，如图5所示，其中：

通信状态监测电路531根据输入的pause信号和clk_128信号对通信开始和结束进行判断，产生rec_busy信号和rec_end信号。

解码数据产生电路532根据输入的pause信号和clk_128信号产生解码后的数据decode_data。

不难看出，数据解码单元53只有clk_128信号和pause信号两个输入，因此正确的恢复出这两个信号，然后结合改进型miller码的编码特点，解码就可以实现了。

图9示出了获得clk_128信号和pause信号之后的后续解码时序过程，与前述现有技术的解码原理类似，为更好的说明本发明，结合图5，解码时序过程详述如下：

首先，解码数据产生电路输出data_temp信号，具体产生方法是：在复位状态时置为1，data_temp在时钟信号clk_128信号的下降沿发生电平翻转，在检测到pause信号为高电平时被置为1。

其次，flag信号是通信状态监测电路内部的一个标志信号，当在clk_128信号下降沿时检测到解码数据产生电路输出的data_temp信号为0时，flag信号被置1；当检测到pause信号为高电平时，flag信号被清0。

复次，在clk_128信号上升沿时检测到flag信号为1时，rec_end信号被置为1，标志通信结束，在其他时候清零。

再次，在接收到pause信号的第一个脉冲时，认为通信开始，rec_busy信号被置1，表示目前正在接收数据，当检测到rec_end信号为1，rec_busy信号清0表示数据接收结束，使解码数据产生电路处于复位状态。

最后，在接收数据的过程中，即rec_busy信号为高电平期间，在每一个时钟信号clk_128信号的上升沿对data_temp信号进行采样，就可以得到解码后的数据decode_data。

需要说明的是，在本发明中均以D触发器为例对触发器704、704以及804、805进行说明，当然也可以采用其他类型的触发器。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1、一种解码器，其特征在于，所述解码器包括：

2、如权利要求1所述的解码器，其特征在于，所述脉冲产生单元包括：

3、如权利要求1所述的解码器，其特征在于，所述脉冲产生单元包括：

4、如权利要求2或3所述的解码器，其特征在于，所述脉冲产生单元进一步包括：

5、如权利要求1、2或3所述的解码器，其特征在于，所述时钟产生单元包括：

6、如权利要求5所述的解码器，其特征在于，所述的计数器为6位计数器。

7、一种射频卡，包括解码器，其特征在于，所述解码器包括：

8、如权利要求7所述的射频卡，其特征在于，所述脉冲产生单元包括：

9、如权利要求7所述的射频卡，其特征在于，所述脉冲产生单元包括：

10、如权利要求8或9所述的射频卡，其特征在于，所述脉冲产生单元进一步包括：

11、如权利要求7、8或9所述的射频卡，其特征在于，所述时钟产生单元包括：

12、如权利要求11所述的射频卡，其特征在于，所述的计数器为6位计数器。