CN105656828B - 解码type b卡片发送的bpsk调制信号的解码器 - Google Patents

Abstract

本发明公开了一种解码TYPE B卡片发送的BPSK调制信号的解码器，包括：一BPSK标准逻辑1波形产生电路，一信号同步位边界检测电路，一相关法计数器电路，一判决数据译码电路。利用对低速率副载波BPSK编码信号进行多窗口相关法判决解码，即检测TYPE B低速率1个比特位中多个副载波与标准逻辑1副载波相关程度来判断该比特位的逻辑0或1，解码TYPE B卡片发送的数据流。本发明能够提高所述解码器的抗干扰性能。

Description

解码TYPE B卡片发送的BPSK调制信号的解码器

技术领域

本发明涉及非接触IC(集成电路)卡领域，特别是涉及一种解码ISO/IEC 14443协议中TYPE(类型)B卡片发送的BPSK(二相相移键控)调制信号的解码器。

背景技术

ISO/IEC 14443协议中TYPE B卡片发送的BPSK调制信号有4种速率，副载波频率为fc/16，其中fc为载波频率13.56MHz。在不同速率的情况下，TYPE B卡片发送1位数据所需要的副载波BPSK调制信号个数不同。在848k速率时，需要1个副载波BPSK调制信号表示；在424k速率时，需要2个副载波BPSK调制信号表示；在212k速率时，需要4个副载波BPSK调制信号表示；在106k速率时，需要8个副载波BPSK调制信号表示。图1显示了ISO/IEC 14443协议中TYPE B卡片发送的BPSK调制信号在106k波特速率发送数据逻辑0或1的编码波形(图中横轴是时间，纵轴是BPSK调制信号幅值)。从该编码波形中可以看到低速率106k1比特中的副载波信息量最多，逻辑1与0之间的变化在相位发生180°变化的时刻。其中，左侧虚线下方箭头所指示的位置为在副载波的标称边沿相位变化位置，右侧虚线下方箭头所指示的位置为下一个相位可能变化的位置。由于模拟电路解调出来的BPSK波形在实测中发现畸变并无规律，占空比和周期在106k速率1比特中的8个副载波期间可能根据数据流的不同、当前外部噪声和环境的干扰等因素，可能在偏前或者偏后的几个发生严重畸变。而传统的相关法解码，可能仅仅为了避免相位发生翻转时刻导致的畸变，而固定选取偏后几个波形或者偏前几个波形进行相关法解码出数据流逻辑，但是可能正因为如此，无法避免固定的相关窗口期间内发生的畸变导致的解码错误。

发明内容

本发明要解决的技术问题是提供一种解码ISO/IEC 14443协议中TYPE B卡片发送的BPSK调制信号的解码器，能够进一步提高其抗干扰性能。

为解决上述技术问题，本发明的解码ISO/IEC 14443协议中TYPE B卡片发送的BPSK调制信号的解码器，包括：

一BPSK标准逻辑1波形产生电路，用于在TYPE B同步期间TR1还未结束同步，检测到连续有效BPSK调制信号上升沿时，输出一个占空比为50％的BPSK标准副载波逻辑1波形信号；

一信号同步位边界检测电路，用于在TR1还未结束同步时，检测TR1至帧头的切换，输出同步结束标志信号；

一相关法计数器电路，与所述BPSK标准逻辑1波形产生电路和信号同步位边界检测电路相连接；用于在数据流逻辑0或者1被BPSK调制编码之后，用BPSK标准副载波和接收电路接收到的待解码波形在可配置选取的相关窗口下做同或逻辑处理，得到的相关性用计数器来累加计数；将一比特中多个副载波分前后组进行相关处理并计数，提高了解码的抗干扰性；

一判决数据译码电路，与所述相关法计数器电路相连接；用于在得到相关法计数器的前后两组计数后，经过和判别临界值做差值，取绝对值大的那组计数值为有效逻辑判决译码的数据，并且根据该组计数值来解码比特位的逻辑0或1。

本发明针对106k波特速率，通过可配置的可选择的多窗口做相关解码，这样可以将同一比特内的多个副载波分成两组，从而选择两组中较好的一组信号质量作为解码评判依据，这种方式比起以往只固定截取一组，进而无法避免噪声和干扰发生而引起的解码错误，提高了解码器的抗干扰性能。

本发明同样适用与ISO/IEC 14443协议中TYPE B卡片发送的BPSK调制信号编码方式相似的信号的解码电路。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是BPSK调制信号的数据值为逻辑1或者0的波形示意图。

图2是解码TYPE B卡片发送的BPSK调制信号的解码器结构框图。

图3是输出标准占空比为50％和频率为847k逻辑1的BPSK波形示意图。

图4是相关法计数器逻辑处理的示意图。

具体实施方式

参见图2所示，所述解码ISO/IEC 14443协议中TYPE B卡片发送的BPSK信号的解码器，包括：一BPSK标准逻辑1波形产生电路，一信号同步位边界检测电路，一相关法计数器电路，一判决数据译码电路。

所述解码器有3个输入信号，分别是：

1、晶振时钟，称为rf_clk，频率为13.56MHz，即信号1；

2、模拟射频解调模块解调输出的不带载波的副载波BPSK调制信号，称为komp，即待解码BPSK副载波，信号2；

3、复位信号，称为rst_n，即信号8

所述解码器有1个输出信号(解码数据)，位宽为1位，称为bpsk_stream，即信号7。

所述BPSK标准逻辑1波形产生电路，采用时钟rf_clk信号1作为时钟信号，在BPSK调制信号komp信号2上升沿之间进行有效副载波的检测；即在TYPE B中TR1同步期间内，通过周期法计数器累加两个BPSK调制信号komp信号2上升沿之间的时钟rf_clk信号1的数值，如果计数值在14到16之间，则认为该BPSK副载波有效，并且在连续计数检测到4个有效副载波之后，在下一个副载波上升沿时输出BPSK标准逻辑1波形。如图3所示，komp信号初期为非有效的BPSK副载波，然后稳定之后，判别副载波有效的计数器valid_num开始由0递增跳变，直到计数为4以后，输出BPSK标准逻辑1波形golden_p信号3。

根据ISO/IEC 14443协议(以下简称“协议”)，副载波调制频率是时钟rf_clk信号1的16分频，所以输出的BPSK标准逻辑1波形为频率847k，占空比为50％的方波，信号3为之后的相关法计数电路所用。

所述信号同步位边界检测电路，采用时钟rf_clk信号1作为时钟信号，用于在TR1同步期间还未结束的时候，检测TR1至SOF(帧头)的切换。

根据协议，在TYPE B卡片发送一帧数据之前有一段TR1同步期间(TR1即表示TYPEB同步期间)，该期间BPSK调制信号周期固定且相位不发生变化，协议规定其为基准相位Φ0，代表逻辑1。当第一次BPSK调制信号komp信号2相位发生180°变化的时候，相位为Φ0+180°，即为TR1同步期间转换到SOF帧头的时刻，此时也是逻辑1向逻辑0变化的时候。如图1所示，同步位边界在相位翻转的高电平或者低电平中间，在相位翻转之前，用rf_clk信号1来检测两个上升沿komp信号2之间的时钟个数，如果一旦大于20个时钟数，则认为该次统计为检测到相位翻转，输出同步结束标志信号sync_ok信号4，表示同步位边界检测标志位找到，为相关法计数电路所用。

所述相关法计数器电路，与所述BPSK标准逻辑1波形产生电路和信号同步位边界检测电路相连接，采用时钟rf_clk信号1作为时钟信号，在同步结束之后，即sync_ok信号4为高电平之后，开始对1比特内多个副载波开始分组做相关逻辑处理，并且对处理后的信号用时钟计数。

根据协议，在TYPE B卡片发送一帧数据，在速率为106k时候，每1比特需要8个副载波BPSK调制信号表示，根据信号9win_select(相关法开窗选择信号)的配置，可以得到不同的分组情况进行相关法解码，典型配置是将副载波第二、三、四个作为前组中待解码波形和BPSK标准逻辑1进行相关比对和计数；而将副载波第五、六、七作为后组中待解码波形和BPSK标准逻辑1进行相关比对和计数，根据模拟解调电路的特性，1比特中可能在靠前组的BPSK副载波质量较差，波形的周期和占空比与理想偏差较大，也可能在靠后组中产生，但是不会前后组都处于不理想的情况，所以将前后组分别与标准波形做相关处理，这样就可以在前后两组之中选出一组波形较为理想的待解码信号作为之后的判决逻辑1或者0的基础。而相关是指将前后组波形和标准BPSK逻辑1波形信号3golden_p进行同或逻辑处理，如果模拟输出的波形信号2komp是理想的频率847k，占空比为50％的解调波形，则将两者做同或，逻辑输出为常高电平或者常低电平。常高则表示当前待解码波形和标准理想逻辑1波形完全一致，之后的判决电路则输出逻辑为1；常低则表示当前待解码波形和标准理想逻辑1波形完全相反，之后的判决电路则输出逻辑为0。由于komp信号2的周期和占空比在1比特之中前后组可能差异较大，所以输出的同或逻辑就会有高低电平的交替出现，这个时候就需要相关之后的计数器电路来计数前后两组在相关之后的高电平时钟累加个数。在前后两组的相关使能窗口中，用系统rf_clk时钟去计数是指用时钟去计数累加同或相关后的高电平所维持的主时钟个数，这样就可以得到前后两组做相关法解码的计数器数值。如图4所示，用golden_p信号3和komp信号2在整个位周期8个副载波BPSK下做相关同或逻辑，并且把一比特中的8个副载波，根据默认配置分成前234和后567两组，分别在相关窗口高电平使能的情况下统计corr_p(corr_p是信号3与信号2同或逻辑的结果)高电平时间所维持的时钟周期个数。由图4中可以看出前一组的计数值为34，后一组的计数值为42，将这两组数值输出给判决数据译码电路使用，并且在下一比特位的时候将两组计数器清零，重新开始计数相关法的高电平周期个数。图4中的配置为前后分别为3个副载波长度的窗口，根据不同的实际测试情况，可以灵活调整寄存器配置，使得窗口可以是前后各2个，或者分组的挑选可以重叠。比如副载波345和456一组，或者56和67一组等等。前组和后组得到的计数器数值分别为信号5和信号6，在信号4使能的时候第一次清零，之后每比特解码完成后清零一次。

所述判决数据译码电路，与所述相关法计数器电路相连接，采用时钟rf_clk信号1作为时钟信号，在得到相关法计数器电路的前后两组数值以后，将它们分别和标准BPSK副载波相关后得到的判别临界值做差值。所谓临界值是指相关计数器得到的数值判定逻辑0和1的一个比较对象，其计算方法为相关窗口的副载波个数乘以16再取一半得到的。如图4所示的相关方法，临界值则为3乘以16除以2，临界值为24。单窗口直接相关法比较得出的逻辑值可能由于相关窗口选取的不好，得到一个误判的逻辑0或者1。现在前后多窗口比较的话，可以将两组计数值和临界值做差，而差值得到的可能是有正负的数值区分。比较两者差值的绝对值大小，绝对值大的那组数据和标准BPSK副载波相关性更大，如果绝对值大那组数值是正值，则判决数据译码电路输出bpsk_stream信号7比特逻辑1，反之如果是负值，则输出比特逻辑0。如图4中，两组数值和临界值24做差值，后组567得到的绝对值更大，并且差值是正数，所以取后组相关运算判定的逻辑值1为该比特中8个副载波代表的逻辑值，虽然前组234可以得到相同的结论，不过从图4中不难发现，前组的波形相关性远远不如后组，而后组更能体现真实逻辑值。实际过程中，可能由于模拟电路输出的komp信号2在一比特中每个副载波的占空比和周期都与理想的偏差较大，有可能导致前组判定的逻辑为0，后组判定的逻辑为1。如果单单取某一组的逻辑作为该比特的逻辑输出，固然有50％错误，所以用前后两组和临界值做比较，与临界值偏差越大的其表现的相关性越大，这样可以大大降低解码出错的概率。

图4中，1为信号2，2为信号3，3为corr_p，即信号2和信号3的同或逻辑结果；4为前组副载波234的相关法计数使能窗口；5为前组的相关法计数器数值，即信号5；6为后组副载波567的相关法计数使能窗口；7为后组的相关法计数器数值，即信号6。

以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (5)

1.一种解码ISO/IEC 14443协议中TYPE B卡片发送的BPSK调制信号的解码器，其特征在于，包括：

一BPSK标准逻辑1波形产生电路，用于在TYPE B同步期间TR1还未结束同步，检测到连续有效BPSK调制信号上升沿时，输出一个占空比为50％的BPSK标准副载波逻辑1波形信号；

一信号同步位边界检测电路，用于在TR1还未结束同步时，检测TR1至帧头的切换，输出同步结束标志信号；

一相关法计数器电路，与所述BPSK标准逻辑1波形产生电路和信号同步位边界检测电路相连接；用于在数据流逻辑0或者1被BPSK调制编码之后，用BPSK标准副载波和接收电路接收到的待解码波形在可配置选取的相关窗口下做同或逻辑处理，得到的相关性用计数器来累加计数；将一比特中多个副载波分前后组进行相关处理并计数；

一判决数据译码电路，与所述相关法计数器电路相连接；用于在得到相关法计数器的前后两组计数后，经过和判别临界值做差值，取绝对值大的那组计数值为有效逻辑判决译码的数据，并且根据该组计数值来解码比特位的逻辑0或1。

2.如权利要求1所述的解码器，其特征在于：所述BPSK标准逻辑1波形产生电路，在模拟射频解调模块解调输出的BPSK调制信号上升沿连续4个有效时，在第5个BPSK调制信号的上升沿，输出一个副载波频率为847k，占空比为50％标准方波，并且整个解码期间，该波形一直持续存在，后续解码过程中和该波形相关程度高的都为逻辑1，反之则为逻辑0。

3.如权利要求1所述的解码器，其特征在于：所述信号同步位边界检测电路，当第一次BPSK调制信号相位发生180°变化的时候，相位为Φ0+180°，即为TR1同步期间转换到帧头的时刻，也是逻辑1向逻辑0变化的时候，输出同步结束标志信号表示同步位边界检测标志位找到。

4.如权利要求1所述的解码器，其特征在于：所述相关法计数器电路，在TR1同步结束以后，根据低速率106K中1比特数据对应的副载波个数来进行前后相关分组，并且相关窗口的长度能够调节；所述相关是指将前后组波形和标准BPSK逻辑1波形进行同或逻辑处理，所述计数是指用时钟去计数累加同或相关后的高电平所维持的主时钟个数，这样就得到前后两组做相关法解码的计数器数值。

5.如权利要求1所述的解码器，其特征在于：所述判决数据译码电路，在得到相关法计数器电路的前后两组数值以后，将它们分别和标准BPSK副载波相关后得到的判别临界值做差值，比较两者差值的绝对值大小，绝对值大的那组数据和标准BPSK副载波相关性更大，如果绝对值大的那组数值是正值，则判决数据译码电路输出比特逻辑1，反之如果是负值，则输出比特逻辑0。