CN102522998A - 一种适用于nrz编码信号的typeb全速率解码电路 - Google Patents

Abstract

本发明公开了一种适用于NRZ编码信号的TYPEB全速率解码电路，包括启动电路，状态机处理电路及第一计数器和第二计数器，所述启动电路识别来自射频模拟电路的帧数据并激活状态机处理电路,所述第一计数器输出端连接有一脉冲产生电路，脉冲产生电路通过一多路选择器与状态处理电路连接，所述第二计数器根据状态机处理电路的状态跳转计数。所述多路选择器根据不同的比特率选择一个来自脉冲产生电路的代表比特速率的合适脉冲，本发明依靠多路选择器选择代表不同比特速率信号的脉冲信号，保证NRZ编码的稳定接收，避免信号边沿误触发毛刺带来的接收问题，并通过计数值配置方法使得四种通信速率均共用一个电路实现，大幅度节省了功耗和面积。

Description

一种适用于NRZ编码信号的TYPEB全速率解码电路

技术领域

本发明涉及高频RFID标签芯片技术领域，尤其是一种适用于ISO/IEC 14443 TYPEB中规定的NRZ编码信号的解码电路。

背景技术

射频识别技术（RFID）是一种非接触的通信技术，按工作频率划分主要有低频、高频、超高频RFID通信技术，高频RFID技术一般工作于13.56MHZ，目前高频RFID的标准主要有以下三种：TYPEA、TYPEB以及TYPEC。射频识别系统由电子标签、读写器和应用系统三部分构成。电子标签中一般保存有约定格式的电子数据，在实际应用中，电子标签附着在待识别物体的表面。读写器可无接触地读取并识别电子标签中所保存的电子数据，从而达到自动识别物体的目的。应用系统则通过计算机及计算机网络对物体识别信息进行采集、处理及远程传送等工作。我们这里讲的解码电路便是基于TYPEB标准的RFID标签芯片。

当读写器向标签芯片传送数据的时候，TYPEA和TYPEB类型的标签芯片收到的信号采用不同的编码方式，TYPEA类型的标签芯片收到的信号采用改进型密勒编码，通过100%ASK电路解调后得到。TYPEB类型的标签芯片收到的信号采用NRZ编码，通过10%ASK电路解调后得到。

由于TYPEB类型的标签芯片采用的是10%ASK调制方式，在信号调制过程中有持续的能量传输，容易从天线感应过来的信号中提取出电源和时钟，安全可靠。在这种调制基础上采用的NRZ编码具有明显的优点：逻辑“1”用载波高幅度表示，信号幅度大，信号强；逻辑“0”用载波低幅度表示，信号幅度小，信号弱，当持续不断的通信时，不会出现较大的能量波动，抗干扰能力强。

读写器到标签芯片的比特速率有四种：106kbps、212 kbps、424 kbps以及847 kbps。在初始化和防冲突阶段通信速率必须是106 kbps，选中标签芯片后，通信速率便可以采用任何一种，如果标签芯片解码电路对每种速率采用一个解码电路，那么必须要4个解码电路才能完成功能，势必大大增加标签芯片的面积和功耗。

对于NRZ编码信号的解码方法，有一种做法是利用编码信号的下降沿来判断从高电平到低电平的转换，从而识别出逻辑“0”；利用编码信号的上升沿来判断从低电平到高电平的转换，从而识别出逻辑“1”。然而这种方法抗干扰能力不强，由于采用了10%调制方式，标签芯片在利用10%ASK解调电路提取信号的过程中，尤其是工作于远场区的时候，可能在下降沿或者上升沿出现电平的误触发，即信号在一段时间内在逻辑“0”和逻辑“1”之间不断翻转，如果信号中途出现这种误触发信号，足够引起触发器误翻转，那么这种解码电路将会出错。因此，现有的NRZ编码信号的解码电路难以保证NRZ编码的稳定接收及信号边沿误触发导致的触发器误翻转等问题。

发明内容

本发明要解决的技术问题是：提供一种适用于NRZ编码信号的TYPEB全速率解码电路，该解码电路可以保证NRZ编码的稳定接收，避免信号变压误触发毛刺带来的接收问题，该解码电路的计数值配置方法使得4种通信速率均采用一个解码电路实现，大幅度节省功耗和面积。

为了解决上述技术问题，本发明所采用的技术方案是：

一种适用于NRZ编码信号的TYPEB全速率解码电路，包括启动电路，状态机处理电路及第一计数器和第二计数器，所述启动电路识别来自射频模拟电路的帧数据并激活状态机处理电路,所述第一计数器输出端连接有一脉冲产生电路，脉冲产生电路通过一多路选择器与状态处理电路连接，所述第二计数器根据状态机处理电路的状态跳转计数。

进一步作为优选的实施方式，所述脉冲产生电路根据所述第一计数器的计数值产生四个代表来自标签芯片数字控制电路比特速率的脉冲信号，所述多路选择器为四路输入一路输出选择器。

进一步作为优选的实施方式，所述状态机处理电路包括六个状态：SOF起始状态、字符起始状态、数据接收状态、字符停止位状态、字符保护时间状态以及EOF状态。

进一步作为优选的实施方式，所述启动电路包括包括第一D触发器、第二D触发器、第一反相器、第二反相器、第一与非门及第二与非门，输入信号经分别经第一D触发器和第一反相器后输入第一与非门，所述第一与非门的输出端与第二与非门的一个输入端连接，所述第二与非门的输出端与第二D触发器连接，所述第二D触发器的Q输出端经第二反相器后与第二与非门的另一输入端连接。

本发明的有益效果是：本发明编码电路通过脉冲产生电路对第一计数器的计数值进行比较，产生四个脉冲信号，通过一多路选择器根据来自标签芯片数字控制电路的比特速率信号选取合适的脉冲信号，由于在比特中间产生脉冲，出现脉冲信号时再判断信号保护的二进制信息，可以避免编码信号边沿的各种误触发信号，增强了抗干扰能力。本发明依靠多路选择器共用了后续的处理电路，实现了解码电路节省面积功耗的目的，并且避免了信号边沿误触发导致的触发器误翻转等问题，保证了对NRZ编码信号进行解码的稳定性。

附图说明

下面结合附图对本发明的具体实施方式作进一步说明：

图1是本发明解码电路的外部接口电路图；

图2是本发明解码电路的电路框图；

图3是本发明启动电路的电路原理图；

图4是本发明状态机处理电路的状态图。

具体实施方式

如图1所示，NRZ解码电路的外部接口主要有两部分，一部分是和射频模拟电路的时钟提取、复位产生以及解调电路相连，分别为NRZ解码电路提供时钟clk、上电复位信号rst以及解调后得到的NRZ编码信号din；一部分是和标签芯片数字控制电路相连，标签芯片数字控制电路为NRZ解码电路提供局部复位信号init、使能信号rx_en以及读写器发送过来的比特速率信号bitrate，而NRZ解码电路则为标签芯片数字控制电路提供解码后得到的一系列信号，包括一字节接收完毕准备信号rx_ready、字节数据rx_data、字节总数rx_num、字符接收完毕信号rx_end以及字符出错处理信号rx_err。

图2主要阐述了适用于NRZ编码信号的解码数据通路。NRZ解码电路工作于13.56MHZ，时钟由clk提供，复位信号由上电复位信号rst和局部复位信号init相与后得到。启动电路连接关系如图3所示，一共由两个触发器、两个与非门和两个反相器构成，用来检测第一个din的下降沿，一旦检测到下降沿的存在，立刻置decode_start信号为高电平，启动状态机处理电路。此时状态机应发出一个高电平脉冲cnt_clr复位7比特的第一计数器counter128，由于在106kbps速率下一个比特所占时间宽度为128个时钟周期，故需要用7比特的计数器同步信号以便解码。第一计数器counter128在两种情况下需要复位：一个是检测到第一个din下降沿的时候，另一个是字符保护时间结束的时候，此刻需要重新同步信号。

由于SOF低电平期间，逻辑“0”比特数最大是12个，在字符接收期间都是按单个字节接收，其比特数为8个，故只需设置4比特第二计数器cha_num即可，该计数器可用来作为临时计数器，可计数接收到的SOF低电平个数、SOF高电平个数、一个字符接收期间所接收到的比特数、EOF低电平个数等。第二计数器cha_num受状态机处理电路控制，根据状态跳转计数。

脉冲产生电路的输入为第一计数器counter128的计数值，输出为四个脉冲信号：etu128、etu64、etu32、etu16，当counter128计数值为64时，etu128产生一个高电平脉冲，该信号表示当工作在106kbps速率时，一个比特占128个时钟，故应在比特中间产生一个脉冲用来识别106kbps速率下的二进制信号。同理etu64信号高电平脉冲出现在counter128计数值为32，对应212kbps；etu32信号高电平脉冲出现在counter128计数值为16，对应424kbps；etu16信号高电平脉冲出现在counter128计数值为8，对应847kbps。

得到四个脉冲后，多路选择器将根据标签芯片数字控制电路发过来的比特速率信号bitrate（2比特寄存器）选择一个脉冲，选定脉冲后便可以共用后续处理电路，多路选择器的输出为etu脉冲信号。在初始化和防冲突阶段，bitrate表示106kbps速率（这里，bitrate为0时表示106kbps速率，为1时表示212kbps，为2时表示424kbps，为3时表示847kbps）。当bitrate为0时选择etu128脉冲，为1时选择etu64脉冲，为2时选择etu32脉冲，为3时选择etu16脉冲。

下面结合图4说明状态机控制电路的工作过程：

在SOF（Start of Frame,起始位）起始状态，由标签芯片数字控制电路打开NRZ解码电路使能信号rx_en，状态机将等待新的一帧数据的到来，一旦检测到信号第一个下降沿，启动电路工作，状态机开始接受SOF信号。SOF信号由一个下降沿、10至12个逻辑“0”、一个上升沿以及2至3个逻辑“1”组成，状态机检测etu脉冲信号，每遇到一个脉冲信号，第二计数器cha_num累加1。由于逻辑“0”个数不确定，一旦第二计数器cha_num累加值达到10，状态机便等待上升沿的到来，一旦来了一个上升沿，便开始检测逻辑“1”的存在，逻辑“1”个数也不确定，此时不再利用第二计数器cha_num来作判断，而是在每个时钟上升沿检测din，一旦检测出低电平便可知逻辑“1”已经结束，进入下一个状态，接受字符起始位状态。

在字符起始位状态下，同样是利用检测etu脉冲的方法，如果脉冲到来的时候din信号是低电平，说明字符起始位正确接收，状态机跳转到数据接收状态，如果是高电平则进入出错处理。

数据接收状态目的是为了完整接收一个字节数据，第二计数器cha_num在每个etu脉冲到来时计数，并将din数据保存在第二计数器cha_num计数值对应的临时寄存器rx_data_reg中，当8比特数据接收完毕，状态机将复位第二计数器cha_num并转入字符停止位接收状态。

在字符停止位状态，状态机将在etu脉冲到来时检测din信号，如果是逻辑“1”，状态机将转入字符保护时间状态，同时数据准备好信号rx_ready变为高电平，接收到的字节数rx_num累加1，rx_data_reg寄存器内容锁存到rx_data。如果为“0”并且rx_data_reg也为0，那么状态机将转入EOF结束状态，否则将进入出错处理。

字符保护时间状态，规定保护时间从0到6比特，由于此间时间不好控制，另分析字符保护时间的下一个状态可以，如果不出错下一个状态一定是字符起始状态，因此只需要检测到din下降沿的存在即可，一旦出现下降沿，置cnt_clr为高电平，用来复位第一计数器counter128，同时状态机跳转到字符起始状态。

EOF结束状态意味着一帧数据的结束，结束标志位din为高电平且第一计数器counter128计数值为127，此时接收结束信号rx_end置为高电平，至此整个接收过程完毕。

另外如果任何一步接收过程出现错误，则置rx_end为高电平，rx_err为高电平，接收结束。

本发明通过启动电路识别新一帧数据的到来，激活状态机处理电路以及相应的计数器，多路选择器根据不同的比特率选择一个来自脉冲产生电路的合适脉冲，即代表不同的计数值，这些计数值代表了不同的比特速率，本发明依靠多路选择器选择代表不同比特速率信号的脉冲信号，保证NRZ编码的稳定接收，避免信号边沿误触发毛刺带来的接收问题，并通过计数值配置方法使得四种通信速率均共用一个电路实现，大幅度节省了功耗和面积。

以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (4)

1.一种适用于NRZ编码信号的TYPEB全速率解码电路，其特征在于：包括启动电路，状态机处理电路及第一计数器和第二计数器，所述启动电路识别来自射频模拟电路的帧数据并激活状态机处理电路,所述第一计数器输出端连接有一脉冲产生电路，脉冲产生电路通过一多路选择器与状态处理电路连接，所述第二计数器根据状态机处理电路的状态跳转计数。

2.根据权利要求1所述的一种适用于NRZ编码信号的TYPEB全速率解码电路，其特征在于：所述脉冲产生电路根据所述第一计数器的计数值产生四个代表来自标签芯片数字控制电路比特速率信号的脉冲信号，所述多路选择器为四路输入一路输出选择器。

3.根据权利要求1所述的一种适用于NRZ编码信号的TYPEB全速率解码电路，其特征在于：所述状态机处理电路包括六个状态：SOF起始状态、字符起始状态、数据接收状态、字符停止位状态、字符保护时间状态以及EOF状态。

4.根据权利要求1~3任一项所述的一种适用于NRZ编码信号的TYPEB全速率解码电路，其特征在于：所述启动电路包括包括第一D触发器、第二D触发器、第一反相器、第二反相器、第一与非门及第二与非门，输入信号经分别经第一D触发器和第一反相器后输入第一与非门，所述第一与非门的输出端与第二与非门的一个输入端连接，所述第二与非门的输出端与第二D触发器连接，所述第二D触发器的Q输出端经第二反相器后与第二与非门的另一输入端连接。

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