KR100949275B1 - 스프레드 스펙트럼 클럭 발생회로와 생성 방법 - Google Patents

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Abstract

본 발명은 기준클럭신호와 피드백되는 분주클럭신호의 위상/주파수 차이에 대응하는 내부클럭신호를 생성하고, 예정된 분주비로 상기 내부클럭신호를 분주하여 상기 분주클럭신호를 생성하기 위한 내부클럭신호 생성수단과, 상기 내부클럭신호의 주파수가 변조 프로파일(profile)을 따라가도록 상기 내부클럭신호 생성수단을 제어하기 위한 프로파일 변조수단을 구비하고, 상기 변조 프로파일은 제1 주파수에서 예정된 시간 이후 상기 제1 주파수와 다른 제2 주파수로 바뀌는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생회로를 제공한다.
위상고정루프, 스프레드 스펙트럼, 변조 프로파일

Description

스프레드 스펙트럼 클럭 발생회로와 생성 방법{SPREAD SPECTRUM CLOCK GENERATOR AND GENERATING METHOD}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 전자기 방해(ElectroMagnetic Interference, EMI)를 감쇄시켜 주기 위한 스프레드 스펙트럼 클럭킹(Spread Spectrum Clocking, SSC) 방식을 이용한 스프레드 스펙트럼 클럭 발생회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자의 경우 외부클럭신호를 입력받아 내부클럭신호를 생성하고 이를 반도체 메모리 소자 내에 여러 가지 동작 타이밍을 맞추기 위한 기준(reference)로 사용하고 있다. 그래서, 반도체 메모리 소자 내에는 외부클럭신호와 동작 타이밍이 동기화된 내부클럭신호를 생성하기 위하여 내부클럭신호 생성회로가 구비되어야 한다. 이러한 내부클럭신호 생성회로에는 대표적으로 위상 고정 루프(Phase Locked Loop, PLL)와 지연 고정 루프(Delay Locked Loop, DLL)등이 있다.
도 1은 기존의 위상 고정 루프를 설명하기 위한 블록도이다.
도 1을 참조하면, 위상 고정 루프는 위상/주파수 검출부(110)와, 차지펌핑부(120)와, 제어전압 생성부(130), 전압제어 발진부(140), 및 클럭분주부(150)를 구비한다.
위상/주파수 검출부(110)는 기준클럭신호(CLK_REF)와 피드백(feedback)되는 분주클럭신호(CLK_DIV)의 위상/주파수 차이에 대응하는 업 검출신호(DET_UP) 및 다운 검출신호(DET_DN)를 생성한다. 여기서, 기준클럭신호(CLK_REF)는 외부클럭신호에 대응하는 신호이고, 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)는 기준클럭신호(CLK_REF)와 분주클럭신호(CLK_DIV)의 위상/주파수 관계에 따라 활성화되는 펄스 신호로 뒤에서 이야기할 동작설명에서 다시 설명하기로 한다.
차지펌핑부(120)는 업 검출신호(DET_UP)에 응답하여 포지티브(positive) 차지 펌핑 동작을 수행하고, 다운 검출신호(DET_DN)에 응답하여 네가티브(negative) 차지 펌핑 동작을 수행한다. 즉, 차지펌핑부(120)는 업 검출신호(DET_UP)에 응답하여 전하를 제어전압 생성부(130)에 공급해주고, 다운 검출신호(DET_DN)에 응답하여 제어전압 생성부(130)에 충전된 전하를 빼준다.
제어전압 생성부(130)는 차지펌핑부(120)의 포지티브 차지 펌핑 동작에 의해 공급된 전하만큼 충전하여 그에 대응하는 발진 제어전압(V_CTR)을 생성하고, 네가티브 차지 펌핑 동작에 의해 빠져나간 전하만큼 방전하여 그에 대응하는 발진 제어전압(V_CTR)을 생성한다. 다시 말하면, 발진 제어전압(V_CTR)은 차지펌핑부(120)의 충전 동작에 의해 전압레벨이 높아지고 방전 동작에 의해 전압레벨이 낮아지게 된 다. 일반적으로, 제어전압 생성부(130)는 루프 필터(loop filter) 회로로 구성된다.
전압제어 발진부(140)는 발진 제어전압(V_CTR)의 전압레벨에 대응하는 주파수의 내부클럭신호인 PLL 클럭신호(CLK_PLL)를 생성한다. 참고로, 전압제어 발진부(140)는 다수의 지연 셀(도시되지 않음)을 구비하여, 내부적으로 차동으로 입력되는 신호를 발진 제어전압(V_CTR)에 대응하는 지연 시간만큼 지연시키고 이를 다시 피드백시키는 오실레이터(oscillator)로 설계된다.
클럭분주부(150)는 PLL 클럭신호(CLK_PLL)를 예정된 분주비로 분주하여 분주클럭신호(CLK_DIV)로서 출력한다. 여기서, 클럭분주부(150)의 분주비는 PLL 클럭신호(CLK_PLL)의 주파수를 결정하는 중요한 요인이 된다. 예컨대, 기준클럭신호(CLK_REF)의 주파수가 25MHz이고 분주비가 60 인 경우 PLL 클럭신호(CLK_PLL)의 주파수는 1.5GHz가 된다.
이렇게 생성된 분주클럭신호(CLK_DIV)는 위상/주파수 검출부(110)로 다시 피드백되며, 위상/주파수 검출부(110)는 또 다시 분주클럭신호(CLK_DIV)와 기준클럭신호(CLK_REF)의 위상/주파수 차이에 대응하는 업 검출신호(DET_UP) 및 다운 검출신호(DET_DN)를 생성한다.
여기서, 위상 고정 루프를 구성하는 위상/주파수 검출부(110)와, 차지펌핑부(120)와, 제어전압 생성부(130), 전압제어 발진부(140), 및 클럭분주부(150)에 대한 구체적인 회로 구성은 이미 널리 공지된 것이기에 이하, 구체적으로 설명하지 않기로 한다.
이어서, 간단한 위상 고정 루프의 동작을 알아보기로 하자.
위상/주파수 검출부(110)는 기준클럭신호(CLK_REF)와 분주클럭신호(CLK_DIV)의 위상/주파수 차이를 검출하여 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)를 생성한다. 업 검출신호(DET_UP)는 분주클럭신호(CLK_DIV)의 위상이 기준클럭신호(CLK_REF)의 위상보다 뒤서는 경우 그 위상 차이 만큼에 해당하는 펄스 폭을 가지는 신호이고, 다운 검출신호(DET_DN)는 분주클럭신호(CLK_DIV)의 위상이 기준클럭신호(CLK_REF)의 위상보다 앞서는 경우 그 위상 차이 만큼에 해당하는 펄스 폭을 가지는 신호이다.
차지펌핑부(120)는 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)에 대응하는 차지 펌핑 동작을 통해 제어전압 생성부(130)를 충전 또는 방전시키며, 이에 따라 제어전압 생성부(130)에서 출력되는 발진 제어전압(V_CTR)의 전압레벨이 달라진다. 예컨대, 업 검출신호(DET_UP)에 응답하여 발진 제어전압(V_CTR)의 전압레벨은 높아지고 다운 검출신호(DET_DN)에 응답하여 발진 제어전압(V_CTR)의 전압레벨은 낮아진다.
이어서 전압제어 발진부(140)는 예컨대, 높은 전압레벨의 발진 제어전압(V_CTR)에 대응하여 낮은 주파수의 PLL 클럭신호(CLK_PLL)를 생성하고 낮은 전압레벨의 발진 제어전압(V_CTR)에 대응하여 높은 주파수의 PLL 클럭신호(CLK_PLL)를 생성한다. 발진 제어전압(V_CTR)의 전압레벨과 PLL 클럭신호(CLK_PLL)의 주파수 관계는 설계에 따라 달라질 수 있다. 즉, 낮은 전압레벨의 발진 제어전압(V_CTR)에 대응하여 낮은 주파수의 PLL 클럭신호(CLK_PLL)를 생 성하고, 높은 전압레벨의 발진 제어전압(V_CTR)에 대응하여 높은 주파수의 PLL 클럭신호(CLK_PLL)를 생성하는 것도 가능하다.
클럭분주부(150)는 PLL 클럭신호(CLK_PLL)를 예정된 분주비로 분주하여 분주클럭신호(CLK_DIV)로서 출력하고, 위상/주파수 검출부(110)는 기준클럭신호(CLK_REF)와 주파수가 바뀐 분주클럭신호(CLK_DIV)의 위상/주파수 차이를 다시 검출한다.
위상 고정 루프는 위와 같은 동작을 반복적으로 수행하면서 기준클럭신호(CLK_REF)와 동기화된 PLL 클럭신호(CLK_PLL)를 출력한다. 이렇게 기준클럭신호(CLK_REF)와 PLL 클럭신호(CLK_PLL)가 동기화되는 것을 "위상/주파수 락킹"이라 한다. 이렇게 위상/주파수 락킹 동작을 통해 생성된 PLL 클럭신호(CLK_PLL)는 목표로 하는 하나의 주파수를 가진다.
한편, 급속한 기술 발달로 반도체 메모리 소자의 동작 주파수는 점점 높아지고 있으며, 이에 따라 과거에는 생각하지 못했던 문제점들이 새로이 발생하였다. 이러한 문제들 중 하나가 전자기 방해(ElectroMagnetic Interference, EMI)이며, 이는 주변 회로의 오동작을 야기한다. 그래서, 미국 연방 통신 위원회(Federal Communications Commission, FCC)는 전자기 방해(EMI) 정도를 제한하고 있다.
도 2는 일반적인 클럭신호에 따른 전자기 방해(EMI)를 설명하기 위한 도면으로서, 일반적인 클럭신호의 시간 영역에서의 전압(Voltage) 그래프와 주파수 영역에서의 전력(power) 그래프가 도시되어 있다.
도 2를 참조하면, 클럭신호가 예정된 주파수로 고정되어 있는 경우 특정 주 파수(fc)에서 전자기 방해(EMI) 정도가 미국 연방 통신 위원회(FCC)에서 규정한 전자기파 규제 권고치(FFC limit)를 넘어서는 것을 볼 수 있다.
다시 도 1과 도 2를 참조하면, 위상 고정 루프(PLL)는 위상/주파수 락킹 동작을 통해 목표 주파수를 가지는 PLL 클럭신호(CLK_PLL)를 생성한다. 이러한 PLL 클럭신호(CLK_PLL)는 일정한 주파수를 가지기 때문에 도 2에서와 같이 전자기 방해(EMI) 정도가 높아지게 되며, 결국 주변 회로의 오동작을 유발시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 전자기 방해(ElectroMagnetic Interference, EMI)를 줄여줄 수 있는 스프레드 스펙트럼 클럭 발생회로를 제공하는데 목적이 있다.
또한, 본 발명은 내부클럭신호의 주파수가 예정된 시간 이후 주파수가 바뀌는 변조 프로파일(profile)을 따라가도록 제어할 수 있는 스프레드 스펙트럼 클럭 발생회로를 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 스프레드 스펙트럼 클럭 발생회로는 기준클럭신호와 피드백되는 분주클럭신호의 위상/주파수 차이에 대응하는 내부클럭신호를 생성하고, 예정된 분주비로 상기 내부클럭신호를 분주하여 상기 분주클럭신호를 생성하기 위한 내부클럭신호 생성수단과, 상기 내부클럭신호의 주파수가 변조 프로파일(profile)을 따라가도록 상기 내부클럭신호 생성수단을 제어하기 위한 프로파일 변조수단을 구비하고, 상기 변조 프로파일은 제1 주파수에서 예정된 시간 이후 상기 제1 주파수와 다른 제2 주파수로 바뀌는 것을 특징으로 할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 스프레드 스펙트럼 클럭 발생회로는 기준클럭신호와 피드백되는 분주클럭신호의 위상/주파수 차이 에 대응하는 내부클럭신호를 생성하고, 제어신호에 대응하는 분주비로 상기 내부클럭신호를 분주하여 상기 분주클럭신호를 생성하기 위한 내부클럭신호 생성수단과, 상기 내부클럭신호의 주파수가 변조 프로파일(profile)을 따라가도록 상기 제어신호를 생성하기 위한 프로파일 변조수단을 구비하고, 상기 변조 프로파일은 제1 주파수에서 예정된 시간 이후 상기 제1 주파수와 다른 제2 주파수로 바뀌는 것을 특징으로 할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 스프레드 스펙트럼 클럭 생성 방법은 제1 주파수에서 예정된 시간 이후 상기 제1 주파수와 다른 제2 주파수로 바뀌는 변조 프로파일에 대응하는 제어신호를 생성하는 단계와, 상기 제어신호에 따라 내부클럭신호를 생성하는 단계를 포함할 수 있다.
요즈음 전자기 방해(EMI)에 관한 관심이 높아짐에 따라 미국 연방 통신 위원회(Federal Communications Commission, FCC)는 전자기 방해(EMI) 정도를 제한하고 있으며, 회로 설계자들은 여기서 규정한 전자기파 규제 권고치(FFC limit)를 통과하기 위하여 여러가지 노력들을 기울이고 있다. 본 발명은 스프레드 스펙트럼 클럭킹(Spread Spectrum Clocking, SSC) 방식을 사용하여 전자기 방해(EMI) 정도를 줄여 줄 수 있다. 특히, 본 발명은 내부클럭신호의 주파수가 예정된 시간 이후 주파수가 바뀌는 변조 프로파일을 따라가도록 제어함으로써, 전자기 방해(EMI) 정도를 줄여 줄 수 있다.
본 발명은 내부클럭신호의 주파수가 본 발명에서 제안된 변조 프로파일을 따라감으로써, 전자기 방해(EMI) 정도를 줄여 줄 수 있는 효과를 얻을 수 있다.
나아가, 전자기 방해(EMI) 정도가 낮아지면 주변 회로의 오동작을 막아 줄 수 있어서 전체 회로의 신뢰성을 높여 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 전자기 방해(EMI) 정도를 줄여주기 위하여 스프레드 스펙트럼 클럭킹(Spread Spectrum Clocking, SSC) 방식을 사용하였다.
도 3은 본 발명은 스프레드 스펙트럼 클럭 발생회로를 설명하기 위한 블록도이다.
도 3을 참조하면, 스프레드 스펙트럼 클럭 발생회로는 위상고정루프(PLL, 310)와, 프로파일 변조부(330) 를 구비할 수 있다.
위상고정루프(310)는 외부클럭신호에 대응하는 기준클럭신호(CLK_REF)를 입력받아 동기화된 내부클럭신호인 PLL 클럭신호(CLK_PLL)를 생성하기 위한 것이고, 프로파일 변조부(330)는 PLL 클럭신호(CLK_PLL)의 주파수가 본 발명에서 제안한 변조 프로파일(profile)을 따라가도록 제어하기 위한 것이다. 본 발명에서 제안한 변 조 프로파일은 어느 한 주파수에서 예정된 시간 이후 다른 주파수로 바뀌는 것을 특징으로 한다.
여기서, 프로파일 변조부(330)에서 출력되는 프로파일 제어신호(PF_CTR)는 위상고정루프(310)를 제어하기 위한 제어신호로써, 이하에서 프로파일 제어신호(FP_CTR)는 클럭분주부(150)의 분주비를 제어하는 제어신호(CTR<0:4>)가 이에 해당한다.
도 4는 도 3의 위상고정루프(310)와 프로파일 변조부(330)를 설명하기 위한 블록도이다.
우선, 위상고정루프(310)는 위상/주파수 검출부(410)와, 차지펌핑부(420)와, 제어전압 생성부(430), 전압제어 발진부(440), 및 클럭분주부(450)를 구비할 수 있다.
위상/주파수 검출부(410)는 기준클럭신호(CLK_REF)와 피드백되는 분주클럭신호(CLK_DIV)의 위상/주파수 차이에 대응하는 업 검출신호(DET_UP) 및 다운 검출신호(DET_DN)를 생성할 수 있다. 여기서, 업 검출신호(DET_UP)는 분주클럭신호(CLK_DIV)의 위상이 기준클럭신호(CLK_REF)의 위상보다 뒤서는 경우 그 위상 차이 만큼에 해당하는 펄스 폭을 가지는 신호이며, 다운 검출신호(DET_DN)는 분주클럭신호(CLK_DIV)의 위상이 기준클럭신호(CLK_REF)의 위상보다 앞서는 경우 그 위상 차이 만큼에 해당하는 펄스 폭을 가지는 신호이다.
차지펌핑부(420)는 업 검출신호(DET_UP)에 응답하여 포지티브 차지 펌핑 동작을 수행하거나, 다운 검출신호(DET_DN)에 응답하여 네가티브 차지 펌핑 동작을 수행할 수 있다. 즉, 차지펌핑부(420)는 업 검출신호(DET_UP)에 응답하여 전하를 제어전압 생성부(430)에 공급해주고, 다운 검출신호(DET_DN)에 응답하여 제어전압 생성부(430)에 충전된 전하를 빼준다.
제어전압 생성부(430)는 차지펌핑부(420)의 포지티브 차지 펌핑 동작에 의해 공급된 전하만큼 충전하여 그에 대응하는 발진 제어전압(V_CTR)을 생성할 수 있고, 네가티브 차지 펌핑 동작에 의해 빠져나간 전하만큼 방전하여 그에 대응하는 발진 제어전압(V_CTR)을 생성할 수 있다. 다시 말하면, 발진 제어전압(V_CTR)은 차지펌핑부(420)의 충전 동작에 의해 전압레벨이 높아지고 방전 동작에 의해 전압레벨이 낮아지게 된다. 일반적으로, 제어전압 생성부(430)는 루프 필터(loop filter) 회로로 설계될 수 있다.
전압제어 발진부(440)는 발진 제어전압(V_CTR)의 전압레벨에 대응하는 주파수의 내부클럭신호인 PLL 클럭신호(CLK_PLL)를 생성할 수 있다. 참고로, 전압제어 발진부(440)는 다수의 지연 셀(도시되지 않음)을 구비하여, 내부적으로 차동으로 입력되는 신호를 발진 제어전압(V_CTR)에 대응하는 지연 시간만큼 지연시키고 이를 다시 피드백시키는 오실레이터(oscillator)로 설계될 수 있다.
클럭분주부(450)는 PLL 클럭신호(CLK_PLL)를 제어신호(CTR<0:4>)에 대응하는 분주비로 분주하여 분주클럭신호(CLK_DIV)로써 출력하기 위한 것으로, 제어신호(CTR<0:4>)에 따라 분주비가 결정되는 분주 회로로 설계될 수 있다.
한편, 프로파일 변조부(330)는 PLL 클럭신호(CLK_PLL)의 주파수가 본 발명에서 제안한 변조 프로파일을 따라가도록 클럭분주부(450)의 분주비를 제어하기 위한 것으로, 카운팅신호 생성부(460)와 시그마-델타 모듈레이팅부(470)를 구비할 수 있다.
카운팅신호 생성부(460)는 분주클럭신호(CLK_DIV)를 변조 프로파일에 대응하여 카운팅한 카운팅신호(CNT<0:14>)를 생성하기 위한 것이다. 여기서, 카운팅신호(CNT<0:14>)는 15 비트를 일례로 사용하였으며, 이는 설계에 따라 달라질 수 있다. 참고로, 15 비트는 해상도가 될 수 있다.
시그마-델타 모듈레이팅부(470)는 분주클럭신호(CLK_DIV)에 응답하여 카운팅신호(CNT<0:14>)를 시그마 델타 변조 처리하고, 이를 제어신호(CTR<0:4>)로서 출력하기 위한 것이다. 여기서, 제어신호(CTR<0:4>)는 5 비트를 일례로 사용하였으며, 이 역시 설계에 따라 달라질 수 있다. 시그마-델타 모듈레이팅부(470)는 일반적인 시그마-델타 모듈레이터(sigma-delta modulator)로 구성될 수 있다. 참고로, 시마-델타 모듈레이터는 크게 매쉬(Multi stAge noise SHaping, MASH) 타입과 인터폴레이티브(interpolative) 타입으로 나뉠 수 있다. 본 발명에 따른 시그마-델타 모듈레이팅부(470)는 특히, 매쉬 타입 1-1-1 시그마-델타 모듈레이터를 사용하는 것이 바람직하다.
이하, 간단한 동작을 살펴보기로 한다.
위상/주파수 검출부(410)는 기준클럭신호(CLK_REF)와 분주클럭신호(CLK_DIV)의 위상/주파수 차이를 업 검출신호(DET_UP) 및 다운 검출신호(DET_DN)로서 검출한다. 차지펌핑부(420)는 업 검출신호(DET_UP)에 응답하여 포지티브 차지 펌핑 동작을 수행하고, 다운 검출신호(DET_DN)에 응답하여 네가티브 차지 펌핑 동작을 수행 한다. 제어전압생성부(430)는 차지펌핑부(420)의 차지 펌핑 동작에 대응하는 발진 제어전압(V_CTR)을 생성하고 전압제어발진부(440)는 발진 제어전압(V_CTR)에 대응하는 주파수의 PLL 클럭신호(CLK_PLL)를 생성한다. 클럭분주부(450)는 PLL 클럭신호(CLK_PLL)를 제어신호(CTR<0:4>)에 대응하는 분주비로 분주하며, 위상/주파수 검출부(410)는 다시 기준클럭신호(CLK_REF)와 분주클럭신호(CLK_DIV)의 위상/주파수 차이를 검출한다.
한편, 카운팅신호 생성부(460)는 분주클럭신호(CLK_DIV)를 제1 또는 제2 변조 프로파일(도 6, 도 7 참조)에 대응하여 카운팅한 카운팅신호(CNT<0:14>)를 생성하고, 시그마-델타 모듈레이팅부(470)는 분주클럭신호(CLK_DIV)에 응답하여 카운팅신호(CNT<0:14>)를 시그마 델타 변조 처리하고, 이를 제어신호(CTR<0:4>)로서 출력한다.
여기서, 클럭분주부(450)는 제어신호(CTR<0:4>)에 따라 분주비가 달라지기 때문에 분주클럭신호(CLK_DIV)의 분주비는 달라진다. 예컨대, 초기 클럭분주부(450)의 분주비가 60 이라 하더라도 제어신호(CTR<0:4>)에 따라 분주비가 60 이하 또는 이상으로 바뀌는 것이 가능하다. 클럭분주부(450)의 분주비가 바뀐다는 것은 최종 출력인 PLL 클럭신호(CLK_PLL)의 주파수가 아래에서 설명할 도 6의 제1 변조 프로파일 또는 도 7의 제2 변조 프로파일과 같이 변조될 수 있다는 것을 의미하며, 이러한 스프레드 스펙트럼 클럭킹 방식은 전자파 방해(EMI) 정도를 감쇄시켜 줄 수 있다.
위에서 설명한 위상/주파수 검출부(410)와, 차지펌핑부(420)와, 제어전압 생 성부(430)와, 전압제어 발진부(440)와, 클럭분주부(450), 및 시그마-델타 모듈레이팅부(470)의 기술적 구현은 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다. 이하, 본 발명과 밀접한 관련이 있는 카운팅신호 생성부(460)에 대하여 간략하게 알아보기로 한다.
도 5는 도 4의 카운팅신호 생성부(460)를 설명하기 위한 블록도이다.
도 5를 참조하면, 카운팅신호 생성부(460)는 업/다운 카운팅부(510)와, 카운팅 제어부(530)를 구비할 수 있다.
업/다운 카운팅부(510)는 분주클럭신호(CLK_DIV)에 응답하여 업 및 다운 카운팅한 카운팅신호(CNT<0:14>)를 생성할 수 있다. 업 카운팅되는 카운팅신호(CNT<0:14>)의 업 카운팅 스텝(up counting step)은 업 스텝 제어신호(STP_UP)에 의해 결정되고, 다운 카운팅되는 카운팅신호(CNT<0:14>)의 다운 카운팅 스텝(down counting step)은 다운 스텝 제어신호(STP_DN)에 의해 결정된다. 여기서, 업 카운팅 스텝은 카운팅신호(CNT<0:14>)가 업 카운팅되는 간격을 의미하며, 다운 카운팅 스텝은 카운팅신호(CNT<0:14>)가 다운 카운팅되는 간격을 의미한다.
카운팅 제어부(530)는 변경정보신호(INF)에 응답하여 업 스텝 제어신호(STP_UP) 및 다운 스텝 제어신호(STP_DN)를 생성할 수 있다. 여기서, 변경정보신호(INF)는 아래에서 설명할 변조 프로파일의 주파수가 변화하는 시점에 대한 정보를 가지고 있는 신호로써, 외부에서 입력되는 신호일 수 있으며, 모드 레지스터 셋(mode register set) 또는 내부에서 생성되는 신호일 수 있다.
이하, 카운팅신호 생성부(460)의 간단한 동작을 살펴보기에 앞서 설명의 편의를 위해 본 발명에서 제안한 제1 변조 프로파일에 대하여 알아보기로 한다. 여기서는 PLL 클럭신호(CLK_PLL)의 기준 주파수를 1.5GHz 로 정하고, 기준 주파수를 다운 스프레딩(downspreading)한 주파수를 1.4925GHz 로 정한 것을 일례로 설명하기로 한다.
도 6은 본 발명에서 제안한 제1 변조 프로파일을 설명하기 위한 파형도 이다.
도 6을 참조하면, 제1 변조 프로파일은 T1 주기를 가지는 삼각파(이하, 'T1 삼각파'라고 칭함)를 M(여기서, M 은 자연수)번 반복하고, T2(T1 보다 작음)주기를 가지는 삼각파(이하, 'T2 삼각파'라고 칭함)를 N(여기서, N 은 자연수)번 반복할 수 있다. M 과 N 은 설계에 따라 달라질 수 있으며 이것은 변경정보신호(INF)에 의해 정해질 수 있다. 여기서, 변경정보신호(INF)는 예컨대 T1 삼각파가 200번 생성되는 시간정보를 가질 수 있다. 때문에, 변경정보신호(INF)를 이용하면 T2 삼각파의 생성 시점을 결정할 수 있다.
여기서, T2 삼각파의 빗변의 기울기가 T1 삼각파의 빗변의 기울기보다 크다. 이것은 T2 삼각파의 주파수가 T1 삼각파의 주파수보다 크다는 것을 의미한다.
다시 도 5와 도 6을 참조하여 간단한 동작 설명을 살펴보기로 한다.
업/다운 카운팅부(510)는 분주클럭신호(CLK_DIV)를 업 스텝 제어신호(STP_UP)와 다운 스텝 제어신호(STP_DN)에 따라 카운팅한 카운팅신호(CNT<0:14>)를 생성한다. 시그마-델타 모듈레이팅부(470, 도 4참조)는 카운팅신호(CNT<0:14>)에 따라 클럭분주부(450)의 분주비를 제어하기 위한 제어신호(CTR<0:4>)를 생성하고, 제어신호(CTR<0:4>)에 따른 클럭분주부(450)의 분주비는 PLL 클럭신호(CLK_PLL)의 주파수를 결정한다. 즉, 카운팅신호(CNT<0:14>)가 PLL 클럭신호(CLK_PLL)의 주파수를 결정한다고 볼 수 있기 때문에, 카운팅신호(CNT<0:14>)에 대응되는 제1 변조 프로파일을 PLL 클럭신호(CLK_PLL)에 대응하여 설명할 수 있다.
여기서, 카운팅신호(CNT<0:14>)의 최대값에 대응되는 주파수가 1.5 GHz 이고, 카운팅신호(CNT<0:14>)의 최소값에 대응되는 주파수가 1.4925 GHz 라면, 업/다운 카운팅부(510)는 업 스텝 제어신호(STP_UP)와 다운 스텝 제어신호(STP_DN)에 응답하여 T1 삼각파에 대응하는 업/다운 카운팅 스텝이 적용된 카운팅신호(CNT<0:14>)를 생성한다. 이후 변경정보신호(INF)에 응답하여 업/다운 카운팅부(510)의 업/다운 카운팅 스텝이 바뀌게 되면, 업/다운 카운팅부(510)는 업 스텝 제어신호(STP_UP)와 다운 스텝 제어신호(STP_DN)에 응답하여 T2 삼각파에 대응하는 업/다운 카운팅 스텝이 적용된 카운팅신호(CNT<0:14>)를 생성한다. 즉, 제1 변조 프로파일은 예정된 시점까지 T1 삼각파에 대응하는 주파수를 가지고, 이후 T2 삼각파에 대응하는 주파수를 가지게 된다.
결국, PLL 클럭신호(CLK_PLL)의 주파수는 이렇게 생성된 제1 변조 프로파일을 따라가게 되며, 이는 전자기 방해(EMI) 정도를 줄여줄 수 있다.
한편, 본 발명에서는 제2 변조 프로파일을 제안하기로 한다. 제2 변조 프로파일은 어느 한 주파수에서 예정된 시간 이후 다른 주파수로 바뀌는 것이 제1 변조 프로파일과 동일하다.
도 7은 본 발명에서 제안한 제2 변조 프로파일을 설명하기 위한 파형도 이다.
도 7을 참조하면, 제2 변조 프로파일은 제1 변조 프로파일과 유사하게 T3 주기를 가지는 삼각파(이하, 'T3 삼각파'라고 칭함)를 J(여기서, J 는 자연수)번 반복하고, T4(T3 보다 작음)주기를 가지는 삼각파(이하, 'T4 삼각파'라고 칭함)를 K(여기서, K 는 자연수)번 반복할 수 있다. J 과 K 는 설계에 따라 달라질 수 있으며 이것은 변경정보신호(INF)에 의해 정해질 수 있다.
여기서, T3 삼각파의 빗변의 기울기는 T4 삼각파의 빗변의 기울기는 서로 같으며, T3 삼각파의 진폭이 T4 삼각파의 진폭보다 크다.
제2 변조 프로파일을 생성하기 위해서는 도 5의 업 스텝 제어신호(STP_UP)와 다운 스텝 제어신호(STP_DN)가 아래와 같이 달라지는 것이 바람직하다.
다시 도 5를 참조하면, 업/다운 카운팅부(510)는 동일한 스텝으로 업 및 다운 카운팅 동작을 수행하여 카운팅신호(CNT<0:14>)를 생성한다. 이때, 다운 스텝 제어신호(STP_DN)는 업/다운 카운팅부(510)의 최소값을 제어할 수 있다. 이것은 도 7의 제2 프로파일이 다운 스프레딩을 적용하였기 때문이며, 업 스텝 제어신호(STP_UP) 또는, 업 및 다운 제어신호(STP_UP, STP_DN)를 모두 이용하여 업/다운 카운팅부(510)의 최대값 및 최소값을 제어하는 것도 가능하다.
다시 도 5와 도 7을 참조하여 간단한 동작 설명을 살펴보기로 한다.
우선, 업/다운 카운팅부(510)는 T3 삼각파를 생성하기 위한 예정된 스텝이 적용된 카운팅신호(CNT<0:14>)를 생성한다. 이후 변경정보신호(INF)에 응답하여 T4 삼각파를 생성하게 되는데, 이때 다운 스텝 제어신호(STP_DN)는 T4 삼각파의 최소값을 T3 삼각파의 최소값보다 높게 설정할 수 있다. 이렇게 되면, 업/다운 카운팅부(510)는 T3 삼각파와 동일한 업/다운 카운팅 스텝이 적용된 카운팅신호(CNT<0:14>)를 생성하지만 최소값이 제한되었기 때문에 T3 삼각파와 진폭이 다른 T4 삼각파를 생성할 수 있다. 즉, 제2 변조 프로파일은 예정된 시점까지 T3 삼각파에 대응하는 주파수를 가지고, 이후 T4 삼각파에 대응하는 주파수를 가지게 된다.
결국, PLL 클럭신호(CLK_PLL)의 주파수는 이렇게 생성된 제2 변조 프로파일을 따라가게 되며, 이는 전자기 방해(EMI) 정도를 줄여줄 수 있다.
도 8은 도 6의 제1 변조 프로파일을 적용한 PLL 클럭신호(CLK_PLL)의 스펙트럼을 설명하기 위한 파형도이다.
도 2와 도 8을 참조하면, PLL 클럭신호(CLK_PLL)의 주파수가 제1 변조 프로파일을 따라 변조되기 때문에 스펙트럼이 도 2와 다르게 넓은 범위로 퍼지는 것을 볼 수 있다.
전술한 바와 같이, 기존에는 위상/주파수 락킹 동작을 통해 목표하는 하나의 주파수를 가지는 내부클럭신호를 생성하였다. 하지만, 이러한 내부클럭신호는 전자기 방해(EMI) 정도가 높아져 주변 회로의 오동작을 야기하는 문제점을 가지고 있었다. 하지만 본 발명에서는 스페레드 스펙트럼 클럭킹 방식을 사용함으로써, 전자기 방해(EMI) 정도를 낮추어 줄 수 있다. 특히, 본 발명은 내부클럭신호의 주파수를 제안한 변조 프로파일에 따라가게끔 제어함으로써, 전자기 방해(EMI) 정도를 감쇄시켜 줄 수 있다. 이렇게 전자기 방해(EMI) 정도가 감쇄되면 주변 회로의 오동작을 줄여 줄 수 있어 전체 회로 동작의 신뢰성을 높여줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 변조 프로파일을 생성하는데 있어서 삼각파를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 다른 종류의 파형을 가지는 경우에도 적용될 수 있다. 그리고, 전술한 실시예에서는 위상 고정 루프의 경우를 일례로 들어 설명하였으나, 본 발명은 일정한 주파수를 출력하는 모든 회로에 적용될 수 있다.
또한, 전술한 실시예에서는 위상 고정 루프(PLL) 클럭분주부(450, 도 4참조)의 분주비를 제어하여 PLL 클럭신호(CLK_PLL)가 제안한 변조 프로파일을 따라가는 경우를 일례로 들어 설명하였으나, 본 발명은 위상 고정 루프(PLL)를 구성하는 다른 부분의 회로를 제어하여 PLL 클럭신호(CLK_PLL)가 제안한 변조 프로파일을 따라가는 경우에도 적용될 수 있다.
도 1은 기존의 위상 고정 루프를 설명하기 위한 블록도이다.
도 2는 일반적인 클럭신호에 따른 전자기 방해(EMI)를 설명하기 위한 도면
도 3은 본 발명은 스프레드 스펙트럼 클럭 발생회로를 설명하기 위한 블록도이다.
도 4는 도 3의 위상고정루프(310)와 프로파일 변조부(330)를 설명하기 위한 블록도이다.
도 5는 도 4의 카운팅신호 생성부(460)를 설명하기 위한 블록도이다.
도 6은 본 발명에서 제안한 제1 변조 프로파일을 설명하기 위한 파형도 이다.
도 7은 본 발명에서 제안한 제2 변조 프로파일을 설명하기 위한 파형도 이다.
도 8은 도 6의 제1 변조 프로파일을 적용한 PLL 클럭신호(CLK_PLL)의 스펙트럼을 설명하기 위한 파형도이다.
* 도면의 주요 부분에 대한 부호의 설명
310 : 위상고정루프 330 : 프로파일 변조부

Claims (24)

  1. 기준클럭신호와 피드백되는 분주클럭신호의 위상/주파수 차이에 대응하는 내부클럭신호를 생성하고, 예정된 분주비로 상기 내부클럭신호를 분주하여 상기 분주클럭신호를 생성하기 위한 내부클럭신호 생성수단과,
    상기 내부클럭신호의 주파수가 변조 프로파일(profile)을 따라가도록 상기 내부클럭신호 생성수단을 제어하기 위한 프로파일 변조수단을 구비하고,
    상기 변조 프로파일은 제1 주파수에서 예정된 시간 이후 상기 제1 주파수와 다른 제2 주파수로 바뀌는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생회로.
  2. 제1항에 있어서,
    상기 제1 주파수는 제1 삼각파에 대응하는 주파수를 가지고, 상기 제2 주파수는 제2 삼각파에 대응하는 주파수를 가지는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생회로.
  3. 제2항에 있어서,
    상기 변조 프로파일은 빗변의 기울기가 서로 다른 상기 제1 삼각파와 상기 제2 삼각파를 포함하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생회로.
  4. 제2항에 있어서,
    상기 변조 프로파일은 진폭이 서로 다른 상기 제1 삼각파와 상기 제2 삼각파를 포함하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생회로.
  5. 제1항에 있어서,
    상기 변조 프로파일은 모드 레지스터 셋(mode register set) 또는 내부에서 생성되는 내부 신호 또는 외부에서 입력되는 외부 신호에 응답하여 주파수가 변화하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생회로.
  6. 기준클럭신호와 피드백되는 분주클럭신호의 위상/주파수 차이에 대응하는 내부클럭신호를 생성하고, 제어신호에 대응하는 분주비로 상기 내부클럭신호를 분주하여 상기 분주클럭신호를 생성하기 위한 내부클럭신호 생성수단과,
    상기 내부클럭신호의 주파수가 변조 프로파일(profile)을 따라가도록 상기 제어신호를 생성하기 위한 프로파일 변조수단을 구비하고,
    상기 변조 프로파일은 제1 주파수에서 예정된 시간 이후 상기 제1 주파수와 다른 제2 주파수로 바뀌는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생회로.
  7. 제6항에 있어서,
    상기 내부클럭신호 생성수단은,
    상기 기준클럭신호와 상기 분주클럭신호의 위상/주파수 차이를 검출하는 위상/주파수 검출부;
    상기 위상/주파수 검출부의 출력신호에 응답하여 차지 펌핑 동작을 수행하기 위한 차지펌핑부;
    상기 차지펌핑부의 출력신호에 대응하는 발진 제어전압을 생성하기 위한 제어전압 생성부;
    상기 발진 제어전압에 대응하는 주파수의 상기 내부클럭신호를 생성하기 위한 전압제어발진부; 및
    상기 제어신호에 대응하는 분주비로 상기 내부클럭신호를 분주하기 위한 클럭분주부를 구비하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생회로.
  8. 제6항에 있어서,
    상기 제어신호 생성수단은,
    상기 분주클럭신호를 상기 변조 프로파일에 대응하여 카운팅한 다수의 카운팅신호를 생성하는 카운팅신호 생성부와,
    상기 분주클럭신호에 응답하여 상기 다수의 카운팅신호를 시그마 델타 변조 처리하고 상기 제어신호로서 출력하기 위한 시그마 델타 모듈레이팅부를 구비하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생회로.
  9. 제8항에 있어서,
    상기 제1 주파수는 제1 삼각파에 대응하는 주파수를 가지고, 상기 제2 주파수는 제2 삼각파에 대응하는 주파수를 가지는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생회로.
  10. 제9항에 있어서,
    상기 변조 프로파일은 빗변의 기울기가 서로 다른 상기 제1 삼각파와 상기 제2 삼각파를 포함하는 제1 변조 프로파일을 포함하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생회로.
  11. 제10항에 있어서,
    상기 카운팅신호 생성부는,
    상기 분주클럭신호에 응답하여 카운팅한 상기 다수의 카운팅신호를 생성하기 위한 업/다운 카운팅부와,
    상기 제1 변조 프로파일에 따라 상기 업/다운 카운팅부의 카운팅 스텝을 제어하기 위한 카운팅 제어부를 구비하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생회로.
  12. 제9항에 있어서,
    상기 변조 프로파일은 진폭이 서로 다른 상기 제1 삼각파와 상기 제2 삼각파를 포함하는 제2 변조 프로파일을 포함하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생회로.
  13. 제12항에 있어서,
    상기 카운팅신호 생성부는,
    상기 분주클럭신호에 응답하여 카운팅한 상기 다수의 카운팅신호를 생성하기 위한 업/다운 카운팅부와,
    상기 제2 변조 프로파일에 따라 상기 업/다운 카운팅부의 카운팅 최대값 및 최소값을 제어하기 위한 카운팅 제어부를 구비하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생회로.
  14. 제6항에 있어서,
    상기 변조 프로파일은 모드 레지스터 셋(mode register set) 또는 내부에서 생성되는 내부 신호 또는 외부에서 입력되는 외부 신호에 응답하여 주파수가 변화하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생회로.
  15. 제8항에 있어서,
    상기 시그마 델타 모듈레이팅부는 매쉬 타입 1-1-1 시그마-델타 모듈레이터인 것을 특징으로 하는 스프레드 스펙트럼 클럭 발생회로.
  16. 삭제
  17. 삭제
  18. 기준클럭신호와 피드백되는 분주클럭신호의 위상/주파수 차이를 검출신호로써 검출하는 단계;
    상기 검출신호에 대응하는 차지 펌핑 동작을 수행하여 발진 제어전압을 생성하는 단계;
    상기 발진 제어전압에 대응하는 주파수의 내부클럭신호를 생성하는 단계;
    제어신호에 대응하는 분주비로 상기 내부클럭신호를 분주한 상기 분주클럭신호를 생성하는 단계;
    상기 분주클럭신호를 변조 프로파일에 대응하여 카운팅한 다수의 카운팅신호를 생성하는 단계; 및
    상기 분주클럭신호에 응답하여 상기 다수의 카운팅신호를 시그마 델타 변조 처리하고 상기 제어신호로서 출력하는 단계를 포함하되,
    상기 변조 프로파일은 제1 주파수에서 예정된 시간 이후 상기 제1 주파수와 다른 제2 주파수로 바뀌는 것을 특징으로 하는 스프레드 스펙트럼 클럭 생성 방법.
  19. 제18항에 있어서,
    상기 제1 주파수는 제1 삼각파에 대응하는 주파수를 가지고, 상기 제2 주파수는 제2 삼각파에 대응하는 주파수를 가지는 것을 특징으로 하는 스프레드 스펙트럼 클럭 생성 방법.
  20. 제19항에 있어서,
    상기 변조 프로파일은 빗변의 기울기가 서로 다른 상기 제1 삼각파와 상기 제2 삼각파를 포함하는 제1 변조 프로파일을 포함하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 생성 방법.
  21. 제20항에 있어서,
    상기 다수의 카운팅신호를 생성하는 단계는,
    상기 분주클럭신호에 응답하여 업/다운 카운팅한 상기 다수의 카운팅신호를 생성하기 단계와,
    상기 제1 변조 프로파일에 따라 상기 업/다운 카운팅의 스텝을 제어하는 단계를 포함하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 생성 방법.
  22. 제19항에 있어서,
    상기 변조 프로파일은 진폭이 서로 다른 상기 제1 삼각파와 상기 제2 삼각파를 포함하는 제2 변조 프로파일을 포함하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 생성 방법.
  23. 제22항에 있어서,
    상기 다수의 카운팅신호를 생성하는 단계는,
    상기 분주클럭신호에 응답하여 업/다운 카운팅한 상기 다수의 카운팅신호를 생성하는 단계와,
    상기 제2 변조 프로파일에 따라 상기 업/다운 카운팅의 카운팅 최대값 및 최소값을 제어하는 단계를 포함하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 생성 방법.
  24. 제18항에 있어서,
    상기 변조 프로파일은 모드 레지스터 셋(mode register set) 또는 내부에서 생성되는 내부 신호 또는 외부에서 입력되는 외부 신호에 응답하여 주파수가 변화하는 것을 특징으로 하는 스프레드 스펙트럼 클럭 생성 방법.
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