KR100493024B1

KR100493024B1 - Ｅｍｉ 감소 ｐｌｌ

Info

Publication number: KR100493024B1
Application number: KR10-2002-0043695A
Authority: KR
Inventors: 이명수; 전필재
Original assignee: 삼성전자주식회사
Priority date: 2001-09-25
Filing date: 2002-07-24
Publication date: 2005-06-07
Also published as: KR20030026211A

Abstract

공정 프로세스에 민감하지 않으며, 적은 소비 전력, 적은 레이아웃 면적을 차지하면서도 변조주파수 및 변조 율을 자유롭게 제어할 수 있는 EMI 감소 PLL을 개시한다. 상기 EMI 감소 PLL은, 전압제어 오실레이터(Voltage Controlled Oscillator, 이하 VCO)의 출력신호에 대하여 기준지연시간의 정수 배의 지연시간 즉 위상 차이를 가지는 신호를 제어하여 변조 율을 결정하고, 이러한 과정을 소정의 변조주파수에 해당하는 주기동안 반복시킴으로써 상기 목적을 달성할 수 있다. 본 발명에 따른 EMI 감소 PLL은, EMI를 줄일 수 있을 뿐만 아니라 ROM을 사용하지 않으므로 레이아웃 면적이 상대적으로 줄어들 수 있으며, 넓은 대역의 주파수를 얻을 수 있는 장점이 있다. 또한 VCO의 출력신호에 대한 위상 차이를 논리회로로 제어하기 때문에 공정변화에 따라 비례하여 변하지 않는 장점이 있다.

Description

ＥＭＩ 감소 ＰＬＬ{Phased locked loop for reducing the electro magnetic interference}

본 발명은 PLL에 관한 것으로, 특히 EMI를 축소시키는 PLL에 관한 것이다.

따라서 본 발명이 이루고자 하는 기술적 과제는, 공정 프로세스에 민감하지 않으며, 적은 소비 전력, 적은 레이아웃 면적을 차지하면서도 변조주파수 및 변조 율을 자유롭게 제어할 수 있는 EMI 감소 PLL을 제공하는 데 있다.

Phase Locked Loop(이하 PLL)의 응용 회로들은 디지털 시스템에서 없어서는 안 되는 중요한 역할을 하고 있다. 기술이 발전함에 따라, 디지털 시스템이 고속(high speed)화되고 고집적화 되며 PLL 역시 고속화되고 있는데, 시스템 및 PLL의 고속화는 Electro Magnetic Interference(이하 EMI) 등의 문제를 발생시킨다. 여기서 EMI는, 고주파수 신호의 에너지의 크기가 소정의 기준 값을 넘어서면 나타나며, 반도체 장치가 상기 EMI에 특히 민감하다.

EMI를 줄이는 간단한 방법은, 특정 주파수에서 큰 에너지 즉 전력을 갖는 기준신호의 주파수를, 소정의 대역폭을 가지며 상기 대역폭 내의 주파수에서 에너지가 상기 기준신호에 비하여 상대적으로 적은 주파수신호로 변조하는 것이다. 예를 들면, 기준신호의 주파수가 1MHz인 경우, 소정의 반복되는 하나의 시간 사이클동안 0.99MHz 및 1.01MHz 사이의 신호로 변조시키는 것이다. 다시 말하면, PLL의 출력신호를 사용하는 시스템이 허용하는 최대주파수 및 최소주파수 범위 내에서, 상기 PLL의 출력신호의 주파수가, 상기 최대주파수 및 최소주파수범위 사이의 주파수신호로 소정의 시간간격으로 반복하여 변조된다는 것이다.

도 1은 변조주파수 및 변조 율을 나타내는 변조신호 프로파일(modulation signal profile)이다.

도 1을 참조하면, 주파수 변조된 신호는, 기준주파수신호(, fundamental frequency signal)를 중심으로 최대의 주파수((1+)) 및 최소의 주파수((1-) )사이를 시간()동안 변경한다. 여기서, 변조주파수(Fm) 및 변조율()은 임의로 정할 수 있으며, 변조주파수(Fm)는 약 30KHz 내지 100KHz 사이가 바람직하며, 변조 율()은 약 4% 이내의 경우가 바람직하다.

도 2는 변조신호 프로파일의 종류에 따른 스펙트럼을 나타낸다.

도 2를 참조하면, 정현파(sinusoidal signal) 형태의 변조신호 프로파일(도2a)을 가지는 변조신호의 스펙트럼(도2b), 삼각파(triangular signal) 형태의 변조신호 프로파일(도2c)을 가지는 변조신호의 스펙트럼(도2d) 및 Lexmark사의 특허인 허쉬 키스파(Hershey kiss signal) 형태의 변조신호 프로파일(도2e)을 가지는 변조신호의 스펙트럼(도2f)을 각각 나타낸다. 정현파 형태의 변조신호 프로파일(도2a)의 경우 사이드 밴드(side band)에서 전력이 너무 커서(도2b) 사용하기 힘들기 때문에, 일반적으로 삼각파 또는 허쉬 키스파 형태의 변조신호 프로파일을 사용한다.

Dithered PLL 혹은 SSCG(Spread Spectrum Clock Generator)란 주파수를 변조(modulation) 시킴으로써 전력의 이득을 줄이는 방법으로 EMI를 줄이는 기술이다. SSCG는 Lexmark사의 특허된 기술을 말하며, 일반적으로는 Dithered PLL이라 한다. 변조 방법은, spreading 방법에 따라 center spreading, up spreading 및 down spreading 방법이 있다.

도 3은 Dithered PLL 출력의 스프레딩(spreading) 방법에 따른 스펙트럼(spectrum) 결과를 나타낸다.

도 3을 참조하면, center spreading 방법(도3a 및 3b), up spreading 방법(도3c 및 3d) 및 down spreading 방법(도3e 및 3f)에 따라, 기준신호의 스펙트럼과 상기 기준신호에 대응하는 변조신호들의 스펙트럼(도3a, 3c 및 3e) 및 기준신호에 대한 변조신호 profile들(도3b, 3d 및 3f)을 각각 나타낸다.

도 3을 참조하여 상기 3가지의 방법에 대하여 설명한다.

첫 째, center spreading 방법(도3a 및 3b)은, 도 3a의 중앙에 위치한 주파수 폭이 좁고 전력이 큰 기준신호를, 상기 기준신호의 주파수를 기준으로 더 높은 주파수 및 더 낮은 주파수 신호 즉, 주파수 대역폭이 넓고 전력이 상대적으로 낮은 신호로 변조하는 것이다.

둘 째, up spreading 방법(도3c 및 3d)은, 도 3c의 좌측에 위치한 주파수 폭이 좁고 전력이 큰 기준신호를, 주파수 대역폭이 상기 기준신호의 주파수를 기준으로 더 높고 전력이 상대적으로 낮은 신호로 변조하는 것이다.

셋 째, down spreading 방법(도3e 및 3f)은, 도 3e의 우측에 위치한 주파수 폭이 좁고 전력이 큰 기준신호를, 주파수 대역폭이 상기 기준신호의 주파수를 기준으로 더 낮고 전력이 상대적으로 낮을 신호로 변조하는 것이다.

상술한 spreading 방식을 수행하기 위하여 종래에는 두 가지 대표적인 방법이 사용되었다. 그 하나는, 디바이더(divider)의 LSB(Least Significant Bit)를 제어하는 것이고, 다른 하나는, 루프 필터(loop filter)의 전위에 톱니 파형을 실어 주는 것이다. 첫 째 방법으로 대표적인 경우가 Lexmark사의 Hardin이 제안한 ROM 제어기를 채택한 SSCG가 있으며, 그 외에 시그마 델타(sigma delta)를 이용한 방법이 있다. 둘 째 방법으로는 Neomagic 사가 제안한 루프 필터의 전위에 펄스 발생기(pulse generator)를 설치하는 것이 있다.

ROM 제어기를 사용하는 경우, ROM 코딩(coding)에 의하여 상기 spreading이 진행되므로, 출력주파수의 범위를 조정하려면 ROM의 데이터를 새롭게 코딩하여야 한다. 또한 ROM은 반도체 장치에서 상당히 많은 면적을 차지하는 단점이 있다. 펄스 발생기를 루프 필터의 전위에 설치하는 경우, 마찬가지로 출력 주파수를 변경시키는데 제한이 따르는 단점이 있다.

따라서, 공정 프로세스에 민감하지 않으며, 적은 소비 전력, 적은 레이아웃 면적을 차지하면서도 변조주파수 및 변조 율을 자유롭게 제어할 수 있는 장치가 요구된다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시 예에 따르면, 상기 EMI 감소 PLL은, 프리 디바이더, 위상검출기, VCO, 메인 디바이더, 변조제어블록 및 포스트 디바이더를 구비한다.

상기 프리 디바이더(pre-divider)는, 입력신호를 분주하여 소정의 값으로 분주 시킨 기준주파수신호를 출력한다. 상기 위상검출기는, 상기 기준주파수신호 및 소정의 피드백신호를 수신하고, 상기 기준주파수신호 및 상기 피드백신호 사이의 위상 차이에 대응되는 신호를 발생시키며, 상기 대응되는 신호를 소정의 과정으로 처리한 제어전압을 출력한다.

상기 VCO(Voltage Controlled Oscillator)는, 상기 제어전압 및 소정의 복수 개의 스위칭제어신호를 수신하고, 한편으로는 상기 제어전압에 따라 소정의 주파수를 가지는 제1오실레이션(oscillation) 신호를 출력하며, 다른 한편으로는 상기 복수 개의 스위칭제어신호에 따라 상기 제1오실레이션 신호에 대하여 기본지연시간의 정수배가 되는 제2오실레이션 신호를 출력한다.

상기 메인 디바이더(main divider)는, 상기 제2오실레이션 신호를 수신하여 상기 제1오실레이션 신호의 주파수가 증가 또는 감소되는 것을 지시하는 상기 피드백신호를 출력한다. 상기 변조제어블록은, 변조주파수(modulation frequency) 데이터, 변조율(modulation rate) 데이터, 상기 피드백신호 및 상기 제2오실레이션 신호를 수신하여 상기 복수 개의 스위칭제어신호를 출력한다. 상기 포스트 디바이더(post divider)는, 상기 제1오실레이션 신호를 수신하여 소정의 값으로 분주 시킨 신호를 출력한다.

본 발명에 따른 EMI 감소 PLL은, VCO의 출력신호를 복수 개의 위상 차이가 나는 신호로 나누고, 상기 위상 차이가 나는 신호를 적당히 조합함으로써 EMI를 줄이는 변조된 출력신호를 생성해 내는 PLL이다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따르면, 본 발명에 따른 EMI 감소 PLL은 위상 검출 및 필터링부, 전압 제어 발진부, 위상 인터폴레이터, 변조 제어 블록 및 메인 디바이더를 구비한다.

위상 검출 및 필터링부는 소정의 기준 주파수 신호의 위상과 소정의 피드백 신호의 위상을 비교하고, 상기 위상 차이에 응답하여 그 값이 변동하는 제어 전압을 발생한다.

전압 제어 발진부는 상기 제어 전압에 응답하여 주파수가 변동되는 제 1 오실레이션(oscillation) 신호 및 상기 제어 전압에 응답하여 주파수가 변동되는 제 1 내지 제 M 클럭 신호를 발생한다.

위상 인터폴레이터는 상기 제 1 내지 제 M 클럭 신호를 수신하고 소정의 제 1 내지 제 N 스위칭 제어 신호에 응답하여 상기 제 1 내지 제 M 클럭 신호 중 연속하는 2개의 클럭 신호의 위상 차를 세분화하며, 소정의 기본 지연 시간의 정수배의 주파수를 가지는 제 2 오실레이션 신호를 발생한다.

변조 제어 블록은 변조주파수(modulation frequency) 데이터, 변조율(modulation rate) 데이터, 변조 스텝 데이터, 상기 피드백 신호 및 상기 제 2 오실레이션 신호를 수신하여 상기 제 1 내지 제 N 스위칭 제어 신호를 출력한다.

메인 디바이더는 상기 제 2 오실레이션 신호를 수신하여 상기 제 1 오실레이션 신호의 주파수가 증가 또는 감소되는 것을 지시하는 상기 피드백 신호를 출력한다.

상기 기본 지연 시간은 상기 제 1 오실레이션 신호의 한 주기를 {2 }^{N } -1(N은 상기 스위칭 제어 신호의 개수 )*M 으로 나눈 시간인 것을 특징으로 한다.

상기 PLL은 프리 디바이더 및 포스트 디바이더를 더 구비한다.

프리 디바이더는 입력 신호를 소정의 값으로 분주 시킨 상기 기준 주파수 신호를 출력한다. 포스트 디바이더는 상기 제 1 오실레이션 신호를 수신하여 소정의 값으로 분주 시킨 신호를 출력한다.

상기 변조 제어 블록은 변조주파수 제어블록 및 변조율 제어블록을 구비한다.

변조 주파수 제어블록은 상기 피드백 신호 및 상기 변조 주파수 데이터에 응답하여 변조율이 증가되는지 감소되는 지를 선택하는 선택 신호를 출력한다. 변조율 제어블록은 상기 피드백신호, 상기 변조율 데이터, 상기 제 2 오실레이션 신호, 상기 변조 스텝 데이터 및 상기 선택 신호에 응답하여 상기 제 1 내지 제 N 스위칭 제어 신호를 출력한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

도 4는 본 발명에 따른 EMI 감소 PLL의 블록다이어그램이다.

도 4를 참조하면, 상기 EMI 감소 PLL은, 프리 디바이더(401), 위상검출기(403), VCO(405), 메인 디바이더(407), 변조제어블록(409) 및 포스트 디바이더(411)를 구비한다.

프리 디바이더(401, pre-divider)는, 입력신호(FIN)를 분주하여 소정의 값으로 분주 시킨 기준주파수신호(F-REF)를 출력한다. 위상검출기(403)는, 기준주파수신호(F-REF) 및 피드백신호(F-FEED)를 수신하고, 기준주파수신호(F-REF) 및 피드백신호(F-FEED)사이의 위상 차이에 대응되는 신호를 발생시키며, 상기 대응되는 신호에 대한 전하 펌핑(charge pumping) 및 루프 필터링(loop filtering)한 제어전압(V-CON)을 출력한다.

VCO(405, Voltage Controlled Oscillator)는, 제어전압(V-CON) 및 복수 개의 스위칭제어신호(S-CON)를 수신하고, 한편으로는 제어전압(V-CON)에 따라 소정의 주파수를 가지는 제1오실레이션(oscillation) 신호(F-OSC1)를 출력하며, 다른 한편으로는 복수 개의 스위칭제어신호(S-CON)에 따라 제1오실레이션 신호(F-OSC1)에 대하여 기본지연시간의 정수배가 되는 제2오실레이션 신호(F-OSC2)를 출력한다.

메인 디바이더(407, main divider)는, 제2오실레이션 신호(F-OSC2)를 수신하여 제1오실레이션 신호(F-OSC1)의 주파수가 증가 또는 감소되는 것을 지시하는 피드백신호(F-FEED)를 출력한다. 변조제어블록(409)은, 외부에서 직접 입력하거나 레지스터(미도시)에 저장된 두 가지의 데이터인 변조주파수(modulation frequency) 데이터(MFR)와 변조율(modulation rate) 데이터(MRR), 피드백신호(F-FEED) 및 제2오실레이션 신호(F-OSC2)를 수신하여 복수 개의 스위칭제어신호(S-CON)를 출력한다. 포스트 디바이더(411, post divider)는, 제1오실레이션 신호(F-OSC1)를 수신하여 소정의 값으로 분주 시킨 신호(FOUT)를 출력한다.

도 5는 도 4에 도시된 변조제어블록의 내부 블록다이어그램이다.

도 5를 참조하면, 변조제어블록(409)은, 변조주파수 제어블록(501), 변조 율 제어블록(503) 및 결정블록(505)을 구비한다.

변조주파수 제어블록(501)은, 피드백신호(F-FEED), 변조주파수 데이터(MFR) 및 선택신호(SELMUX)에 응답하여 제1변조신호(F-MOD1)를 출력한다. 변조 율 제어블록(503)은, 피드백신호(F-FEED), 변조 율 데이터(MRR) 및 제1변조신호(F-MOD1)에 응답하여 선택신호(SELMUX) 및 제2변조신호(F-MOD2)를 출력한다. 상기 결정블록(505, decision block)은, 피드백신호(F-FEED), 제2오실레이션 신호(F-OSC2) 및 제2변조신호(F-MOD2)에 응답하여 스위칭제어신호(S-CON)를 복수 개 출력한다.

도 6은 도 4에 도시된 VCO의 내부 블록다이어그램이다.

도 6을 참조하면, VCO(405)는, 링 오실레이터(601), 레지스터블록(603), 복수 개의 스위치들(605) 및 출력버퍼(607)를 구비한다.

링 오실레이터(601)는, 제어전압(V-CON)에 따라 소정의 주파수를 가지는 제1오실레이션 신호(F-OSC1) 및 제1오실레이션 신호(F-OSC1)의 한 주기를 복수 개의 스위칭제어신호(S-CON)의 수로 나눈 시간만큼 지연되거나 앞서는 복수 개의 변조 오실레이션신호(F-OSC1-MOD)를 출력한다. 레지스터블록(603)은, 복수 개의 변조 오실레이션신호(F-OSC1-MOD)를 각각 저장하는 복수 개의 레지스터를 구비한다.

복수 개의 스위치들(605)은, 복수 개의 스위칭제어신호(S-CON)에 따라 레지스터블록(603)에 저장된 복수 개의 변조 오실레이션신호(F-OSC1-MOD)들 중에서 하나를 선택하여 스위칭한다. 출력버퍼(607)는, 복수 개의 스위치들(605) 중에서 선택된 하나의 스위치를 통하여 입력되는 신호를 버퍼링하여 출력(FOUT)한다.

이하 up spreading 방식을 예를 들어 본 발명을 설명한다.

도 7은 도 6에 도시된 레지스터에 저장된 복수 개의 변조 오실레이션신호(F-OSC1-MOD)들의 타이밍 다이어그램이다.

도 7을 참조하면, 복수 개의 변조 오실레이션신호(F-OSC1-MOD)들은, 서로 기본지연시간 만큼의 시간 지연이 있음을 알 수 있다. 여기서 기본지연시간은, 제1오실레이션 신호(F-OSC1)의 한 주기()를 상기 복수 개의 스위칭제어신호(S-CON)의 수로 나눈 시간을 말한다. 예를 들어 스위칭제어신호(S-CON)의 수가 16개라면 기본지연시간은 이 된다.

도 8은 제1오실레이션 신호(F-SOC1)와 이에 대응되는 기준주파수 신호(F-REF) 및 소정의 시간 지연된 피드백신호(F-FEED)의 타이밍 다이어그램이다.

도 4 및 도 8을 참조하여 신호들 간의 발생 및 관계를 설명한다. 위상검출기(403)는, 프리 디바이더(401)의 기준 주파수신호(F-REF) 및 피드백신호(F-FEED)의 위상 차이에 해당하는 제어전압(V-CON)을 발생시킨다. VCO(405)는, 한편으로는 제어전압(V-CON)에 따라 제1오실레이션 신호(F-OSC1)를 생성시킨다. 다른 한편으로는, 제1오실레이션 신호(F-OSC1)를 기본지연시간(t)의 정수 배씩 지연시킨 신호들 중에서 복수 개의 스위칭제어신호(S-CON)에 의하여 선택된 제2오실레이션 신호(F-OSC2)를 생성시킨다. 여기서는 기본지연시간(t)의 3배의 시간(3t)동안 지연시킨다고 가정한다. 메인 디바이더(407)는, 제2오실레이션 신호(F-OSC2)를 이용하여 피드백신호(F-FEED)를 생성시킨다.

도 8을 참조하면, 피드백신호(F-FEED)는, 기준주파수 신호(F-REF)에 비하여 기본지연시간(t)의 3배의 지연시간(3t) 만큼 지연되었음을 알 수 있다. 상기 지연된 시간은 위상검출기(403)에 제1오실레이션 신호(F-OSC1)의 주파수를 증가시키라는 명령과 같다.

도 9는 변조주파수 및 변조 율에 대한 데이터 비트이다.

도 9를 참조하면, 변조주파수의 최대 값(MFMAX)과 최소 값(MFMIN) 및 변조 율의 최대 값(MRMAX)과 최소 값(MRMIN)을 알 수 있다. 여기서는, 변조주파수의 최대 값(MFMAX)이 4, 최소 값(MFMIN)이 3 이고, 변조 율의 최대 값(MRMAX)이 3, 최소 값(MRMIN)이 2인 경우에 대하여 설명한다.

도 10은 본 발명에 따른 EMI 감소 PLL의 변조된 신호에 대한 타이밍 다이어그램이다.

도 10을 참조하면, 변조주파수의 하나의 사이클 동안, 최초에는 변조 율이 3인 피드백신호(F-FEED)를 3개() 선택하고, 계속하여 변조 율이 5인 피드백신호를 4개(), 변조 율이 8인 피드백신호를 3개(), 변조 율이 5인 피드백신호를 3개(), 변조 율이 3인 피드백신호를 4개()를 선택하며, 마지막으로 변조 율이 0(ZERO)인 피드백신호를 3개() 선택한다. 변조주파수의 하나의 주기동안에는 총 20개의 피드백신호가 포함된다.

이하 변조 율에 대하여 설명한다.

변조 율(3dt)을 가지는 3개의 피드백신호가 최초로 선택된다. 두 번째 선택된 4개의 피드백신호의 변조 율(5dt)은 최초로 선택된 3개의 피드백신호의 변조 율(3dt)에 비하여 2dt 늘어났다. 세 번째 선택된 3개의 피드백신호의 변조 율(8dt)은 두 번째 선택된 4개의 피드백신호의 변조 율(5dt)에 비하여 3dt 늘어났다.

네 번째 선택된 3개의 피드백신호의 변조 율(5dt)은 세 번째 선택된 3개의 피드백신호의 변조 율(8dt)에 비하여 3dt 줄어든다. 다섯 번째 선택된 4개의 피드백신호의 변조 율(3dt)은 네 번째 선택된 피드백신호의 변조 율(5dt)에 비하여 2dt 줄어든다. 여섯 번째 선택된 3개의 피드백신호의 변조 율(0dt)은 다섯 번째 선택된 4개의 피드백신호의 변조 율에 비하여 3dt가 줄어든다.

상술한 변조주파수의 한 주기에 대한 설명을 확장시키면, 톱니 파(또는 삼각 파) 모양의 변조신호 프로파일을 예상할 수 있다.

여기서, 제1오실레이션 신호(F-OSC1)를 중심으로, 변조되는 최소 주파수신호로부터 최대주파수신호의 비율이 변조 율을 나타내고, 최소주파수신호로부터 최대주파수신호로 커졌다 다시 작아지는 주기에 대한 것이 변조주파수를 의미하는 지수가 된다. 도 9와 같이 변조주파수 및 변조 율이 주어지고 스위칭제어신호(S-CON)가 16개인 경우, 기준주파수 신호(F-REF)를 4MHz라 가정하면, 변조 율은 2 MHz()이고, 변조주파수는 200 KHz()이 된다.

이렇게 최대 값과 최소 값으로 각각 나눈 것은 PLL의 응답특성에 의하여 변조신호 프로파일이 왜곡되는 것을 방지하기 위함이다.

도 11은 본 발명의 다른 실시예에 따른 EMI 감소 PLL의 블록다이어그램이다.

도 12는 도 11의 변조 제어 블록을 나타내는 블록다이어그램이다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따르면, 본 발명에 따른 EMI 감소 PLL(1100)은 위상 검출 및 필터링부(1105), 전압 제어 발진부(1110), 위상 인터폴레이터(1115), 변조 제어 블록(1120) 및 메인 디바이더(1125)를 구비한다.

위상 검출 및 필터링부(1105)는 소정의 기준 주파수 신호(F_REF)의 위상과 소정의 피드백 신호(F_FEED)의 위상을 비교하고, 위상 차이에 응답하여 그 값이 변동하는 제어 전압(V_CON)을 발생한다.

전압 제어 발진부(1110)는 제어 전압(V_CON)에 응답하여 주파수가 변동되는 제 1 오실레이션(oscillation) 신호(F_OSC1) 및 제어 전압(V_CON)에 응답하여 주파수가 변동되는 제 1 내지 제 M 클럭 신호(MULTI_C1~MULTI_CM)를 발생한다.

위상 인터폴레이터(1115)는 제 1 내지 제 M 클럭 신호(MULTI_C1~MULTI_CM)를 수신하고 소정의 제 1 내지 제 N 스위칭 제어 신호(S_CON1~S_CONN)에 응답하여 제 1 내지 제 M 클럭 신호(MULTI_C1~MULTI_CM) 중 연속하는 2개의 클럭 신호의 위상 차를 세분화하며, 소정의 기본 지연 시간의 정수배의 주파수를 가지는 제 2 오실레이션 신호(F_OSC2)를 발생한다.

좀더 설명하면, 기본 지연 시간은 제 1 오실레이션 신호(F_OSC1)의 한 주기를 {2 }^{N } -1(N은 상기 스위칭 제어 신호의 개수 ) 으로 나눈 시간인 것을 특징으로 한다.

변조 제어 블록(1120)은 변조주파수(modulation frequency) 데이터(MFR), 변조율(modulation rate) 데이터(MRR), 변조 스텝 데이터(MSTEP), 피드백 신호(F_FEED) 및 제 2 오실레이션 신호(F_OSC2)를 수신하여 제 1 내지 제 N 스위칭 제어 신호(S_CON1~S_CONN)를 출력한다.

좀더 설명하면, 변조 제어 블록(1120)은 변조주파수 제어블록(1210) 및 변조율 제어블록(1220)을 구비한다.

변조 주파수 제어블록(1210)은 피드백 신호(F_FEED) 및 변조 주파수 데이터(MFR)에 응답하여 변조율이 증가되는지 감소되는 지를 선택하는 선택 신호(SEL_HL)를 출력한다. 변조율 제어블록(1220)은 피드백 신호(F_FEED), 변조율 데이터(MRR), 제 2 오실레이션 신호(F_OSC2), 변조 스텝 데이터(MSTEP) 및 선택 신호(SEL_HL)에 응답하여 제 1 내지 제 N 스위칭 제어 신호(S_CON1~S_CONN)를 출력한다.

메인 디바이더(1125)는 제 2 오실레이션 신호(F_OSC2)를 수신하여 제 1 오실레이션 신호(F_OSC1)의 주파수가 증가 또는 감소되는 것을 지시하는 피드백 신호(F_FEED)를 출력한다.

PLL(1100)은 프리 디바이더(1130) 및 포스트 디바이더(1135)를 더 구비한다.

프리 디바이더(1130)는 입력 신호(FIN)를 소정의 값으로 분주 시킨 기준 주파수 신호(F_REF)를 출력한다. 포스트 디바이더(1135)는 제 1 오실레이션 신호(F_OSC1)를 수신하여 소정의 값으로 분주 시킨 신호를 출력한다.

이하, 도 11 및 도 12를 참조하여 본 발명의 다른 실시예에 따른 EMI 감소 PLL의 동작이 상세히 설명된다.

본 발명의 다른 실시예에 따른 EMI 감소 PLL(1100)은 위상 인터폴레이터(1115)의 기능을 이용함으로써 비교적 높은 주파수를 가지는 기준 주파수 신호(F_REF)를 사용할 수 있다. 따라서 PLL의 지터(jitter) 특성을 개선할 수 있다.

즉, 위상 인터폴레이터(1115)는 전압 제어 발진부(1110)에서 출력되는 제 1 내지 제 M 클럭 신호(MULTI_C1~MULTI_CM)중 연속되는 두 개의 클럭 신호의 위상 차이를 더욱 세분화한다. 그러면 변조율(Modulation Rate)이 동일하다는 조건 하에서 변조 스텝의 개수가 더욱 증가될 수 있으므로 PLL이 원하는 주파수 특성을 얻기 위한 넓은 대역폭(bandwidth)의 설정이 가능하다.

예를 들어, 변조율(Modulation Rate)을 0.5%로 설정한다고 하자. 즉, 출력 주파수가 100 Mhz일 경우 변조율(Modulation Rate)은 0.5Mhz 가 된다. 전압 제어 발진부(1110)가 16개의 클럭 신호만을 발생한다면 0.5Mhz의 변조율이 발생되기 위하여 다음과 같은 관계가 성립된다.

1 Mhz(기준 주파수 신호(F_REF)) * 8/16 = 0.5 Mhz

2 Mhz(기준 주파수 신호(F_REF)) * 4/16 = 0.5 Mhz

4 Mhz(기준 주파수 신호(F_REF)) * 2/16 = 0.5 Mhz

8 Mhz(기준 주파수 신호(F_REF)) * 1/16 = 0.5 Mhz

여기서 기준 주파수 신호(F_REF)가 높을수록 PLL의 지터 특성의 개선을 위하여 바람직하지만 기준 주파수 신호(F_REF)가 높아질수록 변조 스텝의 개수가 8, 4, 2, 1 로 줄어들므로 변조가 실패할 가능성이 커진다.

이 때, 위상 인터폴레이터(1115)를 이용하여 전압 제어 발진부(1110)의 각 클럭 신호 사이를 10개의 위상(phase)으로 세분화한다면 변조에 160개의 위상을 이용할 수 있다. 따라서 다음과 같은 관계가 성립된다.

4 Mhz(기준 주파수 신호(F_REF)) * 20/160 = 0.5 Mhz

8 Mhz(기준 주파수 신호(F_REF)) * 10/160 = 0.5 Mhz

16 Mhz(기준 주파수 신호(F_REF)) * 5/160 = 0.5 Mhz

비교적 높은 주파수를 가지는 기준 주파수 신호(F_REF)를 이용하면서도 변조 스텝의 개수도 위상 인터폴레이터(1115)를 사용하기 전보다 많이 증가되는 것을 알 수 있다. 즉, 다시 설명하면, 동일한 변조율을 가지는 PLL의 구현시 더 많은 변조 스텝이 있다면 더 높은 주파수를 가지는 기준 주파수 신호(F_REF)를 PLL의 입력으로 사용할 수 있다.

도 11의 PLL(1100)은 위상 인터폴레이터(1115)를 이용한다는 점 이외에는 도 4의 PLL의 동작과 유사하다. 따라서 차이점을 중심으로 설명한다.

위상 검출 및 필터링부(1105)는 기준 주파수 신호(F_REF)의 위상과 소정의 피드백 신호(F_FEED)의 위상을 비교하고, 위상 차이에 응답하여 그 값이 변동하는 제어 전압(V_CON)을 발생한다.

위상 검출 및 필터링부(1105)는 위상 동기 루프에 구비되는 위상 검출기 및 저역 통과 필터의 기능을 한다. 즉, 기준 주파수 신호(F_REF)의 위상과 피드백 신호(F_FEED)의 위상 차이를 검출하고 그 차이에 따라 전압 레벨이 증가 또는 감소하는 제어 전압(V_CON)을 발생한다.

전압 제어 발진부(1110)는 제어 전압(V_CON)에 응답하여 주파수가 변동되는 제 1 오실레이션 신호(F_OSC1) 및 제어 전압(V_CON)에 응답하여 주파수가 변동되는 제 1 내지 제 M 클럭 신호(MULTI_C1~MULTI_CM)를 발생한다.

전압 제어 발진부(1110)는 링 오실레이터(미도시)를 구비한다. 링 오실레이터는 서로 다른 위상을 가지는 복수개의 출력을 발생시킬 수 있다. 그러한 복수개의 출력들 중 하나 제어 전압(V_CON)의 전압 레벨의 증가와 감소에 응답하여 주파수가 변동되는 제 1 오실레이션 신호(F_OSC1)이다. 그리고 나머지 복수개의 출력들이 제 1 내지 제 M 클럭 신호(MULTI_C1~MULTI_CM)로서 발생된다. 제 1 오실레이션 신호(F_OSC1)와 제 1 내지 제 M 클럭 신호(MULTI_C1~MULTI_CM)의 주기는 동일하다.

링 오실레이터의 동작은 본 발명의 기술분야에서 통상의 지식을 가진 자라면 쉽게 이해할 수 있으므로 전압 제어 발진부(1110)의 상세한 동작에 대한 설명은 생략한다.

위상 인터폴레이터(1115)는 제 1 내지 제 M 클럭 신호(MULTI_C1~MULTI_CM)를 수신하고 소정의 제 1 내지 제 N 스위칭 제어 신호(S_CON1~S_CONN)에 응답하여 제 1 내지 제 M 클럭 신호(MULTI_C1~MULTI_CM) 중 연속하는 2개의 클럭 신호의 위상 차를 세분화하며, 소정의 기본 지연 시간의 정수배의 주파수를 가지는 제 2 오실레이션 신호(F_OSC2)를 발생한다. 기본 지연 시간은 제 1 오실레이션 신호(F_OSC1)의 한 주기를 {2 }^{N } -1(N은 상기 스위칭 제어 신호의 개수 ) 으로 나눈 시간이다. 위상 인터폴레이터(1115)의 동작은 후술된다.

변조 제어 블록(1120)은 변조 주파수(modulation frequency) 데이터(MFR), 변조율(modulation rate) 데이터(MRR), 변조 스텝 데이터(MSTEP), 피드백 신호(F_FEED) 및 제 2 오실레이션 신호(F_OSC2)를 수신하여 제 1 내지 제 N 스위칭 제어 신호(S_CON1~S_CONN)를 출력한다. 변조 주파수(modulation frequency) 데이터(MFR), 변조율(modulation rate) 데이터(MRR), 변조 스텝 데이터(MSTEP)는 외부에서 직접 입력되거나 또는 레지스터(미도시)에 저장되어 있다.

좀더 설명하면, 변조 제어 블록(1120)은 변조주파수 제어블록(1210) 및 변조율 제어블록(1220)을 구비한다. 변조 주파수 제어블록(1210)은 피드백 신호(F_FEED) 및 변조 주파수 데이터(MFR)에 응답하여 변조율이 증가되는지 감소되는 지를 선택하는 선택 신호(SEL_HL)를 출력한다.

변조율 제어블록(1220)은 피드백 신호(F_FEED), 변조율 데이터(MRR), 제 2 오실레이션 신호(F_OSC2), 변조 스텝 데이터(MSTEP) 및 선택 신호(SEL_HL)에 응답하여 제 1 내지 제 N 스위칭 제어 신호(S_CON1~S_CONN)를 출력한다. 변조 제어 블록(1120)의 상세한 동작은 후술된다.

메인 디바이더(1125)는 제 2 오실레이션 신호(F_OSC2)를 수신하여 제 1 오실레이션 신호(F_OSC1)의 주파수가 증가 또는 감소되는 것을 지시하는 피드백 신호(F_FEED)를 출력한다. 메인 디바이더(1125)는 도 4의 메인 디바이더(407)와 동일한 동작을 한다. 따라서 상세한 설명은 생략된다.

프리 디바이더(1130)는 입력 신호(FIN)를 소정의 값으로 분주 시킨 기준 주파수 신호(F_REF)를 출력한다. 포스트 디바이더(1135)는 제 1 오실레이션 신호(F_OSC1)를 수신하여 소정의 값으로 분주 시킨 신호를 출력한다. 프리 디바이더(1130) 및 포스트 디바이더(1135)는 모두 도 4의 프리 디바이더(401) 및 포스트 디바이더(411)와 동일한 동작을 한다. 따라서 상세한 설명은 생략된다.

도 13은 도 11의 제 1 내지 제 M 클럭 신호 및 제 2 오실레이션 신호의 파형도이다.

M이 4라고 가정한다. 즉, 4개의 클럭 신호(MULTI_C1, MULTI_C2, MULTI_C3, MULTI_C4)가 전압 제어 발진부(1110)로부터 출력된다고 가정한다. 4개의 클럭 신호(MULTI_C1, MULTI_C2, MULTI_C3, MULTI_C4)는 동일한 주기를 가진다.

위상 인터폴레이터(1115)는 제 1 내지 제 N 스위칭 제어 신호(S_CON1~S_CONN)에 응답하여 연속하는 2개의 클럭 신호, 예를 들어 제 1 클럭 신호(S_CON1) 와 제 2 클럭 신호(S_CON2) 의 위상 차이를 더욱 세밀하게 나누어 복수개의 신호를 발생한다. 복수개의 신호 중 하나가 제 2 오실레이션 신호(F_OSC2)로서 발생된다.

제 1 클럭 신호(MULTI_C1) 와 제 2 클럭 신호(MULTI_C2)의 위상 차이를 더욱 세밀하게 나누어 발생된 복수개의 신호의 개수는 스위칭 제어 신호(S_CON)의 개수에 따라 결정된다. 스위칭 제어 신호(S_CON)의 개수가 N 개라면 복수개의 신호의 개수는 {2 }^{N } -1 개 까지 가능하다.

따라서 기본 지연 시간(1dt)은,

<수식 1>

T_CLOCK/( {2 }^{N } -1) 이 된다.

여기서, T_CLOCK는 전압 제어 발진부(1110)에서 출력되는 클럭 신호의 주기이다.

도 14는 도 11의 제 1 및 제 2 오실레이션 신호, 기준 주파수 신호 및 피드백 신호를 나타내는 파형도이다.

위상 검출 및 필터링부(1105)는 기준 주파수 신호(F_REF)의 위상과 피드백 신호(F_FEED)의 위상의 차이에 대응되는 제어 전압(V_CON)을 발생시킨다. 전압 제어 발진부(1110)는 제어 전압(V_CON)의 전압 레벨의 증가와 감소에 응답하여 제 1 오실레이션 신호(F_OSC1)를 발생시킨다. 제어 전압(V_CON)이 증가 또는 감소되면 제 1 오실레이션 신호(F_OSC1)의 주파수가 증가되거나 감소된다.

제 2 오실레이션 신호(F_OSC2)는 전압 제어 발진부(1110)에서 발생되는 제 1 내지 제 M 클럭 신호(MULTI_C1~MULTI_CM)와 변조 제어 블록(1120)에서 발생되는 제 1 내지 제 N 스위칭 제어 신호(S_CON1~S_CONN)에 응답하여 위상 인터폴레이터(1115)로부터 발생된다. 제 2 오실레이션 신호(F_OSC2)는 앞서 설명된 기본 지연 시간(1dt)의 정수배 씩 지연될 수 있다.

메인 디바이더(1125)는 제 2 오실레이션 신호(F_OSC2)에 응답하여 피드백 신호(F_FEED)를 발생시킨다. 메인 디바이더(1125)는 제 2 오실레이션 신호(F_OSC2)가 지연되는 정도에 따라 피드백 신호(F_FEED)를 지연시키거나 빠르게 한다. 그러면 피드백 신호(F_FEED)는 기준 주파수 신호(F_REF)와 비교되고 제 1 오실레이션 신호(F_OSC1)의 주파수를 증가시키거나 감소시킨다.

도 14를 참고하면, 기준 주파수 신호(F_REF)와 피드백 신호(F_FEED)가 비교되고 부터 다시 한번 비교되는 시간 동안에(ⅰ), 제 2 오실레이션 신호(F_OSC2)는 먼저 기본 지연 시간(1dt)의 1배만큼 지연되고(ⅱ), 다시 한번 기본 지연 시간(1dt)의 1배만큼 지연된다(ⅲ). 결국, 제 2 오실레이션 신호(F_OSC2)는 제 1 오실레이션 신호(F_OSC1)에 비하여 기본 지연 시간(1dt)의 2배만큼 지연되는 것을 알 수 있다.

그러면, 제 2 오실레이션 신호(F_OSC2)에 응답하는 피드백 신호(F_FEED)는 기준 주파수 신호(F_REF)에 대하여 기본 지연 시간(1dt)의 2배만큼 지연된다. 피드백 신호(F_FEED)의 지연은 제 1 오실레이션 신호(F_OSC1)의 주파수를 증가시키도록 제어 전압(V_CON)을 제어한다.

도 15는 변조 주파수 데이터, 변조율 데이터 및 변조 스텝 데이터의 설정을 나타내는 도면이다.

도 16은 제 2 오실레이션 신호의 변조량을 나타내는 도면이다.

변조 주파수 데이터(MFR), 변조율 데이터(MRR) 및 변조 스텝 데이터(MSTEP)는 레지스터(미도시)에 저장되어 있다. 변조 주파수 데이터(MFR)로부터 변조 주파수를 알 수 있다. 변조 주파수 데이터(MFR)가 32이므로 변조 주파수는 1/(T_F_REF * 32)이다. 여기서, T_F_REF는 기준 주파수 신호(F_REF)의 주기이다.

변조 스텝 데이터(MSTEP)는 최대 값(MSTEPMAX)과 최소 값(MSTEPMIN)이 모두 2를 지시하고 있다. 이것은 기준 주파수 신호(F_REF)의 클럭이 2번 발생될 때마다 변조율을 변경하는 것을 의미한다. 만일 변조 스텝 데이터(MSTEP)의 최대 값(MSTEPMAX)이 3이고, 최소 값(MSTEPMIN)이 2라면, 기준 주파수 신호(F_REF)의 클럭이 3번 발생되면 변조율을 변경하고, 다시 기준 주파수 신호(F_REF)의 클럭이 2번 발생되면 변조율을 변경한다는 의미이다.

변조율 데이터(MRR)는 최대 값(MRMAX)이 2이고 최소 값(MRMIN)이 1이다. 이것은 처음 변조율을 변경할 때는 2dt(여기서, 1dt는 기본 지연 시간이다.) 만큼 변경하고, 다음 번에 변조율을 변경할 경우에는 1dt 만큼 변경하고 다시 변조율을 변경할 때는 2dt 만큼 변경하는 것을 반복하는 것을 의미한다.

도 16을 참조하면, 처음 기준 주파수 신호(F_REF)의 클럭이 2번 발생되면 2dt만큼 변조시키고, 두번째 기준 주파수 신호(F_REF)의 클럭이 2번 발생되면 2dt + 1dt 만큼 변조시키고, 세 번째 기준 주파수 신호(F_REF)의 클럭이 2번 발생되면 2dt + 1dt + 2dt 만큼 변조시키고, 네 번째 기준 주파수 신호(F_REF)의 클럭이 2번 발생되면 2dt + 1dt +2dt +1dt 만큼 변조시킨다.

최대 변조율은 도 16에서 알 수 있듯이 11dt이다. 위상 인터폴레이터(1115)가 N 개의 스위칭 제어 신호(S_CON)에 의하여 {2 }^{N } -1 개의 기본 지연 시간의 정수배의 위상차이를 가지는 신호를 발생할 수 있다면, 도 16의 변조된 주파수 량은,

<수식 2>

기준 주파수 신호(F_REF) * 11/ ( {2 }^{N } -1)

가 된다.

수식 2에서 알 수 있듯이, 변조된 주파수 량을 작게 하려면, 기준 주파수 신호(F_REF)의 주파수를 낮추거나 ( {2 }^{N } -1)의 값을 증가시켜야 한다. 그러나 일반적으로, 기준 주파수 신호(F_REF)의 주파수는 높을수록 PLL의 대역폭(bandwidth)을 자유롭게 설정할 수 있고, 출력 신호(F_OUT)의 잡음 성분도 줄일 수 있다. 따라서, ( {2 }^{N } -1)의 값을 증가시켜야 한다.

도 16의 변조 파형은 하나의 예시일 뿐이며, 변조 효과를 최대화하기 위해서는 변조 스텝 데이터(MSTEP)의 최대 값(MSTEPMAX)과 최소 값(MSTEPMIN)을 최소치로 설정하여야 한다. 도 16의 예에서는 변조 스텝 데이터(MSTEP)의 최대 값(MSTEPMAX)과 최소 값(MSTEPMIN)을 1로 설정하면 변조 효과를 최대화할 수 있다.

이 경우, 변조 주파수의 한 주기(1/(T_F_REF * 32)를 의미한다.) 동안 최소한 16개의 서로 다른 위상을 가지는 신호가 필요하다. 따라서 위상 인터폴레이터(1115)는 16개 이상의 신호를 발생해야 한다.

이를 위하여, 스위칭 제어 신호(S_CON)의 수는 ( {2 }^{N } -1) > 16 의 식으로부터 N은 최소 5 이상이 된다. 만일 위상 인터폴레이터(1115)를 이용하지 아니하고 전압 제어 발진부(1110)가 직접 16개의 서로 다른 위상을 가지는 신호를 발생시키도록 한다면, 전압 제어 발진부(1110)에 8개의 차동 증폭기가 필요하게 된다. 차동 증폭기의 개수의 증가는 과도한 전력 소모를 가져오며 또한 PLL의 대역폭(bandwidth) 설정에도 제한이 된다.

앞에서 설명한 것은 하나의 예시이며, 위상 인터폴레이터(1115)의 기법에 따라 더 많은 위상 차이를 이용하는 변조 방법이 사용될 수 있다. 즉, 본 발명은 PLL의 피드백 경로에 위상 인터폴레이터(1115)를 사용하는 모든 방법을 포함할 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이, 본 발명에 따른 EMI 감소 PLL은, EMI를 줄일 수 있을 뿐만 아니라 ROM을 사용하지 않으므로 레이아웃 면적이 상대적으로 줄어들 수 있으며, 넓은 대역의 주파수를 얻을 수 있는 장점이 있다. 또한 VCO의 출력신호에 대한 위상 차이를 논리회로로 제어하기 때문에 공정변화에 따라 비례하여 변하지 않는 장점이 있다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 4는 본 발명에 따른 EMI 감소 PLL의 블록다이어그램이다.

도 6은 도 4에 도시된 VCO의 내부 블록다이어그램이다.

도 9는 변조주파수 및 변조 율에 대한 데이터 비트이다.

Claims

입력신호를 분주하여 소정의 값으로 분주 시킨 기준주파수신호를 출력하는 프리 디바이더(pre-divider);

상기 기준주파수신호 및 소정의 피드백신호를 수신하고, 상기 기준주파수신호 및 상기 피드백신호 사이의 위상 차이에 대응되는 신호를 발생시키며, 상기 대응되는 신호를 소정의 과정으로 처리한 제어전압을 출력하는 위상검출기;

상기 제어전압 및 소정의 복수 개의 스위칭제어신호를 수신하고, 한편으로는 상기 제어전압에 따라 소정의 주파수를 가지는 제1오실레이션(oscillation) 신호를 출력하며, 다른 한편으로는 상기 복수 개의 스위칭제어신호에 따라 상기 제1오실레이션 신호에 대하여 기본지연시간의 정수배가 되는 제2오실레이션 신호를 출력하는 VCO;

상기 제2오실레이션 신호를 수신하여 상기 제1오실레이션 신호의 주파수가 증가 또는 감소되는 것을 지시하는 상기 피드백신호를 출력하는 메인 디바이더(main divider);

변조주파수(modulation frequency) 데이터, 변조율(modulation rate) 데이터, 상기 피드백신호 및 상기 제2오실레이션 신호를 수신하여 상기 복수 개의 스위칭제어신호를 출력하는 변조제어블록; 및

상기 제1오실레이션 신호를 수신하여 소정의 값으로 분주 시킨 신호를 출력하는 포스트 디바이더(post divider)를 구비하는 것을 특징으로 하는 EMI 감소 PLL.
제1항에 있어서, 상기 기본지연시간은,

상기 제1오실레이션 신호의 한 주기를 상기 복수 개의 제어신호의 수로 나눈 시간인 것을 특징으로 하는 EMI 감소 PLL.
제1항에 있어서, 상기 위상검출기에서의 소정의 과정은,

상기 대응되는 신호에 대한 전하 펌핑(charge pumping) 및 루프 필터링(loop filtering) 과정인 것을 특징으로 하는 EMI 감소 PLL.
제1항에 있어서, 상기 변조제어블록은,

상기 피드백신호, 상기 변조주파수 데이터 및 소정의 선택신호에 응답하여 제1변조신호를 출력하는 변조주파수 제어블록;

상기 피드백신호, 상기 변조율 데이터 및 상기 변조주파수신호에 응답하여 상기 선택신호 및 제2변조신호를 출력하는 변조율 제어블록; 및

상기 피드백신호, 상기 제2오실레이션 신호 및 상기 제2변조신호에 응답하여 상기 스위칭제어신호를 복수 개 출력하는 결정블록을 구비하는 것을 특징으로 하는 EMI 감소 PLL.
제1항에 있어서, 상기 VCO(405)는,

상기 제어전압에 따라 상기 제1오실레이션 신호 및 상기 제1오실레이션 신호의 한 주기를 상기 복수 개의 스위칭제어신호의 수로 나눈 시간만큼 지연되거나 앞서는 복수 개의 변조 오실레이션신호를 출력하는 링 오실레이터;

상기 복수 개의 변조 오실레이션신호를 각각 저장하는 복수 개의 레지스터를 구비하는 레지스터블록;

상기 복수 개의 스위칭제어신호에 따라 상기 레지스터블록에 저장된 복수 개의 변조 오실레이션신호들 중에서 하나를 선택하여 스위칭하는 복수 개의 스위치들; 및

상기 복수 개의 스위치들 중에서 선택된 하나의 스위치를 통하여 출력되는 신호를 버퍼링하여 출력하는 출력버퍼를 구비하는 것을 특징으로 하는 EMI 감소 PLL.
입력신호를 수신하여 기준주파수신호를 생성시키며, 상기 기준주파수신호 및 내부에서 발생되는 소정의 피드백신호의 위상 차이에 해당하는 제어전압을 발생시키고, 상기 제어전압에 따라 제 1 오실레이션 신호를 발생시키고, 소정의 스위칭제어신호에 따라 상기 제 1 오실레이션 신호에 대하여 기본지연시간의 정수배가 되는 제 2 오실레이션 신호를 발생시키는 클록 제너레이터 블록(clock generator block); 및

변조주파수(modulation frequency) 데이터, 변조율(modulation rate) 데이터, 상기 피드백신호 및 상기 제 2 오실레이션 신호를 수신하여 상기 복수 개의 스위칭제어신호를 출력하는 변조제어블록을 구비하는 것을 특징으로 하는 EMI 감소 PLL.
제6항에 있어서, 상기 기본지연시간은,

상기 제 1 오실레이션 신호의 한 주기를 상기 복수 개의 제어신호의 수로 나눈 시간인 것을 특징으로 하는 EMI 감소 PLL.
제6항에 있어서, 상기 변조제어블록은,

상기 피드백신호, 상기 변조주파수 데이터 및 소정의 선택신호에 응답하여 제1변조신호를 출력하는 변조주파수 제어블록;

상기 피드백신호, 상기 변조 율 데이터 및 상기 변조주파수신호에 응답하여 상기 선택신호 및 제2변조신호를 출력하는 변조 율 제어블록; 및

상기 피드백신호, 상기 제 2 오실레이션 신호 및 상기 제 2 변조신호에 응답하여 상기 스위칭제어신호를 복수 개 출력하는 결정블록을 구비하는 것을 특징으로 하는 EMI 감소 PLL.
제6항에 있어서, 상기 클록 제너레이터 블록은,

상기 제어전압에 따라 상기 제1오실레이션 신호 및 상기 제1오실레이션 신호의 한 주기를 상기 복수 개의 스위칭제어신호의 수로 나눈 시간만큼 지연되거나 앞서는 복수 개의 변조 오실레이션신호를 출력하는 링 오실레이터;

상기 복수 개의 변조 오실레이션신호를 각각 저장하는 복수 개의 레지스터를 구비하는 레지스터블록;

상기 복수 개의 스위칭제어신호에 따라 상기 레지스터블록에 저장된 복수 개의 변조 오실레이션신호들 중에서 하나를 선택하여 스위칭하는 복수 개의 스위치들; 및

상기 복수 개의 스위치들 중에서 선택된 하나의 스위치를 통하여 출력되는 신호를 버퍼링하여 출력하는 출력버퍼를 구비하는 것을 특징으로 하는 EMI 감소 PLL.
소정의 기준 주파수 신호의 위상과 소정의 피드백 신호의 위상을 비교하고, 상기 위상 차이에 응답하여 그 값이 변동하는 제어 전압을 발생하는 위상 검출 및 필터링부 ;

상기 제어 전압에 응답하여 주파수가 변동되는 제 1 오실레이션(oscillation) 신호 및 상기 제어 전압에 응답하여 주파수가 변동되는 제 1 내지 제 M 클럭 신호를 발생하는 전압 제어 발진부 ;

상기 제 1 내지 제 M 클럭 신호를 수신하고 소정의 제 1 내지 제 N 스위칭 제어 신호에 응답하여 상기 제 1 내지 제 M 클럭 신호 중 연속하는 2개의 클럭 신호의 위상 차를 세분화하며, 소정의 기본 지연 시간의 정수배의 주파수를 가지는 제 2 오실레이션 신호를 발생하는 위상 인터폴레이터(phase interpolator) ;

변조주파수(modulation frequency) 데이터, 변조율(modulation rate) 데이터, 변조 스텝 데이터, 상기 피드백 신호 및 상기 제 2 오실레이션 신호를 수신하여 상기 제 1 내지 제 N 스위칭 제어 신호를 출력하는 변조 제어 블록; 및

상기 제 2 오실레이션 신호를 수신하여 상기 제 1 오실레이션 신호의 주파수가 증가 또는 감소되는 것을 지시하는 상기 피드백 신호를 출력하는 메인 디바이더(main divider)를 구비하는 것을 특징으로 하는 EMI 감소 PLL.
제 10항에 있어서, 상기 기본 지연 시간은,

상기 제 1 오실레이션 신호의 한 주기를 {2 }^{N } -1(N은 상기 스위칭 제어 신호의 개수 )으로 나눈 시간인 것을 특징으로 하는 EMI 감소 PLL.
제 10항에 있어서, 상기 PLL은,

입력 신호를 소정의 값으로 분주 시킨 상기 기준 주파수 신호를 출력하는 프리 디바이더(pre-divider) ; 및

상기 제 1 오실레이션 신호를 수신하여 소정의 값으로 분주 시킨 신호를 출력하는 포스트 디바이더(post divider)를 더 구비하는 것을 특징으로 하는 EMI 감소 PLL.
제 10항에 있어서, 상기 변조 제어 블록은,

상기 피드백 신호 및 상기 변조 주파수 데이터에 응답하여 변조율이 증가되는 지 감소되는 지를 선택하는 선택 신호를 출력하는 변조주파수 제어블록; 및

상기 피드백신호, 상기 변조율 데이터, 상기 제 2 오실레이션 신호, 상기 변조 스텝 데이터 및 상기 선택 신호에 응답하여 상기 제 1 내지 제 N 스위칭 제어 신호를 출력하는 변조율 제어블록을 구비하는 것을 특징으로 하는 EMI 감소 PLL.