KR970002435Y1 - 피엘엘 회로 - Google Patents
피엘엘 회로 Download PDFInfo
- Publication number
- KR970002435Y1 KR970002435Y1 KR2019940032701U KR19940032701U KR970002435Y1 KR 970002435 Y1 KR970002435 Y1 KR 970002435Y1 KR 2019940032701 U KR2019940032701 U KR 2019940032701U KR 19940032701 U KR19940032701 U KR 19940032701U KR 970002435 Y1 KR970002435 Y1 KR 970002435Y1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- frequency
- output
- voltage
- oscillation frequency
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
내용없음
Description
제1도는 종래 피엘엘 회로의 블럭도.
제2도는 본 고안 피엘엘 회로의 블럭도.
제3도는 저역통과 필터의 회로도.
제4도의 (a)내지 (d)는 제3도에 있어서, 입/출력 파형도.
제5도는 전압제어발진기의 회로도.
제6도는 신호선택부의 회로도.
* 도면의 주요부분에 대한 부호의 설명
100 : 위상검출부 200 : 저역통과 필터
300 : 신호 선택부 400 : 주파수선택부
500 : 전압제어발진기
본 고안은 피엘엘(PLL : Phase Locked Loop)에 관한 것으로, 특히 여러 가지의 고주파수를 만들 수 있도록 하여 원하는 주파수로 동작할 수 있도록 하는데 적당하도록 한 피엘엘회로에 관한 것이다.
제1도는 종래 피엘엘 회로의 블록도로서, 이에 도시된 바와같이 기준클럭(CLK)과 궤환신호(Sf)의 위상차를 검출하는 위상검출부(1)와, 상기 위상검출부(1)의 출력신호에 따라 일정한 발진주파수가 되도록 하기 위한 아날로그 신호를 출력하는 저역통과필터(2)와, 상기 저역통과필터(2)의 출력신호에 따라 발진주파수를 달리하여 출력함과 아울러 상기 위상검출부(1)에 궤환 시키는 전압제어발진기(VCO)(3)로 구성된다.
이와같이 구성된 종래 회로의 작용에 관하여 설명하면 다음과 같다.
전압제어발진기(3)에서 발진주파수가 출력되면 이는 출력단자(Fout)를 통해 출력됨과 아울러 위상검출부(1)에 궤환된다.
상기 위상검출부(1)는 궤한된 신호(Sf)를 기준클럭(CLK)과 비교하여 그 위상차를 검출하여 출력한다.
이에 따라 상기 위상검출부(1)의 출력신호를 입력받는 저역통과필터(2)의 출력전압이 변하게 되고, 그 저역통과필터(2)의 출력신호를 입력받는 전압제어발진기(3)의 발진주파수가 변하게 된다.
이상에서 설명한 바와같이 종래의 회로는 한 시스템에서 여러개의 고주파수를 쓰는 경우에는, 각각의 주파수마다 종래회로를 만들어 주어야 하기 때문에 칩의 크기를 증가시키고, 또한 칩을 테스트할 때 주파수를 바꿔가며 할 수 없는 문제점이 있었다.
본 고안은 이러한 종래의 문제점을 해결하기 위해 다수의 주파수를 선택하여 출력할 수 있는 피엘엘 회로를 안출한 것이다.
제2도는 본 고안 피엘엘 회로의 블록도로서, 이에 도시한 바와 같이 궤환된 신호(Sf)를 기준클럭(CLK)과 비교하여 그 위상차를 검출하여 출력하는 위상검출부(100)와, 상기 위상검출부(100)의 출력전압에 따라 일정한 발진주파수가 출력되도록 조정된 아날로그 신호를 출력하는 저역통과필터(200)와, 원하는 발진주파수를 선택하기 위한 신호 선택부(300)와, 상기 저역통과필터(200)의 출력신호를 상기 신호 선택부(300)에 의해 선택된 주파수에 맞는 전압으로 조정하여 출력하는 주파수선택부(400)와, 상기 주파수선택부(400)의 출력신호에 따른 발진주파수를 출력함과 아울러 상기 위상검출부(100)에 궤환 시키는 전압제어발진기(500)로 구성한다.
이와같이 구성한 본 고안의 작용 및 효과에 관하여 첨부한 제3도 내지 제6도를 참조하여 설명하면 다음과 같다.
위상검출부(100)는 궤환된 신호(Sf)를 기준클럭(CLK)과 비교하여 그위상차에 따른 신호(in)를 제3도에 도시한 바와같이 구성된 저역통과필터(200)의 피모스트랜지스터(P3)과 엔모스트랜지스터(M4)의 게이트단자에 출력한다.
이에 따라 저역통과필터(200)는 입력된 신호(in)에 따른 아날로그신호를 출력하는데, 예를 들어 제4도의 (a)에 도시한 바와같이 발진주파수가 빠른 경우의 신호가 입력되면 제4도의 (b)에 도시한 바와같이 발진주파수를 느리게 하기 위한 아날로그 신호를 출력한다.
반대로 제4도의 (c)에 도시한 바와같이 발진주파수가 느린 경우의 신호가 입력되면 제4도의 (d)에 도시한 바와같이 발진주파수를 빠르게 하기 위한 아날로그 신호를 출력한다.
이때, 사용자는 신호선택부(300)를 통해 원하는 주파수를 선택할 수 있는데, 제5도에 도시한 바와같이 사용자가 선택한 신호는 신호선택부(300)에 의해 디코딩되어 주파수선택부(400)에 입력된다.
상기 저역통과필터(200)의 출력신호를 입력받은 주파수선택부(400)는 상기 신호선택부(300)로부터 주파수선택 신호가 없으면 상기 저역통과필터(200)의 출력신호를 그대로 출력하고, 신호선택부(300)로부터 주파수선택 신호가 있으면 저역통과필터(200)의 출력전압을 선택된 주파수에 따른 전압으로 조정하여 출력한다.
상기 주파수선택부(400)의 출력은 제5도에 도시한 바와같이 구성된 전압제어발진기(500)의 피모스트랜지스터(P1)의 게티트단자에 입력되는데, 전압제어발진기(500)는 이 입력되는 전압의 크기에 따라 발진주파수를 달리하여 출력단자(Fout)를 통해 출력함과 아울어 상기 위상검출부(100)에 궤환시킨다.
이상에서 상세히 설명한 바와같이 본 고안은 하나의 피엘엘회로를 가지고 여러가지의 고주파수를 만들 수 있다. 그러므로 칩 제조시 각각의 주파수에 맞추어 만든 여러개의 피엘엘 회로보다 칩 사이즈가 작아지고, 또한 칩 테스트시 주파수를 변환시키며 테스트할 수 있는 효과가 있다.
Claims (1)
- 원하는 발진주파수를 선택하기 위한 신호선택부와, 궤환된 신화와 기준클럭과의 위상차를 출력하는 위상검출부의 출력신호에 따라 일정한 발진주파수가 출력되도록 조정된 아날로그신호를 출력하는 저역통과필터의 출력신호를 상기 신호선택부에서 선택된 주파수에 따른 전압으로 조정하여 출력하는 주파수선택부와, 상기 주파수선택부의 출력신호에 따른 발진주파수를 출력함과 아울러 상기 위상검출부에 궤환 시키는 전압제어발진기로 구성한 것을 특징으로 하는 피엘엘회로.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019940032701U KR970002435Y1 (ko) | 1994-12-02 | 1994-12-02 | 피엘엘 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019940032701U KR970002435Y1 (ko) | 1994-12-02 | 1994-12-02 | 피엘엘 회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960025902U KR960025902U (ko) | 1996-07-22 |
KR970002435Y1 true KR970002435Y1 (ko) | 1997-03-24 |
Family
ID=19400260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR2019940032701U KR970002435Y1 (ko) | 1994-12-02 | 1994-12-02 | 피엘엘 회로 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR970002435Y1 (ko) |
-
1994
- 1994-12-02 KR KR2019940032701U patent/KR970002435Y1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR960025902U (ko) | 1996-07-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6310498B1 (en) | Digital phase selection circuitry and method for reducing jitter | |
US6157694A (en) | Fractional frequency divider | |
US6259293B1 (en) | Delay circuitry, clock generating circuitry, and phase synchronization circuitry | |
US5757240A (en) | Low gain voltage-controlled oscillator | |
KR100305646B1 (ko) | 클럭보정회로 | |
KR960009965B1 (ko) | 주파수 배수 회로 | |
US5781056A (en) | Variable delay circuit | |
KR102268767B1 (ko) | 지연 회로 및 이를 포함하는 듀티 사이클 제어 장치 | |
US6181213B1 (en) | Phase-locked loop having a multi-phase voltage controlled oscillator | |
EP0661810A2 (en) | Fractional phase shift ring oscillator arrangement | |
US7227398B2 (en) | High resolution digital delay circuit for PLL and DLL | |
KR100862317B1 (ko) | 디지털 주파수 곱셈기, 및 출력 신호 생성 방법 | |
KR20090074412A (ko) | 분주회로 및 이를 이용한 위상 동기 루프 | |
US6466073B1 (en) | Method and circuitry for generating clock | |
JPH10242856A (ja) | 可変速度位相ロック・ループ・システムおよびその方法 | |
KR950022152A (ko) | 위상 고정 루프(pll)회로를 구비하는 신호 처리 장치 | |
US6160456A (en) | Phase-locked loop having adjustable delay elements | |
US7356111B1 (en) | Apparatus and method for fractional frequency division using multi-phase output VCO | |
US6967536B2 (en) | Phase-locked loop circuit reducing steady state phase error | |
KR20020081896A (ko) | 정밀한 위상 조절이 가능한 지연 동기 루프 및 위상 조절방법 | |
JP2006157927A (ja) | キャパシタンスを変化させる方法及び装置 | |
US20020041214A1 (en) | PLL circuit | |
KR970002435Y1 (ko) | 피엘엘 회로 | |
US7659785B2 (en) | Voltage controlled oscillator and PLL having the same | |
US6222401B1 (en) | Phase locked loop using gear shifting algorithm |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
REGI | Registration of establishment | ||
FPAY | Annual fee payment |
Payment date: 20050620 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |