JP2000209033A - 位相同期ル―プ回路及びそれを使用した周波数変調方法 - Google Patents

位相同期ル―プ回路及びそれを使用した周波数変調方法

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Abstract

(57)【要約】 【課題】 チップ面積を縮小することができ、変調条件
を容易に変更することができる位相同期ループ回路及び
それを使用した周波数変調方法を提供する。 【解決手段】 分周器１には、電圧制御発振器から出力
されたｎ個のパルス入力を与えられることにより１つの
パルスを出力するｎビットダウンカウンタ１１が設けら
れている。このｎビットダウンカウンタ１１には、２種
類のｎビットの分周率Ｎ0及びＮ1が入力されるｎ個のマ
ルチプレクサ１２が接続されている。更に、基準周波数
ｆrが入力されマルチプレクサ１２の制御信号ＰＳを発
生させる制御信号発生回路１３が設けられている。制御
信号発生回路１３には、制御信号ＰＳを決定するための
整数値Ｖを演算して出力する演算回路１４が接続されて
いる。演算回路には、三角波となる発振周波数の最大周
波数と最小周波数との差を決定する変調スケーリング信
号Ｄ及び三角波の周波数を決定する変調周波数信号Ｍが
入力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル機器にお
ける周波数変調に使用される位相同期ループ回路及びそ
れを使用した周波数変調方法に関し、特に、チップ面積
が縮小された位相同期ループ回路及びそれを使用した周
波数変調方法に関する。
【０００２】
【従来の技術】一般に、発振器の信号の位相を基準信号
の位相に一致追従させるために位相同期ループ回路（以
下、ＰＬＬ（phase-locked loop）という。）が使用さ
れている。このため、発振器から出力される信号の位相
は一定したものとなっている。しかし、このようなＰＬ
Ｌ回路において、近時、電磁妨害雑音（以下、ＥＭＩ
（electromagnetic interference）という。）による弊
害が指摘されている。
【０００３】そこで、ＰＬＬ回路において、発振周波数
を変動させ変調周波数を得ることにより、ＥＭＩを低減
することが開示されている（特開平９−２８９５２７号
公報、特開平６−２５０７５５号公報）。図９は従来の
ＰＬＬ回路を示すブロック図である。
【０００４】従来のＰＬＬ回路には、直列に接続された
位相比較器（ＰＦＤ）５２、チャージポンプ（ＣＰ）５
３、ローパスフィルタ（ＬＰＦ）５４及び電圧制御発振
器（ＶＣＯ）５５が設けられている。更に、電圧制御発
振器５５から出力された信号を分周するループカウンタ
５１が位相比較器５２の入力端に接続されている。この
ようにして、ループ回路が構成されている。位相比較器
５２は、基準周波数ｆ rとループカウンタ５１の出力パ
ルスの周波数との位相を比較しその位相差をチャージポ
ンプ５３に出力するものである。チャージポンプ５３
は、位相比較器５２からの信号に応じてローパスフィル
タ５４に設けられたキャパシタの電荷を充電又は放電さ
せるものである。ローパスフィルタ５４は、入力された
信号を分離して通過させるものである。電圧制御発振器
５５は、ローパスフィルタ５４からの出力電圧の変化に
関連付けて信号を発振するものである。
【０００５】また、ループカウンタ５１には、ロムテー
ブル（ＲＯＭ Ｔａｂｌｅ）５６が接続されており、こ
のロムテーブル５６には、アップダウン（ＵＰ／ＤＯＷ
Ｎ）カウンタ５７が接続されている。ロムテーブル５６
には、電圧制御発振器５５の出力信号を分周するための
分周率が予め記憶されている。また、アップダウンカウ
ンタ５７は、ループカウンタ５１の出力毎にロムテーブ
ル５７内のアドレスの指定を変化させるものである。
【０００６】このように構成された従来のＰＬＬ回路に
おいては、電圧制御発振器５５から出力された一定数の
パルス入力を与えられることによりループカウンタ５１
が１つのパルスを出力する。そして、その出力毎にアッ
プダウンカウンタ５７の値が変化し、ロムテーブル５６
内のアドレスを変化させる。従って、ループカウンタ５
１における分周率は、出力毎に変化することになる。こ
のため、このＰＬＬ回路から出力される信号の周波数も
出力毎に変化する。
【０００７】図１０は横軸に時間をとり、縦軸に発振周
波数をとって従来のＰＬＬ回路における出力信号の発振
周波数の変動を模式的に示すグラフ図である。例えば、
ロムテーブル５６から出力される分周率が、一定時間の
上昇と一定時間の下降とを繰り返すものである場合、図
１０に示すように、発振周波数が変動し、所謂三角波形
が得られる。このように、発振周波数が変動すれば、Ｅ
ＭＩによる弊害が抑制される。
【０００８】なお、図９に示すような構成はＵＳＰ−
５，４８８，６２７にも記載されている。
【０００９】
【発明が解決しようとする課題】しかしながら、前述の
ような従来のＰＬＬ回路には、ロムテーブルが必要であ
るため、チップ面積が大きくなるか、他の専用のチップ
が必要となるという問題点がある。また、変調条件を変
更する際には、ロムテーブルを変更する必要がある等、
変調周波数又はレンジの変更を容易に行うことができな
い。更に、ロムテーブルに所定の分周率を予め与えてお
く必要もある。
【００１０】ロムテーブルの替わりにラム（ＲＡＭ）を
使用することも考えられるが、この場合にも、チップ面
積の増大等の問題は解消されない。
【００１１】本発明はかかる問題点に鑑みてなされたも
のであって、チップ面積を縮小することができ、変調条
件を容易に変更することができる位相同期ループ回路及
びそれを使用した周波数変調方法を提供することを目的
とする。
【００１２】
【課題を解決するための手段】本発明に係る位相同期ル
ープ回路は、パルス信号を出力する発振器と、前記パル
ス信号を分周する分周器と、を有する位相同期ループ回
路において、前記分周器は、前記パルス信号の位相が基
準クロック信号のそれにロックされる前に分周率を切替
える分周率切替回路を有することを特徴とする。
【００１３】本発明においては、分周率切替回路によ
り、パルス信号の位相が基準クロック信号のそれにロッ
クされる前に分周率が切替えられるので、位相がロック
されるまで分周率が切替えられない場合よりも発振周波
数の変化を緩やかにすることが可能である。従って、発
振周波数を飽和する前に上昇又は下降させることができ
る。このため、ＲＯＭ等の記憶装置を使用することな
く、所謂三角波形が得られる。
【００１４】前記分周率切替回路は、２種以上の分周率
が供給されその中から１種の分周率を選択するマルチプ
レクサと、このマルチプレクサにおける分周率の選択順
序を制御する制御信号を前記基準クロック信号の周波数
に関連付けて発生する制御信号発生回路と、前記マルチ
プレクサにより選択された分周率に相当する数の前記パ
ルス信号が入力されると１のパルス信号を発生するカウ
ンタと、を有することができる。
【００１５】また、前記制御信号は、前記マルチプレク
サに第１の期間において第１の分周率のみを連続して選
択させ、第２の期間において第２の分周率のみを連続し
て選択させ、前記第１の期間と前記第２の期間との間に
設けられた第３の期間において前記第１の分周率及び前
記第２の分周率を混在させて選択させるものであっても
よい。
【００１６】更に、前記制御信号は、前記マルチプレク
サに前記第３の期間において前記第１の分周率及び前記
第２の分周率を交互に選択させるものであってもよい。
【００１７】本発明に係る周波数変調方法は、発振器か
ら出力されたパルス信号の位相が基準クロック信号のそ
れにロックされる前に分周率を切替える工程を有するこ
とを特徴とする。
【００１８】本発明においては、パルス信号の位相が基
準クロック信号のそれにロックされる前に分周率を切替
えるので、位相がロックされるまで分周率が切替えられ
ない場合よりも緩やかに発振周波数を変化させることが
可能である。従って、発振周波数を飽和する前に上昇又
は下降させることができる。このため、ＲＯＭ等の記憶
装置を使用することなく、所謂三角波形が得られる。
【００１９】前記分周率を切替える工程の前工程とし
て、前記パルス信号の位相が前記基準クロック信号のそ
れにロックされる前まで分周率を第１の分周率に固定す
る工程を有し、前記分周率を切替える工程の後工程とし
て、前記パルス信号の位相が前記基準クロック信号のそ
れにロックされる前まで分周率を第２の分周率に固定す
る工程を有し、前記分周率を切替える工程は、前記第１
の分周率及び前記第２の分周率を混在して切替える工程
であってもよい。
【００２０】また、前記分周率を切替える工程は、前記
第１の分周率及び前記第２の分周率を交互に切替える工
程であってもよい 更に、前記分周率を第１の分周率に固定する工程、前記
分周率を切替える工程、前記分周率を第２の分周率に固
定する工程及び前記分周率を切替える工程を繰り返すこ
とにより、前記パルス信号の周波数を段階的に変化させ
る工程を有することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施例に係る位相
同期ループ回路について、添付の図面を参照して具体的
に説明する。本実施例は、従来のＰＬＬ回路と同様に、
三角波形の発振周波数を出力することにより、ＥＭＩに
よる弊害を抑制するものである。図１は本発明の実施例
に係る位相同期ループ（ＰＬＬ）回路を示すブロック図
であり、図２は本発明の実施例におけるカウンタを示す
ブロック図である。
【００２２】本実施例に係るＰＬＬ回路には、直列に接
続された位相比較器（ＰＦＤ）２、チャージポンプ（Ｃ
Ｐ）３、ローパスフィルタ（ＬＰＦ）４及び電圧制御発
振器（ＶＣＯ）５が設けられている。更に、電圧制御発
振器５から出力された信号を分周する分周器１が位相比
較器２の入力端に接続されている。このようにして、ル
ープ回路が構成されている。位相比較器２は、基準周波
数ｆrと分周器１の出力パルスの周波数との位相を比較
しその位相差をチャージポンプ３に出力するものであ
る。チャージポンプ３は、位相比較器２からの信号に応
じてローパスフィルタ４に設けられたキャパシタの電荷
を充電又は放電させるものである。ローパスフィルタ４
は、入力された信号を分離して通過させるものである。
電圧制御発振器５は、ローパスフィルタ４からの出力電
圧の変化に関連付けてパルス信号を発振するものであ
る。
【００２３】また、分周器１には、電圧制御発振器５か
ら出力されたｎ個のパルス入力を与えられることにより
１つのパルスを出力するｎビットダウンカウンタ１１が
設けられている。このｎビットダウンカウンタ１１に
は、２種類のｎビットの分周率Ｎ0及びＮ1が入力される
ｎ個のマルチプレクサ１２が接続されている。更に、基
準周波数ｆrが入力されマルチプレクサ１２の制御信号
ＰＳを発生させる制御信号発生回路１３が設けられてい
る。例えば、制御信号ＰＳが０である場合にマルチプレ
クサ１２から分周率Ｎ0がｎビットダウンカウンタ１１
に出力され、制御信号ＰＳが１である場合にマルチプレ
クサ１２から分周率Ｎ1がｎビットダウンカウンタ１１
に出力される。分周率Ｎ0と分周率Ｎ1との差は、特に限
定されるものではなく、１又は２であってもよいし、他
の値であってもよい。
【００２４】更にまた、制御信号発生回路１３には、制
御信号ＰＳを決定するための整数値Ｖを演算して出力す
る演算回路１４が接続されている。演算回路には、三角
波となる発振周波数の最大周波数と最小周波数との差を
決定する変調スケーリング信号Ｄ及び三角波の周波数を
決定する変調周波数信号Ｍが入力される。なお、変調ス
ケーリング信号Ｄ及び変調周波数信号Ｍのビット数は特
に限定されるものではない。これらのｎビットダウンカ
ウンタ１１、マルチプレクサ１２、制御信号発生回路１
３及び演算回路１４から分周率切替回路が構成されてい
る。
【００２５】次に、整数値Ｖと制御信号ＰＳとの関係に
ついて説明する。図３（ａ）乃至（ｄ）は整数値Ｖと制
御信号ＰＳとの関係を示す模式図である。
【００２６】整数値Ｖが０である場合、図３（ａ）に示
すように、制御信号ＰＳは、連続した（ａ×Ｍ／２）個
の０と連続した（ａ×Ｍ／２）個の１とが交互に配列さ
れたものとなる。但し、ａは任意の正の偶数である。こ
のようにして得られた三角波形の周期は（ａ×Ｍ／
ｆr）となる。例えば、ａの値を４とすると、ａ＝１の
ときの１／４のクロック数Ｍで同一周期の三角波形を得
ることが可能となる。
【００２７】整数値Ｖが１である場合、図３（ｂ）に示
すように、制御信号ＰＳは、図３（ａ）の連続した０と
連続した１との境界において１個ずつの０と１とが入れ
替わった配列となる。
【００２８】整数値Ｖが２である場合、図３（ｃ）に示
すように、制御信号ＰＳは、図３（ａ）の連続した０と
連続した１との境界において、図３（ｂ）の配列から２
個ずつの０と１とが入れ替わった配列となる。
【００２９】そして、整数値Ｖが３である場合、図３
（ｄ）に示すように、制御信号ＰＳは、図３（ａ）の連
続した０と連続した１との境界において、図３（ｃ）の
配列から３個ずつの０と１とが入れ替わった配列とな
る。
【００３０】また、整数値Ｖが４以上となると、前述の
規則により図３（ａ）の連続した０と連続した１との境
界から順に整数値Ｖと同数の０と１とが入れ替わった配
列となる。
【００３１】なお、整数値Ｖの値は、変調周波数信号Ｍ
に関連付けて三角波が得られるように決定される。ま
た、変調スケーリング信号Ｄは、周波数レンジを変化さ
せるために、整数値Ｖの値を意図的に変化させるもので
ある。
【００３２】次に、分周器１の動作について説明する。
図４は分周器１の動作を説明するタイミングチャートで
ある。ここでは、変調スケーリング信号Ｄ及び変調周波
数信号Ｍに関連付けて整数値Ｖが決定され、制御信号Ｐ
Ｓが、…、０、１、０、１、１…と変化する時間域につ
いて説明する。
【００３３】制御信号ＰＳが０の際には、ｎビットダウ
ンカウンタ１１がＮ1をカウントしたときにパルスＮout
を出力する。基準周波数ｆrが制御信号発生回路１３に
入力され、制御信号発生回路１３が制御信号ＰＳ＝１を
マルチプレクサ１２に出力する。制御信号ＰＳが０から
１に変化する際に、マルチプレクサ１２からｎビットダ
ウンカウンタ１１にｎビットダウンカウンタに分周値Ｎ
0が出力され、ｎビットダウンカウンタ１１がＮ0個の出
力パルスのカウントを開始する。
【００３４】その後、ｎビットダウンカウンタ１１が電
圧制御発振器５からのＮ0個の出力パルス信号をカウン
トすると、パルスＮoutを出力する。次に、制御信号発
生回路１３が制御信号ＰＳを１から０に変化させ、この
制御信号ＰＳをマルチプレクサ１２に出力する。マルチ
プレクサ１２からｎビットダウンカウンタ１１に分周率
Ｎ1が出力され、ｎビットダウンカウンタ１１がＮ1個の
出力パルスのカウントを開始する。
【００３５】このような工程を繰り返す。
【００３６】次に、本実施例に係るＰＬＬ回路の動作に
ついて説明する。図５は横軸に時間をとり、縦軸に発振
周波数をとってＰＬＬ回路における発振周波数の変化を
模式的に示すグラフ図である。一般に、ＰＬＬ回路にお
いて、その発振周波数の位相が分周率Ｎ0＝ｍでロック
されているときに、時刻ｔ1において分周率がＮ1＝ｍ＋
１に変化すると、それに追随するように、位相は一定の
時間をかけて、分周率Ｎ1＝ｍ＋１の位相にロックされ
る。このとき、発振周波数自体も、位相と同様に、一定
時間をかけて分周率Ｎ1＝ｍ＋１の周波数に一致するよ
うになる。従って、分周率Ｎ1＝ｍ＋１の位相に発振周
波数の位相がロックされる前、即ち、過渡期に分周率を
Ｎ0とＮ1とで変化させると、発振周波数の位相が分周率
Ｎ1＝ｍ＋１の位相にロックされるまでにかかる時間が
長くなる。
【００３７】本実施例においては、整数値Ｖに基づく制
御信号ＰＳにより、発振周波数の位相がロックされる前
に分周率が変更される。このため、発振周波数の位相は
ロックされず、発振周波数は一定の周期で変動すること
になる。
【００３８】図６は横軸に時間をとり、縦軸に発振周波
数をとって分周率を変化させたときの発振周波数の変化
を模式的に示すグラフ図である。図６において、実線は
分周率Ｎ0及びＮ1が交互に変化する時間域を有するもの
を示し、破線は分周率Ｎ0及びＮ1が連続する時間域のみ
を有するものを示している。図６に示すように、分周率
Ｎ0及びＮ1が連続する時間域のみを有する場合には、分
周率が変化した後、若干時間が経過してから、その位相
がロックされて発振周波数が飽和している。一方、分周
率Ｎ0及びＮ1が交互に変化する時間域を有する場合に
は、発振周波数の上昇及び下降が前者よりもなだらかで
あり、前者の飽和値に発振周波数が達すると直ぐに逆方
向に変化し始めている。このため、後者において、三角
波形が得られる。
【００３９】発振周波数が飽和することなく三角波形を
描く場合には、ＥＭＩは効果的に抑制されるが、発振周
波数が飽和するような場合には、ＥＭＩの抑制は十分な
ものとはならない。
【００４０】なお、分周率の変化に伴うロックまでに要
する時間は、チャージポンプ電流Ｉｐ、電圧制御発振器
のＶＣＯゲインＫ及びローパスフィルタのインピーダン
スＺ fにより特徴づけられるものである。本実施例にお
いては、従来の逓倍用ＰＬＬ回路よりも発振周波数の上
昇及び下降がなだらかなものの方が好ましいので、ロッ
ク時間が長く、バンド幅が広いものが好ましい。
【００４１】また、変調スケーリング信号Ｄが固定され
ていれば、その他の条件が変化しても、三角波形の最大
値は（ｆr×Ｎ1）、最小値は（ｆr×Ｎ0）となる。従っ
て、変調スケーリング信号Ｄを変化させることにより、
最大値と最小値との差を縮め、狭いレンジを設定するこ
ともできる。
【００４２】更に、前述の実施例においては、制御信号
ＰＳに「０１」又は「１０」が並ぶ期間を設けている
が、本発明はこれに限定されるものではなく、「００
１」若しくは「１０１」等が並ぶ期間又は「０」及び
「１」が不規則に並ぶ期間が「０」が連続的に並ぶ期間
と「１」が連続的に並ぶ期間との間に設けれらるように
し、発振周波数が飽和することなく三角波形を描くもの
とすれば、実施例と同様の効果が得られる。
【００４３】
【実施例】以下、本発明の実施例について、その特許請
求の範囲から外れる比較例と比較して具体的に説明す
る。
【００４４】チャージポンプ電流Ｉｐを６μＡ、ＶＣＯ
ゲインＫを１１５ＭＨｚ／Ｖ、分周率Ｎ0を９０、分周
率Ｎ1を９１として行った。図７はシミュレーションに
おけるローパスフィルタの構成を示す回路図である。ま
た、ローパスフィルタは、相互に直列に接続された４０
ｋΩの抵抗２１及び１１００ｐＦのキャパシタ２２並び
にこれらに並列に接続された５０ｐＦのキャパシタ２３
から構成されているものとした。更に、三角波の１周期
に含まれる基準周波数のクロック数Ｍを１１、ａの値を
４とし、基準周波数ｆrを２．１８２ＭＨｚとした。
【００４５】図８は横軸に時間をとり、縦軸に発振周波
数をとってシミュレーション結果を示すグラフ図であ
る。図７に示すように、実施例に係る整数値が３、５、
７又は９の場合には、発振周波数は飽和することなく、
三角波形が得られた。一方、比較例に係る整数値Ｖが０
の場合には、一時的に発振周波数が分周率Ｎ0又はＮ1に
ロックされ飽和したため、三角波形よりも矩形波形に近
いものとなった。
【００４６】
【発明の効果】以上詳述したように、本発明によれば、
パルス信号の位相が基準クロック信号のそれにロックさ
れる前に分周率を切替える分周率切替回路を設けている
ので、ロックされるまで分周率が切替えられない場合よ
りも発振周波数の変化を緩やかにすることができる。従
って、発振周波数を飽和する前に上昇又は下降させるこ
とができる。このため、ＲＯＭ等の記憶装置を使用する
ことなく、所謂三角波形を得ることができ、ＥＭＩを抑
制することができる。また、変調条件の変更は、ＲＯＭ
を設けておらず、分周率切替回路へ外部から信号を供給
し、内部信号を変化させることにより行うことができる
ので容易である。
【図面の簡単な説明】
【図１】本発明の実施例に係る位相同期ループ回路を示
すブロック図である。
【図２】本発明の実施例におけるカウンタを示すブロッ
ク図である。
【図３】（ａ）乃至（ｄ）は整数値Ｖと制御信号ＰＳと
の関係を示す模式図である。
【図４】分周器１の動作を説明するタイミングチャート
である。
【図５】ＰＬＬ回路における発振周波数の変化を模式的
に示すグラフ図である。
【図６】分周率を変化させたときの発振周波数の変化を
模式的に示すグラフ図である。
【図７】シミュレーションにおけるローパスフィルタの
構成を示す回路図である。
【図８】発振周波数のシミュレーション結果を示すグラ
フ図である。
【図９】従来のＰＬＬ回路を示すブロック図である。
【図１０】従来のＰＬＬ回路における出力信号の発振周
波数の変動を模式的に示すグラフ図である。
【符号の説明】
１；分周器 ２、５２；位相比較器 ３、５３；チャージポンプ ４、５４；ローパスフィルタ ５、５５；電圧制御発振器 １１；ｎビットダウンカウンタ １２；マルチプレクサ １３；制御信号発生回路 １４；演算回路 ２１；抵抗 ２２、２３；キャパシタ ５１；ループカウンタ ５６；ロムテーブル ５７；アップダウンカウンタ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 パルス信号を出力する発振器と、前記パ
    ルス信号を分周する分周器と、を有する位相同期ループ
    回路において、前記分周器は、前記パルス信号の位相が
    基準クロック信号のそれにロックされる前に分周率を切
    替える分周率切替回路を有することを特徴とする位相同
    期ループ回路。
  2. 【請求項２】 前記分周率切替回路は、２種以上の分周
    率が供給されその中から１種の分周率を選択するマルチ
    プレクサと、このマルチプレクサにおける分周率の選択
    順序を制御する制御信号を前記基準クロック信号の周波
    数に関連付けて発生する制御信号発生回路と、前記マル
    チプレクサにより選択された分周率に相当する数の前記
    パルス信号が入力されると１のパルス信号を発生するカ
    ウンタと、を有することを特徴とする請求項１に記載の
    位相同期ループ回路。
  3. 【請求項３】 前記制御信号は、前記マルチプレクサに
    第１の期間において第１の分周率のみを連続して選択さ
    せ、第２の期間において第２の分周率のみを連続して選
    択させ、前記第１の期間と前記第２の期間との間に設け
    られた第３の期間において前記第１の分周率及び前記第
    ２の分周率を混在させて選択させるものであることを特
    徴とする請求項２に記載の位相同期ループ回路。
  4. 【請求項４】 前記制御信号は、前記マルチプレクサに
    前記第３の期間において前記第１の分周率及び前記第２
    の分周率を交互に選択させるものであることを特徴とす
    る請求項３に記載の位相同期ループ回路。
  5. 【請求項５】 発振器から出力されたパルス信号の位相
    が基準クロック信号のそれにロックされる前に分周率を
    切替える工程を有することを特徴とする周波数変調方
    法。
  6. 【請求項６】 前記分周率を切替える工程の前工程とし
    て、前記パルス信号の位相が前記基準クロック信号のそ
    れにロックされる前まで分周率を第１の分周率に固定す
    る工程を有し、前記分周率を切替える工程の後工程とし
    て、前記パルス信号の位相が前記基準クロック信号のそ
    れにロックされる前まで分周率を第２の分周率に固定す
    る工程を有し、前記分周率を切替える工程は、前記第１
    の分周率及び前記第２の分周率を混在して切替える工程
    であることを特徴とする請求項５に記載の周波数変調方
    法。
  7. 【請求項７】 前記分周率を切替える工程は、前記第１
    の分周率及び前記第２の分周率を交互に切替える工程で
    あることを特徴とする請求項６に記載の周波数変調方
    法。
  8. 【請求項８】 前記分周率を第１の分周率に固定する工
    程、前記分周率を切替える工程、前記分周率を第２の分
    周率に固定する工程及び前記分周率を切替える工程を繰
    り返すことにより、前記パルス信号の周波数を段階的に
    変化させる工程を有することを特徴とする請求項６又は
    ７に記載の周波数変調方法。
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