KR20000062471A - Ｐｌｌ회로 및 이를 이용한 주파수변조방법 - Google Patents

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Abstract

PLL회로는 펄스신호를 출력하는 발진기와, 이 펄스신호를 분주하는 분주기를 구비한다. 이 분주기는 펄스신호의 위상이 기준클럭신호의 위상에 록되기 전에 분주율을 절환하는 분주율절환회로를 갖는다.

Description

ＰＬＬ회로 및 이를 이용한 주파수변조방법{Phase-locked loop circuit and frequency modulation method using the same}
본 발명은 디지탈장비에서 주파수변조에 사용되는 PLL(phase-locked circuit)회로와, 이를 사용한 주파수변조방법에 관한 것이다. 보다 상세하게는, 본 발명은 축소된 칩사이즈를 갖는 PLL회로 및 이를 사용한 주파수변조방법에 관한다.
일반적으로, 발진기의 신호의 위상을 기준신호의 위상과 일치시키기 위해서 PLL이 사용되고 있다. 이 때문에, 발진기로부터 출력되는 신호는 위상이 일정하다. 그러나, 이러한 PLL회로에서, 전자방해잡음(electromagnetic interference:EMI)에 의한 문제점이 지적되고 있다.
이러한 관점에 있어서, PLL회로에서 발진주파수를 변동시켜 변조주파수를 얻는 것에 의해, EMI를 저감하는 것이 개시되어 있다(일본 특개평9-289527호 공보, 특개평6-250755호 공보). 도 1은 종래의 PLL회로를 나타내는 블록도이다.
종래의 PLL회로는, 직렬에 접속된 위상 및 주파수 검출기(PFD)(52), 챠지펌프(CP)(53), 로우패스필터(LPF)(54), 그리고 전압제어발진기(VCO)(55)를 구비한다. 또한, 전압제어발진기(55)로부터 출력된 신호를 분주하는 루프카운터(51)가 위상 및 주파수검출기(52)의 입력단에 접속되어 있다. 이러한 방식으로, 루프회로가 구성되어 있다. 위상 및 주파수검출기(52)는, 기준주파수(fr)와 루프카운터(51)의 출력펄스의 주파수 사이의 위상을 비교하여 그 위상차를 챠지펌프(53)로 출력한다. 챠지펌프(53)는, 위상 및 주파수검출기(52)로부터의 신호에 따라 로우패스필터(54)에 설치된 캐패시터를 충전 또는 방전시킨다. 로우패스필터(54)는 입력신호를 분리하여 통과시킨다. 전압제어발진기(55)는 로우패스필터(54)로부터의 출력전압의 변화에 따라 펄스신호를 발진한다.
또한, 루프카운터(51)는 ROM테이블(56)에 접속되어 있고, 이 ROM테이블(56)은 업/다운카운터(57)에 접속된다. ROM테이블(56)은 전압제어발진기(55)의 출력신호를 분주하는 데 사용되는 분주율이 미리 저장되되어 있다. 또한, 업/다운카운터(57)는 루프카운터(51)의 출력마다 ROM테이블(56)내의 어드레싱을 변화시킨다.
이와 같이 구성된 종래의 PLL회로에서는, 전압제어발진기(55)로부터 출력된 일정수의 펄스입력을 받으면 루프카운터(51)가 하나의 펄스를 출력한다. 각각의 루프카운터(51)로부터의 출력은 업/다운카운터(57)의 값을 변화시켜, ROM테이블(56)내의 어드레스를 변화시킨다. 그 결과, 루프카운터(51)의 분주율은 각출력에 대하여 변화된다. 따라서, 이 PLL회로로부터의 출력신호도 각 출력에 대하여 주파수가 변화한다.
도 2는 종래의 PLL회로로부터의 출력신호의 발진주파수의 변동을 모식적으로 나타내는 그래프이며, 횡축은 시간을 나타내고 종축은 발진주파수를 나타낸다. 예컨대, ROM테이블(56)로부터 출력된 분주율이 일정기간의 상승과 일정기간의 하강을 반복하는 경우에, 도 2에 도시된 바와 같이, 발진주파수가 변동하여 소위 삼각파형이 얻어진다. 이러한 발진주파수의 변동은 EMI에 의한 문제점을 억제한다.
또한, 도 1에 도시된 바와 같은 구성이 USP-5,488,627에도 기재되어 있다.
그러나, 상술한 바와 같은 종래의 PLL회로에 있어서는, ROM테이블을 필요로 하기 때문에, 이 회로가 칩면적을 크게 하거나 추가의 전용칩이 요구되는 문제점이 있다. 또한, 변조조건의 변경은 반드시 ROM테이블의 변경을 필요로 하는 것등의 이유때문에, 변조주파수 또는 레인지가 용이하게 변경될 수 없다. 더욱이, ROM테이블은 소정의 분주율이 미리 제공되어 있어야 할 필요가 있다.
ROM테이블을 RAM으로 대체할 수도 있다. 그러나, 이는 칩사이즈의 증가등의 문제점을 해결하지 못한다.
본 발명의 목적은 칩사이즈를 축소할 수 있으며, 변조조건을 용이하게 변경할 수 있는 PLL회로와 이를 이용한 주파수변조방법을 제공하는 것에 있다.
도 1은 종래의 PLL회로를 나타내는 블록도이다.
도 2는 종래의 PLL회로에서 출력신호의 발진주파수의 변동을 모식적으로 나타내는 그래프이다.
도 3은 본 발명의 일실시예에 따른 PLL회로를 나타내는 블록도이다.
도 4는 본 발명의 일실시예에서의 카운터를 나타내는 블록도이다.
도 5a 내지 도 5d는 정수치(V)와 제어신호(PS)간의 관계를 나타내는 모식도이다.
도 6은 분주기(1)의 동작을 설명하기 위한 타이밍챠트이다.
도 7은 PLL회로에서 출력신호의 발진주파수의 변동을 모식적으로 나타내는 그래프이다.
도 8은 분주율을 변화시키면서 발진주파수의 변화를 모식적으로 나타내는 그래프이다.
도 9는 시뮬레이션에 사용된 로우패스필터의 구성을 나타내는 회로도이다.
도 10은 발진주파수의 시뮬레이션결과를 나타내는 그래프이다.
※도면의 주요부분에 대한 부호의 설명
1 : 분주기 2 : 위상 및 주파수검출기
3 : 챠지펌프 4 : 로우패스필터
5 : 전압제어발진기 11 : n비트다운카운터
12 : 멀티플렉서 13 : 제어신호발생회로
14 : 연산회로
본 발명의 일면에 따르면, PLL회로는 펄스신호를 출력하는 발진기와 상기 펄스신호를 분주하는 분주기를 구비한다. 상기 분주기는, 상기 펄스신호의 위상이 기준클럭신호의 위상에 록되기 전에 분주율을 절환하는 분주율절환회로를 갖는다.
본 발명에 있어서는, 펄스신호의 위상이 기준클럭신호의 위상에 록되기 전에 분주율절환회로에 의해 분주율이 절환되어, 위상이 록될 때까지 분주율이 절환되지 않는 경우에 비교하여 발진주파수를 보다 완만하게 변화시킨다. 따라서, 발진주파수의 포화 전에 상승 또는 하강시키는 것이 가능하다. 이는 ROM등의 기억장치를 사용하지 않고, 소위 삼각파형을 제공할 수 있다.
본 발명의 또 다른 일면에 따르면, 주파수변조방법은, 발진기로부터 출력된 펄스신호의 위상이 기준클럭신호의 위상에 록되기 전에 분주율을 절환하는 단계를 구비한다.
본 발명에 있어서는, 펄스신호의 위상이 기준클럭신호의 위상에 록되기 전에 분주율이 절환되어, 위상이 록될 때까지 분주율이 절환되지 않는 경우에 비교하여 발진주파수를 보다 완만하게 변화시킨다. 따라서, 발진주파수의 포화 전에 상승 또는 하강시키는 것이 가능하다. 이는 ROM등의 기억장치를 사용하지 않고, 소위 삼각파형을 제공할 수 있다.
본 발명의 특성, 원리, 및 이용은 첨부도면을 참조한 하기의 설명으로부터 보다 분명해질 것이다. 첨부도면에 있어서, 유사한 구성요소에는 동일한 참조부호를 부여하였다.
이하, 첨부도면을 참조하여 본 발명의 일실시예에 따른 PLL회로를 상세하게 설명한다. 종래의 PLL회로와 유사하게, 본 실시예는 삼각파형의 발진주파수를 출력함으로써 EMI문제를 억제한다. 도 3은 본 발명의 일실시예에 따른 PLL회로를 나타내는 블록도이다. 도 4는 본 발명의 일실시예에서의 카운터를 나타내는 블록도이다.
본 실시예에 따른 PLL회로는, 직렬로 접속된 위상 및 주파수검출기(PFD)(2), 챠지펌프(CP)(3), 로우패스필터(LPF)(4), 그리고 전압제어발진기(VOC)(5)를 구비한다. 또한, 전압제어발진기(5)로부터 출력된 신호를 분주하기 위한 분주기(1)는 위상 및 주파수검출기(2)의 입력단자에 접속되어 있다. 루프회로는 이러한 구성을 갖는다. 위상 및 주파수검출기(2)는, 기준주파수(fr)와 분주기(1)의 출력펄스의 주파수간의 위상을 비교하여, 그 위상차를 챠지펌프(3)로 출력한다. 챠지펌프(3)는, 위상 및 주파수검출기(2)로부터의 신호에 따라 로우패스필터(4)내에 설치된 캐패시터를 충/방전한다. 로우패스필터(4)는 이 입력신호를 분리하여 통과시킨다. 전압제어발진기(5)는 로우패스필터(4)로부터의 출력전압의 변화에 따라 펄스신호를 발진한다.
또한, 분주기(1)에는, 전압제어발진기(5)로부터 출력된 n개의 펄스입력을 받아 펄스를 출력하는 n비트다운카운터(11)가 설치된다. 이 n비트다운카운터(11)는 두 가지의 n비트의 분주율(N0,N1)이 입력되는 멀티플렉서(12)가 접속되어 있다. 또한, 기준주파수(fr)가 입력되는 제어신호발생회로(13)가 설치되어 있다. 이 회로(13)는 멀티플렉서(12)의 제어신호(PS)를 발생한다. 예컨대, 제어신호(PS)가 "0"이면, 멀티플렉서(12)는 분주율(N0)을 n비트다운카운터(11)로 출력한다. 제어신호(PS)가 "1"이면, 멀티플렉서(12)는 분주율(N1)을 n비트다운카운터(11)로 출력한다. 분주율(N0)과 분주율(N1)의 차이는 특별히 값에 한정되는 것이 아니고, 1 또는 2일 수 있고, 또는 다른 값일 수도 있다.
더욱이, 제어신호발생회로(13)는 제어신호(PS)를 결정하는 데 사용되는 정수값(V)을 연산하여 출력하는 연산회로(14)가 접속된다. 연산회로(14)에는, 삼각파가를 형성하는 발진주파수의 최대주파수와 최소주파수의 차를 결정하는 변조스케일링신호(D)와, 삼각파의 주파수를 결정하는 변조주파수신호(M)가 입력된다. 또한, 변조스케일링신호(D) 및 변조주파수신호(M)의 비트수는 특별히 한정되지 않는다. n비트다운카운터(11), 멀티플렉서(12), 제어신호발생회로(13), 그리고 연산회로(14)는 분주율절환회로를 구성한다.
다음에, 정수값(V)과 제어신호(PS)사이의 관계를 설명한다. 도 5a 내지 도 5d는 정수값(V)과 제어신호(PS)사이의 관계를 나타내는 개략도이다.
도 5a에 도시된 바와 같이, 정수값(V)이 "0"이면, 제어신호(PS)는 일련의 (a×M/2)개의 0과 일련의 (a×M/2)개의 1이 교대로 배열된다. 여기에서, a는 임의의 정의 짝수이다. 그 결과, 삼각퍄형은 (a×M/fr)의 주기를 갖는다. 예컨대, 값 a=4이면, 1/4의 클럭수 M과 결합하여 값 a=1인 경우에서와 동일한 주기를 갖는 삼각파형을 얻을 수 있다.
도 5b에 도시된 바와 같이, 정수값(V)이 "1"이면, 제어신호(PS)는 도 5a의 일련의 0과 일련의 1사이의 각 경계에서 1개가 교체된 배열을 갖는다.
도 5c에 도시된 바와 같이, 정수값(V)이 "2"이면, 제어신호(PS)는 도 5a의 일련의 0과 일련의 1사이의 각 경계에서 도 5b의 배열에서 2개가 교체된 배열을 갖는다.
결과적으로, 도 5d에 도시된 바와 같이, 정수값(V)이 "3"이면, 제어신호(PS)는 도 5a의 일련의 0과 일련의 1사이의 각 경계에서 도 5c의 배열에서 3개가 교체된 배열을 갖는다.
정수값(V)이 "4"이상이면, 제어신호(PS)는 전술의 규칙에 따라서 도 5a의 일련의 0과 일련의 1사이의 경계에서 O과 1이 정수값(V)만큼 교체한 배열을 갖게 된다.
여기에서, 정수값(V)의 값은 변조주파수신호(M)에 관련되어 삼각파를 얻도록 결정된다. 변조스케일링신호(D)는 주파수레인지를 변화시키기 위해서 정수값(V)의 값을 의도적으로 변화시키는 데 사용된다.
다음에, 분주기(1)의 동작을 설명한다. 도 6은 분주기(1)의 동작을 설명하기 위한 타이밍챠트이다. 여기에서, 변조스케일링신호(D) 및 변조주파수신호(M)에 관련되는 정수값(V)이 결정되어, 제어신호(PS)가, 0, 1, 0, 1, 1, ...과 같이 변화하는 시간영역에 관해서 설명한다.
제어신호(PS)가 "0"이면, n비트다운카운터(11)는 펄스(Nout)를 출력할 때까지 N1을 출력한다. 기준주파수(fr)가 제어신호발생회로(13)로 입력되고, 제어신호발생회로(13)는 제어신호(PS=1)를 멀티플렉서(12)로 출력한다. 제어신호(PS)가 "0"에서 "1"로 변화할 경우에는, 멀티플렉서(12)는 분주율(N0)을 n비트다운카운터(11)로 출력하고, n비트다운카운터(11)는 N0의 출력펄스를 카운트하기 시작한다.
다음에, 전압제어발진기(5)로부터의 N0의 출력펄스를 카운트하면, n비트다운카운터(11)는 펄스(Nout)를 출력한다. 다음에, 제어신호발생회로(13)는 제어신호(PS)를 "1"에서 "0"으로 변화시키고, 이 제어신호(PS)를 멀티플렉서(12)로 출력한다. 멀티플렉서(12)는 분주율(N1)을 n비트다운카운터(11)로 출력하고, n비트다운카운터(11)는 N1의 출력펄스를 카운트하기 시작한다.
이러한 단계들이 반복된다.
이하, 본 실시예에 따른 PLL회로의 동작을 설명한다. 도 7은 PLL회로에서 발진주파수의 변동을 모식적으로 나타내는 그래프이며, 횡축은 시간을 나타내고 종축은 발진주파수를 나타낸다. 일반적으로, PLL회로에서 발진주파수의 위상이 분주율(N0=m)에서 록되고 시간(t1)에서 분주율이 N1=m+1로 변화하는 경우에, 그 위상은 일정한 시간의 기간이 지나서 분주율(N1=m+1)에 대응하는 위상에 록된다. 여기에서, 위상과 마찬가지로, 발진주파수자체도 일정한 시간의 기간이 지나서 분주율(N1=m+1)의 주파수에 일치하게 된다. 따라서, 발진주파수의 위상이 분주율(N1=m+1)에 대응하는 위상에 록되기 전, 즉, 과도기에 분주율이 N0과 N1사이에서 절환되면, 발진주파수의 위상이 분주율(N1=m+1)의 위상에 록될 때까지 걸리는 시간이 길어진다.
본 실시예에서, 정수값(V)에 근거하는 제어신호(PS)에 의해, 발진주파수의 위상이 록되기 전에 분주율이 절환된다. 이러한 이유로, 발진주파수의 위상은 록되지 않고, 발진주파수는 일정한 주기로 변동한다.
도 8은 분주율을 변화시켜 얻어진 발진주파수의 변화를 모식적으로 나타내는 그래프이며, 횡축은 시간을 나타내고 종축은 발진주파수를 나타낸다. 도 8에서, 실선은 분주율 N0과 N1이 서로 교대로 변화하는 시간영역을 가지는 주파수를 나타내고, 점선은 각각 분주율 N0또는 N1이 단순하게 연속하여 제공되는 영역을 가지는 주파수를 나타낸다. 도 8에 도시된 바와 같이, 분주율(N0) 및 분주율(N1)이 시간영역에 걸쳐 변화하지 않고 유지되는 경우에는, 분주율이 변화한 후, 약간의 시간이 경과하고 나서, 그 위상이 록되고 발진주파수가 포화에 도달한다. 반면, 분주율 N0과 N1이 서로 교대로 변화하는 시간영역을 가지는 주파수는 앞선 경우와 비교하여 상승 및 하강이 완만한 것을 나타내고 있고, 이 발진주파수는 전자의 포화값에 도달한 직후에 역방향으로 변화하기 시작한다. 그 결과, 후자의 경우에서, 삼각파형이 얻어진다.
포화하지 않고 삼각파형을 형성하는 발진주파수는 EMI를 효과적으로 억제할 수 있지만, 포화에 도달한 발진주파수는 EMI를 충분히 억제할 수 없다.
분주율의 변화에 동반하여 록에 걸리는 시간은, 챠지펌프전류(Ip), 전압제어발진기의 VCO이득(K), 그리고 로우패스필터의 임피던스(Zf)에 의해 특징지워진다. 본 실시예에 있어서, 발진주파수는 종래의 승산용 PLL회로보다 완만한 상승 및 하강을 갖게 하는 것이 바람직하다. 따라서, 록시간은 바람직하게 길어지고 밴드폭은 바람직하게 넓어진다.
또한, 변조스케일링신호(D)가 고정되어 있으면, 다른 조건이 변화하는 경우에도, 삼각파형은 최대치(fr×N1)과 최소치(fr×N0)로 고정된다. 이는, 변조스케일링신호(D)가 최대치와 최소치 사이의 갭을 단축하여 좁은 레인지로 변화될 수 있다는 것을 의미한다.
상술한 실시예에서, 제어신호(PS)가 "01"또는 "10"을 나란히 나란히 갖는 기간이 제공되어 있다. 그러나, 본 발명은 이에 한정되지 않고, "O01"또는 "101"등을 나란히 갖는 기간 또는 일련의 0을 갖는 기간과 일련의 1을 갖는 기간사이에 불규칙한 0 및 1을 갖는 기간을 제공하여, 발진주파수가 포화하지 않고 삼각파형을 형성하도록 하여도 본 실시예와 동일한 효과가 얻을 수 있다.
이하, 본 발명의 상기 실시예를 시뮬레이션한 결과를 상세하게 설명한다.
이 시뮬레이션은 6㎂의 챠지펌프전류(Ip), 115㎒/V의 VCO이득(K), 90의 분주율(N0), 그리고 91의 분주율(N1)로 행해졌다. 도 9는 이 시뮬레이션에서 사용된 로우패스필터의 구성을 나타내는 회로도이다. 이 로우패스필터는, 서로 직렬연결된 40㏀의 저항(21) 및 1100㎊의 캐패시터(22), 그리고 병렬로 연결된 50㎊의 캐패시터(23)로 구성된다. 또한, 삼각파의 1사이클에 포함되는 기준주파수의 클럭수(M)는 11이며, 기준주파수(fr)는 2.182㎒이다.
도 10은 이 시뮬레이션의 결과를 나타내며, 횡축은 시간을 나타내고 종축은 발진주파수를 나타낸다. 본 실시예에 따른 정수값(V)이 3, 5, 7, 또는 9인 경우에, 이 발진주파수는 포화에 도달하지 않고 삼각파형이 얻어질 수 있었다. 반면, 비교예에 따른 정수값(V)이 "0"인 경우에는, 발진주파수가 일시적으로 분주율 N0또는 N1에 록되고 포화하여, 삼각파형보다는 직각파형에 근접한다.
바람직한 실시예를 예를들어 본 발명을 설명하였지만, 본 발명은 이에 한정되지 않고, 청구항에 의도한 본 발명의 사상과 범위내에서 다양한 변경과 수정이 용이하다는 것은 분명하다.
상세하게 상술한 바와 같이, 본 발명에 따르면, 펄스신호의 위상이 기준클럭신호의 위상에 록되기 전에 분주율을 절환하는 분주율절환회로를 설치하여, 록 후까지 분주율이 절환되지 않는 경우와 비교하여 발진주파수의 변화를 보다 완만하게 한다. 따라서, 포화전에 발진주파수를 상승 또는 하강시킬 수 있다. 이는, ROM등의 저장장치를 사용하지 않고, 소위 삼각파형을 얻을 수 있고, EMI를 억제하는 것이 가능하다. 더욱이, ROM을 설치하지 않기 때문에, 분주율절환회로에 외부신호를 공급하여, 내부신호를 변화시키는 것에 의해 변조조건이 용이하게 변경될 수 있다.

Claims (9)

  1. PLL회로에 있어서:
    펄스신호를 출력하는 발진기와; 그리고
    상기 펄스신호를 분주하며, 상기 펄스신호의 위상이 기준클럭신호의 위상에 록되기 전에 분주율을 절환하는 분주율절환회로를 갖는 분주기를 구비하는 PLL회로.
  2. 제 1 항에 있어서, 상기 분주율절환회로는:
    공급된 2이상의 분주율중에서 하나의 분주율을 선택하는 멀티플렉서와;
    상기 기준클럭신호의 주파수에 따라서 상기 멀티플렉서의 분주율 선택선택순서를 제어하는 제어신호를 발생하는 제어신호발생회로와; 그리고
    상기 멀티플렉서에 의해 선택된 분주율에 대응하는 수의 상기 펄스신호가 입력되면 하나의 펄스신호를 발생하는 카운터를 구비하는 것을 특징으로 하는 PLL회로.
  3. 제 2 항에 있어서, 상기 제어신호는, 상기 멀티플렉서가, 제 1 기간에서 제 1 분주율만을 연속적으로 선택하고, 제 2 기간에서 제 2 분주율만을 연속적으로 선택하며, 상기 제 1 기간과 상기 제 2 기간 사이의 제 3 기간에서 상기 제 1 분주율 및 상기 제 2 분주율을 조합하여 연속적으로 선택하게 하는 것을 특징으로 하는 PLL회로.
  4. 제 3 항에 있어서, 상기 제어신호는, 상기 멀티플렉서가, 상기 제 3 기간에서 상기 제 1 분주율과 상기 제 2 분주율을 교대로 선택하게 하는 것을 특징으로 하는 PLL회로.
  5. 주파수변조방법에 있어서:
    발진기로부터 출력된 펄스신호의 위상이 기준클럭신호의 위상에 록되기 전에 분주율을 절환하는 단계를 구비하는 주파수변조방법.
  6. 제 5 항에 있어서,
    상기 분주율절환단계의 전에, 상기 펄스신호의 위상이 상기 기준클럭신호의 위상에 록되기 전까지 상기 분주율을 제 1 분주율로 고정하는 단계를 가지며,
    상기 분주율절환단계의 후에, 상기 펄스신호의 위상이 상기 기준클럭신호의 위상에 록되기 전까지 상기 분주율을 제 2 분주율로 고정하는 단계를 가지며, 그리고
    상기 분주율절환단계는, 상기 분주율을 상기 제 l 분주율 및 상기 제 2 분주율을 조합하여 절환하는 단계를 포함하는 것을 특징으로 하는 주파수변조방법.
  7. 제 6 항에 있어서, 상기 분주율절환단계는, 상기 분주율을 상기 제 l 분주율 및 상기 제 2 분주율을 교대로 절환하는 단계를 포함하는 것을 특징으로 하는 주파수변조방법.
  8. 제 6 항에 있어서,
    상기 분주율을 제 1 분주율로 고정하는 단계,
    상기 분주율을 절환하는 단계,
    상기 분주율을 제 2 분주율로 고정하는 단계, 그리고
    상기 분주율을 절환하는 단계를 반복하는 것에 의해 상기 펄스신호의 주파수를 단계적으로 변화시키는 단계를 구비하는 것을 특징으로 하는 주파수변조방법.
  9. 제 7 항에 있어서,
    상기 분주율을 제 1 분주율로 고정하는 단계,
    상기 분주율을 절환하는 단계,
    상기 분주율을 제 2 분주율로 고정하는 단계, 그리고
    상기 분주율을 절환하는 단계를 반복하는 것에 의해 상기 펄스신호의 주파수를 단계적으로 변화시키는 단계를 구비하는 것을 특징으로 하는 주파수변조방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100360995B1 (ko) * 2000-03-03 2002-11-23 닛본 덴기 가부시끼가이샤 위상 동기 루프 회로 및 위상 동기 루프 회로에서의주파수 변조 방법
US6798302B2 (en) 2001-05-06 2004-09-28 Altera Corporation Analog implementation of spread spectrum frequency modulation in a programmable phase locked loop (PLL) system
US6856180B1 (en) 2001-05-06 2005-02-15 Altera Corporation Programmable loop bandwidth in phase locked loop (PLL) circuit
US6744277B1 (en) 2001-05-06 2004-06-01 Altera Corporation Programmable current reference circuit
EP1289150A1 (en) * 2001-08-24 2003-03-05 STMicroelectronics S.r.l. A process for generating a variable frequency signal, for instance for spreading the spectrum of a clock signal, and device therefor
US6703875B1 (en) * 2002-07-29 2004-03-09 Cisco Technology, Inc. Device for emulating phase-locked loop and method for same
JP3928519B2 (ja) * 2002-08-21 2007-06-13 ソニー株式会社 ディジタル信号伝送システムおよび方法、並びに受信装置および方法
US7561652B2 (en) * 2003-04-22 2009-07-14 Paul Kevin Hall High frequency spread spectrum clock generation
WO2009057289A1 (ja) * 2007-11-02 2009-05-07 Panasonic Corporation スペクトラム拡散クロック発生装置
JP2013042244A (ja) * 2011-08-11 2013-02-28 Rohm Co Ltd 発振回路およびそれを用いた電子機器
CN108964660B (zh) * 2018-07-19 2024-02-06 重庆湃芯创智微电子有限公司 一种基于相位延时补偿的高分辨率低功耗展频控制电路
CN111120121B (zh) * 2019-12-25 2022-04-05 潍柴动力股份有限公司 频率驱动控制方法、装置、发动机控制器及存储介质
CN113055001B (zh) * 2021-04-21 2023-10-20 福州大学 一种锁相环电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3855342T2 (de) 1987-10-01 1997-01-23 Sharp Kk Digitale Phasenregelschleifen-Anordnung
JPH071423B2 (ja) 1988-12-20 1995-01-11 株式会社山下電子設計 パルス発生回路
US5257294A (en) * 1990-11-13 1993-10-26 National Semiconductor Corporation Phase-locked loop circuit and method
JPH06250755A (ja) 1993-03-01 1994-09-09 Canon Inc 電子機器
US5631920A (en) 1993-11-29 1997-05-20 Lexmark International, Inc. Spread spectrum clock generator
US5488627A (en) 1993-11-29 1996-01-30 Lexmark International, Inc. Spread spectrum clock generator and associated method
US5736893A (en) 1996-01-29 1998-04-07 Hewlett-Packard Company Digital method and apparatus for reducing EMI emissions in digitally-clocked systems
US5703537A (en) * 1996-07-03 1997-12-30 Microclock Incorporated Phase-locked loop clock circuit for generation of audio sampling clock signals from video reference signals
US6044123A (en) * 1996-10-17 2000-03-28 Hitachi Micro Systems, Inc. Method and apparatus for fast clock recovery phase-locked loop with training capability

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