JPH07202689A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH07202689A JPH07202689A JP5335144A JP33514493A JPH07202689A JP H07202689 A JPH07202689 A JP H07202689A JP 5335144 A JP5335144 A JP 5335144A JP 33514493 A JP33514493 A JP 33514493A JP H07202689 A JPH07202689 A JP H07202689A
- Authority
- JP
- Japan
- Prior art keywords
- output
- capacitor
- converter
- voltage
- pll circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 高速ロックアップ特性を有する周波数シンセ
サイザ用のＰＬＬ回路を得る。 【構成】 入力電圧によって周波数が制御される電圧制
御発振器と、電圧制御発振器の出力を分周データに応じ
て分周する分周器と、前記電圧制御発振器の出力の位相
と基準信号発生手段からの出力の位相とを比較し、その
位相差に応じた信号を出力する位相比較手段と、前記位
相比較手段の出力を、コンデンサによってフィルタリン
グした後、このコンデンサの一端側から前記電圧制御発
振器に入力させるフィルタリング手段と、前記分周デー
タに応じた、基準電圧を出力し、出力端が前記フィルタ
リング手段における前記コンデンサの他端側としての基
準電圧側に接続された基準電圧発生手段と、をそなえた
ものとして構成される。
サイザ用のＰＬＬ回路を得る。 【構成】 入力電圧によって周波数が制御される電圧制
御発振器と、電圧制御発振器の出力を分周データに応じ
て分周する分周器と、前記電圧制御発振器の出力の位相
と基準信号発生手段からの出力の位相とを比較し、その
位相差に応じた信号を出力する位相比較手段と、前記位
相比較手段の出力を、コンデンサによってフィルタリン
グした後、このコンデンサの一端側から前記電圧制御発
振器に入力させるフィルタリング手段と、前記分周デー
タに応じた、基準電圧を出力し、出力端が前記フィルタ
リング手段における前記コンデンサの他端側としての基
準電圧側に接続された基準電圧発生手段と、をそなえた
ものとして構成される。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ回路のうち、特
に、高速ロックアップ特性が要求される周波数シンセサ
イザ用のＰＬＬ回路に関する。
に、高速ロックアップ特性が要求される周波数シンセサ
イザ用のＰＬＬ回路に関する。
【０００２】
【従来の技術】図２、図３に従来考えられていた周波数
シンセサイザ用の高速ロックアップ化を図ったＰＬＬ回
路を示す。これらは、通常のＰＬＬ回路に、分周データ
とともに制御されるＤ／Ａコンバータ４を加えたものと
して構成される。
シンセサイザ用の高速ロックアップ化を図ったＰＬＬ回
路を示す。これらは、通常のＰＬＬ回路に、分周データ
とともに制御されるＤ／Ａコンバータ４を加えたものと
して構成される。
【０００３】まず、図２に示された回路について説明す
る。データ信号ＤＡＴＡ、クロック信号ＣＬＫ及びスト
ローブ信号ＳＴＢが加えられるコントロール１からの制
御信号が、Ｎ分周器２、Ｒ分周器３及びＤ／Ａコンバー
タ４に入力される。Ｎ分周器２ではＶＣＯ（電圧制御発
振器）５の出力が分周され、一方、Ｒ分周器３では基準
信号ＲＳが分周される。Ｎ分周器２、Ｒ分周器３でそれ
ぞれ分周された信号Ｓ１、Ｓ２がディジタル位相比較器
６に入力される。ディジタル位相比較器６は、これらの
信号Ｓ１、Ｓ２の位相を比較し、その位相差に応じたパ
ルス電流Ｉを出力する。このパルス電流Ｉの振幅は一定
であるが、パルス幅は位相差に対応する。このため、パ
ルス電流Ｉの平均値は位相差に比例するものとなる。勿
論、位相差が０のときパルス電流Ｉは０となる。このパ
ルス電流Ｉが、ループフィルタ７に入力される。ループ
フィルタ７は、抵抗ＲF とコンデンサＣF から構成され
る。このコンデンサＣF は、図２中の全てのコンデンサ
のうちで最も容量の大きなものである。ループフィルタ
７によって、このＰＬＬ回路の特性が決定される。この
ループフィルタ７の出力は、次段のリップルフィルタ８
に加えられる。このリップルフィルタ８は抵抗Ｒ1 、Ｒ
2 とコンデンサＣ1 、Ｃ2 、Ｃ3 によって構成され、パ
ルス電流を平均化して高周波成分を落とした平均化信号
Ｓ３を出力する。この平均化信号Ｓ３はＶＣＯ５に入力
される。ＶＣＯ５は、この平均化信号Ｓ３に応じた出力
Ｓ４を出力する。リップルフィルタ８の他端は接地電位
ＧＮＤに接続されている。上記、Ｄ／Ａコンバータ４の
出力端は、スイッチＳＷを介してループフィルタ７の入
力端に接続されている。Ｄ／Ａコンバータ４は、接地電
位ＧＮＤとの間に接続された、ゲイン調整可変抵抗９を
有する。
る。データ信号ＤＡＴＡ、クロック信号ＣＬＫ及びスト
ローブ信号ＳＴＢが加えられるコントロール１からの制
御信号が、Ｎ分周器２、Ｒ分周器３及びＤ／Ａコンバー
タ４に入力される。Ｎ分周器２ではＶＣＯ（電圧制御発
振器）５の出力が分周され、一方、Ｒ分周器３では基準
信号ＲＳが分周される。Ｎ分周器２、Ｒ分周器３でそれ
ぞれ分周された信号Ｓ１、Ｓ２がディジタル位相比較器
６に入力される。ディジタル位相比較器６は、これらの
信号Ｓ１、Ｓ２の位相を比較し、その位相差に応じたパ
ルス電流Ｉを出力する。このパルス電流Ｉの振幅は一定
であるが、パルス幅は位相差に対応する。このため、パ
ルス電流Ｉの平均値は位相差に比例するものとなる。勿
論、位相差が０のときパルス電流Ｉは０となる。このパ
ルス電流Ｉが、ループフィルタ７に入力される。ループ
フィルタ７は、抵抗ＲF とコンデンサＣF から構成され
る。このコンデンサＣF は、図２中の全てのコンデンサ
のうちで最も容量の大きなものである。ループフィルタ
７によって、このＰＬＬ回路の特性が決定される。この
ループフィルタ７の出力は、次段のリップルフィルタ８
に加えられる。このリップルフィルタ８は抵抗Ｒ1 、Ｒ
2 とコンデンサＣ1 、Ｃ2 、Ｃ3 によって構成され、パ
ルス電流を平均化して高周波成分を落とした平均化信号
Ｓ３を出力する。この平均化信号Ｓ３はＶＣＯ５に入力
される。ＶＣＯ５は、この平均化信号Ｓ３に応じた出力
Ｓ４を出力する。リップルフィルタ８の他端は接地電位
ＧＮＤに接続されている。上記、Ｄ／Ａコンバータ４の
出力端は、スイッチＳＷを介してループフィルタ７の入
力端に接続されている。Ｄ／Ａコンバータ４は、接地電
位ＧＮＤとの間に接続された、ゲイン調整可変抵抗９を
有する。
【０００４】上記した図２の回路の動作説明をする。動
作開始時は通常のＰＬＬ回路と同様なので説明を省略
し、分周比の設定を切換える場合について説明する。ま
ず、スイッチＳＷをオンすることによって、Ｄ／Ａコン
バータ４の出力がループフィルタ７に加えられ、ループ
フィルタ７とリップルフィルタ８のコンデンサＣF 、Ｃ
1 〜Ｃ3 がチャージアップされる。この後、チャージア
ップが十分に行われて、リップルフィルタ８の出力電圧
が、予め設定した分周数に応じた値になったときに、ス
イッチＳＷをオフする。その後、ディジタル位相比較器
６から位相差に対応したパルス電流Ｉが出力される。そ
の電流Ｉはループフィルタ７及びリップルフィルタ８で
電圧に変換される。そして、この電圧（平均化信号Ｓ
３）がＶＣＯ５に入力され、ロックアップが行われる。
この図２の回路では、予めループフィルタ７及びリップ
ルフィルタ８のコンデンサＣF 、Ｃ1 〜Ｃ3 がＤ／Ａコ
ンバータ４の出力によってチャージアップされているの
で、ロックアップタイムの短縮が図られる。
作開始時は通常のＰＬＬ回路と同様なので説明を省略
し、分周比の設定を切換える場合について説明する。ま
ず、スイッチＳＷをオンすることによって、Ｄ／Ａコン
バータ４の出力がループフィルタ７に加えられ、ループ
フィルタ７とリップルフィルタ８のコンデンサＣF 、Ｃ
1 〜Ｃ3 がチャージアップされる。この後、チャージア
ップが十分に行われて、リップルフィルタ８の出力電圧
が、予め設定した分周数に応じた値になったときに、ス
イッチＳＷをオフする。その後、ディジタル位相比較器
６から位相差に対応したパルス電流Ｉが出力される。そ
の電流Ｉはループフィルタ７及びリップルフィルタ８で
電圧に変換される。そして、この電圧（平均化信号Ｓ
３）がＶＣＯ５に入力され、ロックアップが行われる。
この図２の回路では、予めループフィルタ７及びリップ
ルフィルタ８のコンデンサＣF 、Ｃ1 〜Ｃ3 がＤ／Ａコ
ンバータ４の出力によってチャージアップされているの
で、ロックアップタイムの短縮が図られる。
【０００５】次に図３の回路について説明する。図３の
回路と図２の回路との相違点は、Ｄ／Ａコンバータ４の
出力端がループフィルタ７の抵抗ＲF とコンデンサＣF
の接続点に接続されている点にある。即ち、Ｄ／Ａコン
バータ４の出力が抵抗ＲF を介することなく、直接、図
３中のコンデンサのうちの最も容量の大きいコンデンサ
ＣF に接続される。抵抗ＲF を介さないようにしたの
で、コンデンサＣF のチャージアップの高速化が図ら
れ、図２に示された回路よりロックアップタイムの短縮
が可能となる。
回路と図２の回路との相違点は、Ｄ／Ａコンバータ４の
出力端がループフィルタ７の抵抗ＲF とコンデンサＣF
の接続点に接続されている点にある。即ち、Ｄ／Ａコン
バータ４の出力が抵抗ＲF を介することなく、直接、図
３中のコンデンサのうちの最も容量の大きいコンデンサ
ＣF に接続される。抵抗ＲF を介さないようにしたの
で、コンデンサＣF のチャージアップの高速化が図ら
れ、図２に示された回路よりロックアップタイムの短縮
が可能となる。
【０００６】
【発明が解決しようとする課題】上記図２、図３の回路
では、分周比の設定を変えるごとに、再度ループフィル
タ７及びリップルフィルタ８の各コンデンサをチャージ
アップする必要がある。チャージアップに必要な時間
は、各フィルタ７、８のコンデンサ及び抵抗の値によっ
て決まる時定数に応じて決まる。この時定数を変えるこ
となく、即ち、ＰＬＬ回路の特性を変えることなく、ロ
ックアップタイムの短縮を図ることは困難であった。ま
た、Ｄ／Ａコンバータ４の出力電圧がそのままＶＣＯ５
の入力電圧となって動作を始めるので、Ｄ／Ａコンバー
タ４はＶＣＯ５の温度特性等を考慮して設計しなければ
ならないという欠点があった。
では、分周比の設定を変えるごとに、再度ループフィル
タ７及びリップルフィルタ８の各コンデンサをチャージ
アップする必要がある。チャージアップに必要な時間
は、各フィルタ７、８のコンデンサ及び抵抗の値によっ
て決まる時定数に応じて決まる。この時定数を変えるこ
となく、即ち、ＰＬＬ回路の特性を変えることなく、ロ
ックアップタイムの短縮を図ることは困難であった。ま
た、Ｄ／Ａコンバータ４の出力電圧がそのままＶＣＯ５
の入力電圧となって動作を始めるので、Ｄ／Ａコンバー
タ４はＶＣＯ５の温度特性等を考慮して設計しなければ
ならないという欠点があった。
【０００７】本発明は上記に鑑みてなされたもので、そ
の目的は、ロックアップ特性のより高速なＰＬＬ回路を
実現することにある。
の目的は、ロックアップ特性のより高速なＰＬＬ回路を
実現することにある。
【０００８】
【課題を解決するための手段】本発明は、入力電圧によ
って周波数が制御される電圧制御発振器と、電圧制御発
振器の出力を分周データに応じて分周する分周器と、前
記電圧制御発振器の出力の位相と基準信号発生手段から
の出力の位相とを比較し、その位相差に応じた信号を出
力する位相比較手段と、前記位相比較手段の出力を、コ
ンデンサによってフィルタリングした後、このコンデン
サの一端側から前記電圧制御発振器に入力させるフィル
タリング手段と、前記分周データに応じた、基準電圧を
出力し、出力端が前記フィルタリング手段における前記
コンデンサの他端側としての基準電圧側に接続された基
準電圧発生手段と、を備えたものとして構成される。
って周波数が制御される電圧制御発振器と、電圧制御発
振器の出力を分周データに応じて分周する分周器と、前
記電圧制御発振器の出力の位相と基準信号発生手段から
の出力の位相とを比較し、その位相差に応じた信号を出
力する位相比較手段と、前記位相比較手段の出力を、コ
ンデンサによってフィルタリングした後、このコンデン
サの一端側から前記電圧制御発振器に入力させるフィル
タリング手段と、前記分周データに応じた、基準電圧を
出力し、出力端が前記フィルタリング手段における前記
コンデンサの他端側としての基準電圧側に接続された基
準電圧発生手段と、を備えたものとして構成される。
【０００９】
【作用】基準電圧発生手段からの基準電圧がフィルタリ
ング手段の基準電圧側、即ち、フィルタリングコンデン
サの基準電圧側に供給される。これにより、基準電圧発
生手段からの出力によってフィルタリング手段中のコン
デンサがチャージアップされることはない。これによ
り、ロックアップタイムの高速化が図られる。
ング手段の基準電圧側、即ち、フィルタリングコンデン
サの基準電圧側に供給される。これにより、基準電圧発
生手段からの出力によってフィルタリング手段中のコン
デンサがチャージアップされることはない。これによ
り、ロックアップタイムの高速化が図られる。
【００１０】
【実施例】図１に本発明の一実施例の回路を示す。この
回路において、Ｄ／Ａコンバータ４の出力端が直接基準
電圧側に接続され、この基準電圧側がコンデンサＣ4 を
介して接地電位ＧＮＤに接続されている。
回路において、Ｄ／Ａコンバータ４の出力端が直接基準
電圧側に接続され、この基準電圧側がコンデンサＣ4 を
介して接地電位ＧＮＤに接続されている。
【００１１】以下に、図１の回路について詳しく述べ
る。データ信号ＤＡＴＡ、クロック信号ＣＬＫ及びスト
ローブ信号ＳＴＢが加えられるコントロール１からの制
御信号が、Ｎ分周器２、Ｒ分周器３及びＤ／Ａコンバー
タ４に入力される。Ｎ分周器２ではＶＣＯ（電圧制御発
振器）５の出力が分周され、一方、Ｒ分周器３では基準
信号ＲＳが分周される。Ｎ分周器２、Ｒ分周器３でそれ
ぞれ分周された信号Ｓ１、Ｓ２がディジタル位相比較器
６に入力される。ディジタル位相比較器６は、これら信
号Ｓ１、Ｓ２の位相を比較し、その位相差に応じたパル
ス電流Ｉを出力する。このパルス電流Ｉの振幅は一定で
あるが、パルス幅は位相差に対応する。このため、パル
ス電流Ｉの平均値は位相差に比例するものとなる。勿
論、位相差が０のときパルス電流Ｉは０となる。このパ
ルス電流Ｉが、ループフィルタ７に入力される。ループ
フィルタ７は、抵抗ＲF とコンデンサＣF から構成され
る。このコンデンサＣF は、図２中の全てのコンデンサ
のうちで最も容量の大きなものである。ループフィルタ
７によって、このＰＬＬ回路の特性が決定される。この
ループフィルタ７の出力は、次段のリップルフィルタ８
に加えられる。このリップルフィルタ８は抵抗Ｒ1 、Ｒ
2 とコンデンサＣ1 、Ｃ2 、Ｃ3 によって構成され、パ
ルス電流を平均化して高周波成分を落とした平均化信号
Ｓ３を出力する。この平均化信号Ｓ３はＶＣＯ５に入力
される。ＶＣＯ５は、この平均化信号Ｓ３に応じた出力
Ｓ４を出力する。Ｄ／Ａコンバータ４の出力端は、直
接、基準電位側のノードＮに接続されている。つまり、
Ｄ／Ａコンバータ４の出力をループフィルタ７、リップ
ルフィルタ８の基準電圧とする。このノードＮと接地電
位ＧＮＤとの間にコンデンサＣ4 が接続されている。Ｄ
／Ａコンバータ４と接地電位ＧＮＤとの間にゲイン調整
可変抵抗９が接続されている。
る。データ信号ＤＡＴＡ、クロック信号ＣＬＫ及びスト
ローブ信号ＳＴＢが加えられるコントロール１からの制
御信号が、Ｎ分周器２、Ｒ分周器３及びＤ／Ａコンバー
タ４に入力される。Ｎ分周器２ではＶＣＯ（電圧制御発
振器）５の出力が分周され、一方、Ｒ分周器３では基準
信号ＲＳが分周される。Ｎ分周器２、Ｒ分周器３でそれ
ぞれ分周された信号Ｓ１、Ｓ２がディジタル位相比較器
６に入力される。ディジタル位相比較器６は、これら信
号Ｓ１、Ｓ２の位相を比較し、その位相差に応じたパル
ス電流Ｉを出力する。このパルス電流Ｉの振幅は一定で
あるが、パルス幅は位相差に対応する。このため、パル
ス電流Ｉの平均値は位相差に比例するものとなる。勿
論、位相差が０のときパルス電流Ｉは０となる。このパ
ルス電流Ｉが、ループフィルタ７に入力される。ループ
フィルタ７は、抵抗ＲF とコンデンサＣF から構成され
る。このコンデンサＣF は、図２中の全てのコンデンサ
のうちで最も容量の大きなものである。ループフィルタ
７によって、このＰＬＬ回路の特性が決定される。この
ループフィルタ７の出力は、次段のリップルフィルタ８
に加えられる。このリップルフィルタ８は抵抗Ｒ1 、Ｒ
2 とコンデンサＣ1 、Ｃ2 、Ｃ3 によって構成され、パ
ルス電流を平均化して高周波成分を落とした平均化信号
Ｓ３を出力する。この平均化信号Ｓ３はＶＣＯ５に入力
される。ＶＣＯ５は、この平均化信号Ｓ３に応じた出力
Ｓ４を出力する。Ｄ／Ａコンバータ４の出力端は、直
接、基準電位側のノードＮに接続されている。つまり、
Ｄ／Ａコンバータ４の出力をループフィルタ７、リップ
ルフィルタ８の基準電圧とする。このノードＮと接地電
位ＧＮＤとの間にコンデンサＣ4 が接続されている。Ｄ
／Ａコンバータ４と接地電位ＧＮＤとの間にゲイン調整
可変抵抗９が接続されている。
【００１２】上記した図１の回路の動作説明をする。動
作開始時は通常のＰＬＬ回路と同様なので説明を省略
し、分周比の設定を切換える場合について説明する。Ｄ
／Ａコンバータ４のゲインが、ＶＣＯ５のゲインと等し
くなるように、ゲイン設定可変抵抗９で調整される。分
周比の設定の切換えごとに、Ｄ／Ａコンバータ４の出力
電圧によりコンデンサＣ4 がチャージアップされる。Ｖ
ＣＯ５の入力端子の電圧の変化は、Ｄ／Ａコンバータ４
の出力電圧の変化と等しくなる。ＶＣＯ５の入力端子の
電圧が変化するのに要する時間は、従来の図２、図３に
示される回路のようにループフィルタ７、リップルフィ
ルタ８内のコンデンサ抵抗で決まる時定数に依存するの
とは異なり、Ｄ／Ａコンバータ４の出力抵抗とコンデン
サＣ4 とで決まる時定数にのみ依存している。この結
果、従来の方式では、ループフィルタ７、リップルフィ
ルタ８の特性を変えずしてはロックアップタイムの高速
化が図れなかったのに対し、本実施例によればＰＬＬ回
路の特性に直接関係しない、Ｄ／Ａコンバータ４の出力
抵抗とコンデンサＣ4 の値を減らすことでＰＬＬ回路の
特性を変えることなしにロックアップタイムの高速化が
図れる。
作開始時は通常のＰＬＬ回路と同様なので説明を省略
し、分周比の設定を切換える場合について説明する。Ｄ
／Ａコンバータ４のゲインが、ＶＣＯ５のゲインと等し
くなるように、ゲイン設定可変抵抗９で調整される。分
周比の設定の切換えごとに、Ｄ／Ａコンバータ４の出力
電圧によりコンデンサＣ4 がチャージアップされる。Ｖ
ＣＯ５の入力端子の電圧の変化は、Ｄ／Ａコンバータ４
の出力電圧の変化と等しくなる。ＶＣＯ５の入力端子の
電圧が変化するのに要する時間は、従来の図２、図３に
示される回路のようにループフィルタ７、リップルフィ
ルタ８内のコンデンサ抵抗で決まる時定数に依存するの
とは異なり、Ｄ／Ａコンバータ４の出力抵抗とコンデン
サＣ4 とで決まる時定数にのみ依存している。この結
果、従来の方式では、ループフィルタ７、リップルフィ
ルタ８の特性を変えずしてはロックアップタイムの高速
化が図れなかったのに対し、本実施例によればＰＬＬ回
路の特性に直接関係しない、Ｄ／Ａコンバータ４の出力
抵抗とコンデンサＣ4 の値を減らすことでＰＬＬ回路の
特性を変えることなしにロックアップタイムの高速化が
図れる。
【００１３】本発明の実施例によれば、以下のような効
果が得られる。 （ａ）分周比の設定の切換え時にチャージアップが必要
となるのはコンデンサＣ4 のみなので、ロックアップタ
イムが短縮される。つまり、チャージアップに要する時
間はＤ／Ａコンバータ４の出力抵抗及びコンデンサＣ4
によって決まる時定数のみに依存するので、ＰＬＬ回路
のループ特性に影響を与えることなくロックアップタイ
ムの短縮が図れる。 （ｂ）Ｄ／Ａコンバータ４の出力とＶＣＯ５の入力端子
は直接接続されていないので、電圧は厳密に等しくなく
てもよく、分周比の設定の切換えの時のゲインのみ等し
ければ良い。その結果、従来例として示された図２、図
３の回路では、必要であった温度補正のためのデータ
が、本実施例では不要となる。
果が得られる。 （ａ）分周比の設定の切換え時にチャージアップが必要
となるのはコンデンサＣ4 のみなので、ロックアップタ
イムが短縮される。つまり、チャージアップに要する時
間はＤ／Ａコンバータ４の出力抵抗及びコンデンサＣ4
によって決まる時定数のみに依存するので、ＰＬＬ回路
のループ特性に影響を与えることなくロックアップタイ
ムの短縮が図れる。 （ｂ）Ｄ／Ａコンバータ４の出力とＶＣＯ５の入力端子
は直接接続されていないので、電圧は厳密に等しくなく
てもよく、分周比の設定の切換えの時のゲインのみ等し
ければ良い。その結果、従来例として示された図２、図
３の回路では、必要であった温度補正のためのデータ
が、本実施例では不要となる。
【００１４】最後に具体的な例として、１．９ＧＨｚ帯
で使用されるディジタルコードレステレフォンへ応用す
る場合、Ｄ／Ａコンバータ４が動作するのに必要なデー
タ量を計算する。１．９ＧＨｚディジタルコードレステ
レフォンの場合２０ＭＨｚの帯域幅に３００ｋＨｚ間隔
でチャンネルが設定されるので、Ｄ／Ａコンバータ４に
は、７ｂｉｔ（〜２５ＭＨｚ／３００ｋＨｚ）分のデー
タが必要となる。
で使用されるディジタルコードレステレフォンへ応用す
る場合、Ｄ／Ａコンバータ４が動作するのに必要なデー
タ量を計算する。１．９ＧＨｚディジタルコードレステ
レフォンの場合２０ＭＨｚの帯域幅に３００ｋＨｚ間隔
でチャンネルが設定されるので、Ｄ／Ａコンバータ４に
は、７ｂｉｔ（〜２５ＭＨｚ／３００ｋＨｚ）分のデー
タが必要となる。
【００１５】
【発明の効果】本発明によれば、基準電圧発生手段から
の出力によってフィルタリング手段のフィルタリングコ
ンデンサを充電しないようにしたので、ロックアップタ
イムを高速化することができる。
の出力によってフィルタリング手段のフィルタリングコ
ンデンサを充電しないようにしたので、ロックアップタ
イムを高速化することができる。
【図１】本発明の一実施例の回路。
【図２】従来の回路。
【図３】従来の回路。
１ コントロール ２ Ｎ分周器 ３ Ｒ分周器 ４ Ｄ／Ａコンバータ ５ 電圧制御発振器 ６ ディジタル位相比較器 ７ ループフィルタ ８ リップルフィルタ ９ ゲイン設定可変抵抗 ＣF 、Ｃ1 、Ｃ2 、Ｃ3 、Ｃ4 コンデンサ ＲF 、Ｒ1 、Ｒ2 抵抗 Ｎ ノード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/18 Ｄ
Claims (3)
- 【請求項１】入力電圧によって周波数が制御される電圧
制御発振器と、 前記電圧制御発振器の出力を分周データに応じて分周す
る分周器と、 前記分周器の出力の位相と基準信号発生手段からの出力
の位相とを比較し、その位相差に応じた信号を出力する
位相比較手段と、 前記位相比較手段の出力を、コンデンサによってフィル
タリングした後、このコンデンサの一端側から前記電圧
制御発振器に入力させるフィルタリング手段と、 前記分周データに応じた、基準電圧を出力し、出力端が
前記フィルタリング手段における前記コンデンサの他端
側としての基準電圧側に接続された基準電圧発生手段
と、を備えることを特徴とするＰＬＬ回路。 - 【請求項２】前記フィルタリング手段の前記基準電圧側
と接地電位との間にコンデンサが接続されている請求項
１記載のＰＬＬ回路。 - 【請求項３】前記基準信号発生手段は、基準信号発生器
と、その発生器からの出力を分周する分周手段とを有す
ることを特徴とする請求項１又は２記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5335144A JPH07202689A (ja) | 1993-12-28 | 1993-12-28 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5335144A JPH07202689A (ja) | 1993-12-28 | 1993-12-28 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202689A true JPH07202689A (ja) | 1995-08-04 |
Family
ID=18285260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5335144A Pending JPH07202689A (ja) | 1993-12-28 | 1993-12-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202689A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006135902A (ja) * | 2004-11-09 | 2006-05-25 | Kenwood Corp | Ｐｌｌ回路 |
-
1993
- 1993-12-28 JP JP5335144A patent/JPH07202689A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006135902A (ja) * | 2004-11-09 | 2006-05-25 | Kenwood Corp | Ｐｌｌ回路 |
| JP4691960B2 (ja) * | 2004-11-09 | 2011-06-01 | 株式会社ケンウッド | Ｐｌｌ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5694089A (en) | Fast frequency switching synthesizer | |
| US7405627B2 (en) | PLL frequency synthesizer | |
| US6704381B1 (en) | Frequency acquisition rate control in phase lock loop circuits | |
| US4952889A (en) | Loop filter modulated synthesizer | |
| EP1359670B1 (en) | Analog implementation of spread spectrum frequency modulation in a programmable phase locked loop (PLL) system | |
| JP4141247B2 (ja) | スペクトラム拡散クロック発生回路 | |
| JPS5917727A (ja) | フェ−ズロックル−プの帯域幅制御回路 | |
| JP3267260B2 (ja) | 位相同期ループ回路及びそれを使用した周波数変調方法 | |
| JP4357674B2 (ja) | 周波数シンセサイザ | |
| US5999024A (en) | Wide band phase locked loop circuit using narrow band voltage controlled oscillator | |
| KR19990023417A (ko) | 위상동기루프회로 | |
| JP3923150B2 (ja) | 周波数シンセサイザ | |
| JPH07202689A (ja) | Ｐｌｌ回路 | |
| JP4392949B2 (ja) | 周波数シンセサイザ | |
| JPH08274635A (ja) | 位相ロック回路 | |
| GB2356501A (en) | PLL control circuit | |
| JP2005236431A (ja) | 周波数シンセサイザー | |
| JP2002237750A (ja) | 時間的遅延の短い周波数比較装置 | |
| JP2885662B2 (ja) | Ｐｌｌ回路 | |
| JPH0786930A (ja) | 位相同期回路 | |
| JP2666682B2 (ja) | Ｐｌｌ回路 | |
| JP4082207B2 (ja) | 周波数シンセサイザ | |
| US6949980B2 (en) | Phase-locked loop with high frequency adjustment of the operating range of the oscillator | |
| JP3097080B2 (ja) | 位相同期ループ回路 | |
| JPH10200406A (ja) | Ｐｌｌ回路 |