JPS5917727A - フェ−ズロックル−プの帯域幅制御回路 - Google Patents

フェ−ズロックル−プの帯域幅制御回路

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JPS5917727A
JPS5917727A JP58115290A JP11529083A JPS5917727A JP S5917727 A JPS5917727 A JP S5917727A JP 58115290 A JP58115290 A JP 58115290A JP 11529083 A JP11529083 A JP 11529083A JP S5917727 A JPS5917727 A JP S5917727A
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00Networks using active elements
    • H03H11/02Multiple-port networks
    • H03H11/04Frequency selective two-port networks
    • H03H11/12Frequency selective two-port networks using amplifiers with feedback
    • H03H11/1291Current or voltage controlled filters
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00Oscillators
    • Y10S331/02Phase locked loop having lock indicating or detecting means

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (発明の背景) この発明は、フェーズロックループ(PLL)の制御回
路、特に、周波数シンセザイ1fに用いられるフェーズ
【コツクループの帯域幅制御回路に関する。
周波数シンセサイザにおいて、比較的広範囲の選択可能
な周波数を提供り−るためにフェーズロックループが使
用され−Cい−C1この周波数は代表的にはクリスタル
で制御された基準発振器の安定度を備えている。このよ
うな広範囲にねIこる周波数を得るには、フェースロッ
クループのフィルタが可変帯域幅を右す−ることが必要
とされ、周波数の変更がブOグラムされあるいは要望さ
れた時に周波数の変更が短時間で行41えるようにし−
Cいる。
この変更速度(時間)はループ制御電圧に依存し、該電
圧は、まず、利用可能なループ利得によって制限される
。つぎに、雑音、および基準周波数による電圧制御発振
器の周波数変調を軒減りるために、フェーズロックルー
プ制御ラインに比較的低いカッ1〜′Aフ周波数を有し
たフィルタを挿入りるh、ループ制御電圧はさらに制限
される。本発明名の知り得た従来技術の回路においては
、フェーズ[1ツクループのフィルタの切替えは、大概
、固定タイミング回路(たとえば、ワンショットマルチ
バイブレータ)を用いC行なわれUd3す、該タイミン
グ回路は初期に比較的広いフィルタ帯域幅で1−1ツタ
できるようにしCいる。タイミング回路の時間が切れた
後、タイミング回路はフィルタを比較的狭い帯域幅に切
替え−Cいる。しかしながら、こ7°゛ のようなタイミンク回路は、それに付随する種々の問題
を有している。まづ、電源電圧からの雑音のバーストや
パルス等のなんらかの理由によって電圧制御発振器の[
−1ツタがはずれると、通常のロック検出器は数ミリ秒
の間口ツクされ(いない状態を検出できない場合があり
、このため、周波数源として電圧制御発振器を用いる送
信機は、隣接する周波数スペクトルのかなりの部分にわ
たるキャリヤづなわら高レベル雑音を発生ずる可能性が
ある。つぎの問題は、電圧制御発振器が新しく指令され
た周波数に落着くまでの時間として割り当てられた固定
時間が、場合によっては特定の周波数変更のために充分
でないかもしれないことである。この場合、固定時間の
後で、かつ送信機が指令された周波数に落着く前に帯域
幅が減少されると、送信機周波数が正常になるまで、送
信機は希望しない周波数を発生し、これに伴なっ−C干
渉が生ずることとなる。
理想的な観点からは、比較的早くかつ広範囲な周波数変
更が7エーズロツタループ中の比較的広帯域フィルタ回
路によってなされるべきCある。
電圧制御発振器が新しく指令された周波数を発生した後
では、フィルタ回路は比較的狭い帯域幅を提供づべきで
ある。
(発明の概要) この発明は、フェーズロックループのノイルタ帯域幅を
制御する改良回路を提供する。本回路は、位相検出器の
出力信号を用い、この出力信号から比較的高い信号と比
較的低い信号をつくる。低信号は、充電回路によって遅
延された高信号と、第1の比較器によって比較される。
高信号は、充電回路によって遅延された低信号と、第2
の比較回路によって比較される。位相検出器の出力が増
加した場合、第1の比較器は、高信号充電回路による遅
延が終るまで、高信号を超える低信号に応答して出力を
発生する。位相検出器の出力が減少した場合、第2の比
較器は、低信号充電回路による遅延が終るまで、高信号
を超える低信号に応答して出力を発生づる。比較器の出
力は組み合わされの持続時間の間、回路出力が発生され
る。この持続時間の間、回路出力は、フィルタを広帯域
にリ−るために使用づ−ることかできる。回路出力がな
くなった時に、フィルタの帯域幅を減少さけることがで
きる。
本発明の構成要件は特許請求の範囲に特定され明確に記
載されているが、本発明の構成、作用、ならびに利点は
、添イ」の図面を参照した以下の説明により良く理解で
きるであろう。
(好ましい実施例の説明) 本発明を説明づるにあたり、フェーズロックループを有
する公知の周波数シンセサイザに用いた本発明の制御回
路を示す第1図のブロック図をまず説明する。当該技術
で知られているように、この種のシンセサイザは、通常
クリスタル制御された安定な基準発振器10を有づる。
この発振器の周波数は、希望により、周波数逓倍しても
分周してもよいが、その後で位相検出器11の第1人力
に印加される。位相検出器11の出力は、フィルタ回路
12を介して電圧制御発振器13の入力に印加される。
発振器13の出力は、無線送信機あるいは受信機等の適
当な用途に用いられる。発振器13の出ツノは回路未着
に従っC周波数逓倍もしくは分周してもよい。第1図に
承り例にJ5いては、発振器13の出ツノは分周器14
によつ−C分周されて位相検出器11の第2人力に印加
されるものとした。当該技術C知られでいるように、発
振器13の出力信号に適用される除数を変化させるため
に、従ってフェーズロックループによって供給される発
振器13の出力を変化さけるために、分周器14にチャ
ンネル選択器15を接続C・きる。
以上説明した回路は当該技術で公知である。既に述べた
ように、チャンネル選択器15が急速に切替えられて、
分周器14の除数を比較的大きく変化させた場合、フェ
ーズロックループは、ロックしC電圧制御発振器13に
新しい所望の出力周波数を発生させるのにかなりの時間
を要求り−る。
このことは、特に、発振器13からの雑音およびスプリ
アス放射を軽減するのに通常要求される条件である比較
的狭い帯域幅をフィルタ12が有する場合にそうである
。そして、フェーズロックループのロックがはずれてい
る間、発振器13は、望ましくなく、かつ、広範囲に変
化する出力周波数を発生覆る可能性があり、しばしばこ
のような周波数を発生する。これら望ましくない影響を
減少させるために、本発明によれば、位相検出器11の
出力を受Gノ、この出ノJをフィルタ12に供給して所
定の動作に従っ−Cフィルタ12の帯域幅を切替えさせ
る制御回路20を提供する。詳しく以下述べるが、制御
回路20は、位相検出器11の比較的低い出力に応答し
て第1の出力を発生する。
この第1の出力は、フィルタ12を比較的狭い帯域幅に
して、発振器13からの雑音および他の望ましくない放
射を減少させるために用いることができる。制御回路2
0は、位相検出器11の比較的高い出力に応答して、こ
の高い出力が前述の低い出力にさがるまで、第2の出力
を発生りる。制御回路20からの第2の出力は、フィル
タ12を比較的広い帯域幅にし−(、フェース「Jツク
ルーフの急速なロックを1跨ることができるようにりる
ために用いられる。制御回路20に、チャンネル選択器
15から得られる周波数変更信号Ab、位相検出器11
か61υられるL1ツクはずれイ1;月を供給りること
もできる。これら信号によつC1制御回路204よ、フ
ィルタ12を広い帯域幅にJるために用いられる第2の
出力を発生ずることができる。
第2の出力が発生されている間、送信機およびまたは受
信機に印加してこれら装置を一時的に遮断するための出
力を制御回路20から’+5fることもCきる。
第2図は、第1図の制御回路20の好ましい実施例の概
略回路図を示す。位相検出器11からの信号は、入力端
子22と、たとえば接地点である基準電位点との間に直
列接続された抵抗R1、R2より成る分圧器に印加され
る。この分圧器は、位相検出器信号が端子1−1の比較
的高入力と端子りの比較的低入力とを持つようにりる。
高入力端子1−1は、抵抗R4を介して、比較器回路と
しC接続された演算増幅器A1のマイナス入力に結合さ
れ、また抵抗R6を介しC同様に比較器回路としく接続
された演算増幅器A2のマイナス入力に結合されでいる
。低入力端子しは、抵抗R3を介しC増幅器△1のプラ
ス入力に結合され、抵抗1<5を介して増幅器A2のプ
ラス人力に結合されている。
キレバシタC1より成る時間遅延回路は、増幅器A1の
ンイノス人力と接地点との間に接続され、キャパシタC
2より成る時間遅延回路は、増幅器△2のグラス人力と
接地点との間に接続され−Cいる。これら遅延回路は、
後述する理由による時間遅延を提供する。増幅器A1、
A2の出力は、隔離ダイオードI) 1 、D 2を介
して共通用ツノバス21に結合されでいる。出力バス2
1は、隔離ダイオードD3を介して、比較器回路として
接続された演算増幅器へ3のマイナス入力に結合され、
また、隔離ダイA−ドD4を介して、比較器回路として
接続された演算増幅器A4のプラス人力に結合されてい
る。電圧B+と接地点間に直列接続された抵抗RIO1
IR11によって電圧基準回路が提供されCいる。増幅
器へ3のプラス入力と増幅器A4のマイナス人力とは抵
抗RIO11(11の接続点に接続されている。さらに
、抵抗R8とキャパシタC3とより成るフィルタ回路が
増幅器△3のマイナス人力と接地点間に接続され、抵抗
[<9とキレパシタC4とより成るフィルタ回路が増幅
器A4のグラス人力と接地点間に結合されている。最後
に、[1ツクはずれ13号がタイA−ド(〕5を介して
共通用ツノパス21に接続され、周波数変更信号が隔離
タイオードD6を介して共通出力ハス21に結合されて
いる。
増幅器A3の出力は、送信供およびまたは受信機を遮断
リ−るためにこれら装置に印加りることかでき、また、
増幅器A4の出力はフィルタ12の特性を変化させるた
めにフィルタ12に接続りることができる。増幅器Δ1
、A2の出力は、増幅器△3のマイナス端子と増幅器A
4のプラス端子に印加される。通常、増幅器A3のプラ
ス端子には抵抗R10によって正の電圧が供給されてい
るので、増幅器Δ3は出力を発生する。従って、増幅器
A3の出ツノが消滅したことを利用しC1無線送信機あ
るいは無線受信機のいずれか、あるいは望むならばその
両方を遮断することができる。通常、増幅器A4のマイ
ナス端子には抵抗R10によって正の電圧が供給されて
いるので、増幅器A4は出力を発生しない。増幅器へ4
が出力を発生しない時、これを利用してフィルタ12を
比較的狭い帯域幅にすることができる。しかし、増幅器
A4が出力を発生している時、これを利用してフィルタ
12を比較的広い帯域幅にすることができる。このよう
な帯域幅は各種の公知の方法、たとえば、フィルタ回路
にキャパシタを(=J加したり除いたり1−ることによ
って達成できる。
第2図の回路の動作を、第3図の共通時間軸に沿ってプ
[lットされた波形を参照して説明づる。
第3図(A)は位相検出器11から制御回路に印加され
る人力信号を承り。第3図(13)は増幅器へ1に印加
される人力を示し、破線はマイナス端子への人力、実線
はプラス端子への人力をあられり。第3図(0)は増幅
器A2に印加される入力を示し、破線はマイナス人力へ
のパノノ、実線はプラス人力への入力をあられづ。第3
図(D)は増幅器へ1の出ツノを承し、第3図(に)は
増幅器Δ2の出力を示す。
時刻−1−1以前にJ3いて、第3図(A)に示される
ように、制御回路の人力は安定な、リ−なわら正規の値
であるとする。この正規の人力C・は、増幅器A1のマ
イナス端子入ツノは増幅器A1のプラス端子人力を趙え
るので、増幅器A1は出力を発生しない。同様に、増幅
器A2のマイノース端子人力は増幅器Δ2のプラス端子
人力を追えるのC゛、増幅器A2は出力を発生しない。
増幅器AI、A2からの出力がなく、ljラックずれイ
に月および周波数変更信号もない場合、送信機およびま
たは受信機のターンオンを相持させるために使用できる
ように出力が増幅器A3から供給され、フィルタ12を
狭い帯域にり゛るために使用できるように何ら出力が増
幅器A4から供給されない。時刻−[1にあい−C1人
力が、基準発振器信号と制御発振器信号との位相差に応
じη−比較的小さな値だ(〕土臂りるものとりる。この
上昇は、増幅器へ1のプラス端子と増幅器A2のマイノ
ース端子の電圧を同様に1臂さける。増幅器へ1のマイ
ナス端子と増幅器A2のプラス端子の電圧も−[胃りる
がギA・バシタC1、C2を充電しなければならないの
−ぐ、よりゆるやかに上昇する。しかし、入力の」二臂
が小さいために、1曽幅器A1のマイナス端子の電圧は
プラス端子の電圧の上りに捕まる。増幅器へ2のマイナ
ス端子の電圧は明らかにプラス端子の゛電圧の上方に捕
まる。その結果、第3図(D)および(E)に示される
ように時刻]−1においてどの増幅器も出力を発生しな
い。時刻12にJ3い−(、入力は初期の安定な値に下
降−4る。増幅器A1のプラス端子と増幅器へ2のマイ
ナス端子の電圧は同様にト降するが、増幅器A1のマイ
ナス端子と増幅器A2のプラス端子の電圧はキャパシタ
C1、C2がlJ9.電しな【)ればならないのでゆる
やかに下降する。しかし、小さな下降のため、マイノー
ス端子の電Ljlは各プラス端子の電圧より上方に滞ま
るのC゛どの増幅器も出力を発生じない。
時刻T3にd3いY、人力が正規の値よりも下りに少し
減少づるものとする。この減少によって増幅器の端子電
圧はh刻−F2においC説明したように−F降りる。こ
の場合、マイナス端子の電圧は各プラス端子の電圧の土
ノjに浦まりつづ゛りるのCどの増幅器も出力を発生し
ない。時刻−14にJ5いて、人力が正規の安定な餡に
1−胃りるものとりる。この上背によって、増幅器A1
、A2の人力は時刻1−1にa3いで説明したと同様の
変化に従う。ここでもまた、どの増幅器も出力を発生し
ない。
時刻T5にa5いては、これまでと異なり、入ツノが、
比較的大きな鉛で゛、少なくとも回路定数によって設定
されるしきい値以上に増加りるものとり−る。このよう
な大きな増加は、基準発掘器(n号と制御発振器信号ど
の間の大きな位相差を反映りるものであろう。これによ
って、増幅器△1のプラス端−子の電圧は増幅器△1の
ンイブス端子の電圧より高り−1ニ昇りる。これはマイ
ナス端子の電圧の増加がキャパシタC1の所要の充電に
よって遅れるからである。キ17パシタC1が充電され
−C1増幅器Δ1のマイナス端子の電圧がプラス端子の
電圧を超えるようになるまでの間、増幅器A1は第3図
(D)に示すように時刻T b 7)11ろプラス出力
を発生する。しかし、増幅器A2は、第3図(C)に示
すように、マイナス入力がプラス入力を超えくいるのC
゛出力光牛しない。増幅器Δ1の出力は、送信機および
受信機をターンオフできる出力を増幅器A3から発生さ
せると共1こ、フィルタ12を広い帯域にづる出力を増
幅器A 4 hs tら発生させる。
時刻[−6にJ3いC1第3図(A)に示−りように、
人力が正規の値に急速に減少するものとりる。増幅器A
1の一グラス端子の電圧はマイノース端子の電圧の下方
に捕まるので増幅器A1は出ツノを発生しない。しかし
、増幅器△2のプラス端子の電圧はキャパシタC2を経
て放電するので、増幅器A2のマイナス端子の電圧はプ
ラス端子の電圧の下方に急速に減少づる。この放電の際
、増幅器A2は、第3図(E)に示されるように、出力
を発生リ−る。
増幅器へ2の出力は、送信機お」:び受ir; mをタ
ーンオフできる出力を増幅器Δ3から発生さけると共に
、フィルタ12を広い帯域幅にJる出力を増幅器Δ4か
ら発生させる。
時刻T7におい−C,第3図(A)に小りように、入力
が急速に低い値に減少するものとりる。この減少によっ
て、増幅器Δ2は、11.5刻16i(“の動作で述べ
たと同様の方法によって、時刻−[7において出力を発
生づる。時刻T7Cの減少の大きさが、時刻T6での減
少の人ぎさよりも人であるので、時間遅延がより大きく
、そして、時刻17での出力の時間幅は時刻T6での出
力の時間幅よりも大きい。
最慢に時刻T8にd3いC1第3図(A>に承りように
、入力が急速に正規の値に上品りるものとする。この上
昇によって、時刻−[5での動作で述べたように、増幅
器へ1ば出力を発生し、増幅器A2は出力を発生しない
。時刻下8での増加の大きさが、時刻−r’ 5 ”C
の増加の大きさよりも人であるので、時間遅延がより大
きく、h刻T8ぐの出力の時間幅は時刻−15での出力
の時間幅よりし大きい。
さらに異なった入力変化は、別な異なった時間幅の出力
を生じるが、このことは、当業者には、第3図を参照し
て説明した上記の例から本発明の制御回路の動作が理解
されるである・)。
隔離ダイオードD5、l) 6を介し−C印加されるロ
ックはずれ信号および周波数変更信号を、増幅器A3の
マイナス端子と増幅器A4のプラス端子に印加して、増
幅器A1、A2からの出力と同じ機能を達成することも
できる。このように、ロックはずれ信号および周波数変
更信号は、前述した機能のため、出力を増幅器△3から
除き、増幅器A4から供給さけることができる。
本発明のフェーズ[1ツクループに使用される新しい改
良制御回路は、位相検出器からの入ツノ信号の変化の大
きさに従った時間幅を右丈る制御信号を供給するためひ
あることが容易に理解できよう。
本発明の実施例を一例のみ説明したにりぎないが、当業
者にとって種々の変形が可能であることが認識できよう
。増幅器A1、A2、A3、A4によって与えられる比
較器回路は、演粋増幅器が好ましいが、他の種々の形を
とり得る。また、キャパシタC1、C2によってhえら
れる遅延回路も種々の形式のものでよく、回路条件に従
った時間遅延を与えることができる。従つ−C1本発明
を特定の実施例を参照して説明したが、本発明の精神あ
るいは特許請求の範囲から逸1112リ−ることなく神
々の変形例がつくれることは理解されるべきである。
【図面の簡単な説明】
第1図は、)1−ズUツクルーゾと本発明による制御回
路とを有した周波数シンL!4ノイナのブロック図であ
り、 第2図は、制御回路の好ましい実施例の概略回路図であ
り、そして、 第3図は、第2図の制御回路の動作を説明するため波形
図Cある。 主な符号の説明 10・・・・・・基準発搬器、 11・・・・・・位相検出器、 12・・・・・・フィルタ、 13・・・・・・電圧制御発振器、 14・・・・・・分周器、 15・・・・・・ヂャンネル選択器、 20・・・・・・制御回路、 A1、A2、A3、A4・・・・・・演算増幅器、R1
、R2・・・・・・抵抗、 C1、C2・・・・・・キャパシタ 特許出願人

Claims (1)

  1. 【特許請求の範囲】 1、基準発振器、制御発揚器、これら発振器に結合され
    た入力を持つ位相検出器、および位相検出器の出ツノと
    制御発揚器の制御人力どの間に結合されたフィルタを有
    づ−る)l−ズf−1ツクループの制御回路であって、 a、前記位相検出器の出力電圧に応じて、比較的高電圧
    および比較的低電圧をつくる出力を持つ入力回路と、 b、各々第1および第2の人力、並びに出力を持つ第1
    および第2の比較器回路ど、 C1前記第1および第2の比較器回路の第1の人力を前
    記入力回路の低電圧出力に結合りる手段回路の高゛心圧
    出力に結合する手段と、e、前記第1の比較器回路の第
    2の人力に結合された遅延回路と、 f、前記第2の比較器回路の第1の人力に結合された遅
    延回路と、 9、前記第1および第2の比較器回路の両川力に結合さ
    れ、前記フィルタに印加tl−るための制御信号を発生
    り−る出力手段とを有する※ことを特徴とする制御回路
    。 2、前記出力手段が、前記第1および第2の比較器回路
    の出力に結合された第1の入力と、基準電圧に結合され
    た第2の入力とを持つ比較器回路を含んでいる特許請求
    の範囲第1項記載の制a回路。 3、前記出力手段に結合された別個の制御(i’i号用
    入用入力回路らに有する特許請求の範囲第1項あるいは
    第2項記載の制御回路。 4、前記ガ延回路の各々が、キVパシタ充電回路を右し
    Cいる特許請求の範囲第1項あるいは第2項記載の制御
    回路。 5、a0位相検出器出力に結合され、位相検出器出力に
    関連した比較的高い信号を供給し、ならびに位相検出器
    出力に関連した比較的低い信号を供給りる分圧器回路と
    、 b、各々第1および第2の入力と、該第2の入力を超え
    る該第1の入力に応答しC第1の大きさを持ら、また該
    第1の入力を超える該第2の入ノjに応答しC第2の大
    きさを持つ出力どをイj?lる第1 J3よび第2の比
    較器回路と、 C0前記分圧器回路を前記第1 J3よび¥32の比較
    器回路の第1の入力に結合しで、前記低い信号を該第1
    の人力に印加づる手段と、 d、前記分圧器回路を前記第1 J5よび第2の比較器
    回路の第2の人力に結合しC1前id高い信号を該第2
    の入力に印加する手段と、 e、前記第1の比較器回路の第2の入力に結合された第
    1の時間遅延回路と、 f、前記第2の比較回路の第1の人力に結合された第2
    の時間遅延回路と、 Q、前記第1および第2の比較器回路の出力を組み合わ
    せて、フェーズロックループ回路のフィルタ回路を制御
    する手段とをM’ tlるフェーズロック゛ループ制御
    回路。 6、前記比較器回路が演算増幅器を右する特許請求の範
    囲第5項記載の制御回路。 7、前記組み合わせる手段が、前記比較器回路の出力の
    うち所定の大きさを超える出力に応答して出力を発生り
    −るしきい値回路を右する特許請求の範囲第5項あるい
    は第6項記載の制御回路。 8、前記時間遅延回路は、信号レベルの変化に対して時
    間遅延を導入し、この時間遅延が信号レベルの変化量に
    関連している特許請求の範囲第5項あるいは第6項記載
    の制御回路。 9、前記時間d延回路は、信号レベルの変化に対して時
    間遅延を導入し、この時間遅延が信号レベルの変化量に
    関連している特許請求の範囲第7項記載の制御回路。
JP58115290A 1982-06-28 1983-06-28 フェ−ズロックル−プの帯域幅制御回路 Granted JPS5917727A (ja)

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