KR100698864B1 - 클록 발생 회로 및 클록 발생 방법 - Google Patents

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Abstract

본 발명은 스펙트럼 확산 클록을 발생하고, 참조 클록 신호 및 출력 클록 신호의 위상을 고정밀도로 제어하는 것이 가능한 클록 발생 회로 및 클록 발생 방법을 제공하는 것을 목적으로 한다.
입력 분주부(70)는 입력 클록 신호(CLKR)를 50 분주하고, 분주 입력 클록 신호(CLKS)를 출력한다. DLL 회로(80)는 지연 제어 신호(DCS1, DCS2)를 구하는 동작을 행한다. 변조 회로(40)는 지연 제어 신호(DCS1, DCS2) 및 변조 제어 회로(50)로부터 출력되는 변조 신호(MOD)에 따라서, 분주 입력 클록 신호(CLKS)를 변조하고, 변조 클록 신호(CLKN)를 출력한다. 위상 비교기(11)는 변조 클록 신호(CLKN) 및 분주 내부 클록 신호(CLKM)의 위상차를 검지한다. 클록 생성부(20)는 위상 비교기(11)의 위상차 신호에 따른 주파수의 출력 클록 신호(CLKO)를 생성한다.

Description

클록 발생 회로 및 클록 발생 방법{CLOCK GENERATION CIRCUIT AND CLOCK GENERATION METHOD}
도 1은 스펙트럼 확산 클록 발생 회로(1)의 회로 블록도.
도 2는 DLL 회로(80)의 회로도.
도 3은 변조 회로(40)의 회로도.
도 4는 변조 회로(40)의 타임차트.
도 5는 단계 S1 내지 단계 S4에서의 파형도.
도 6은 단계 S5 내지 단계 S8에서의 파형도.
도 7은 리로드값(CR), 변조 신호(MOD) 및 주기(TN)의 상관표.
도 8은 특허 문헌 1에 관한 스펙트럼 확산 클록 발생 회로의 회로 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 스펙트럼 확산 클록 발생 회로
20 : 클록 생성부
44 : 셀렉터
50 : 변조 제어 회로
60 : 귀환 분주부
70 : 입력 분주부
80 : DLL 회로
CLKD1 내지 CLKD10 : 지연 클록 신호
CLKM : 분주 내부 클록 신호
CLKN : 변조 클록 신호
CLKO : 출력 클록 신호
CLKR : 입력 클록 신호
CLKS : 분주 입력 클록 신호
DCS1, DCS2 : 지연 제어 신호
MOD : 변조 신호
본 발명은 클록 발생 회로에 관한 것이며, 특히 참조 클록 및 출력 클록 신호의 위상차를 고정밀도로 제어하여 스펙트럼 확산을 위한 주파수를 변조하는 클록 발생 회로 및 그 제어 방법에 관한 것이다.
최근, EMI(Erectro Magnetic Interference: 전자 장해) 잡음을 경감하는 스펙트럼 확산 클록 발생기(Spectoram Spread Clock Generator: 이하, SSCG라고 도 함)가 주목을 모으고 있다. SSCG는 PLL 회로를 구비하고, 출력 클록 신호에 관해서, 참조 클록에 대한 주파수를 로크하는 동시에 주파수를 변조함으로써, 출력 클록 신호의 주파수 스펙트럼을 확산한다. SSCG를 이용하면 효율적으로 EMI 잡음 대 책을 행할 수 있기 때문에, 지금까지 SSCG의 이용이 곤란했던 장치에 대하여도, SSCG의 이용을 가능하게 하는 것에 대한 요망이 높아지고 있다.
도 8에 도시하는 특허 문헌 1에는 PLL 회로(102)(Phase Locked Loop: 위상 동기 루프)를 구비한 종래의 스펙트럼 확산 클록 발생 회로가 개시되어 있다. 도 8에 도시한 바와 같이, 발진 클록 신호 CLKO(100)(이후, 출력 클록 신호라고도 함)를 지연시키고, 각각 위상이 다른 복수의 지연 클록 신호를 생성하는 DLL 회로(108)와, 복수의 지연 클록 신호 중 하나를 선택하여 선택 클록 신호(CLKS)(100)를 출력하는 셀렉터(109)를 구비하고 있다. 셀렉터(109)에 있어서, 지연 클록 신호가 전환됨으로써, 스펙트럼 확산을 위한 주파수가 변조된다. 셀렉터(109)로 변조된 클록 신호는 귀환 분주 회로(110)로 분주되고, 비교 클록 신호 CLKC(100)가 생성된다.
또한, 상기한 관련 기술로서 특허 문헌 1 내지 4가 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 2005-200083호 공보
[특허 문헌 2] 일본 특허 공개 2005-4451호 공보
[특허 문헌 3] 일본 특허 공개 평 7-202652호 공보
[특허 문헌 4] 일본 특허 공개 평 7-235862호 공보
도 8에 도시하는 종래 기술에서는 셀렉터(109)에 있어서, 발진 클록 신호 CLKO(100)의 1 주기 내에서 복수의 지연 클록 신호 중 하나를 선택 전환함으로써 변조 동작을 행한다. 이 때, 지연 클록 신호의 상승 엣지, 하강 엣지 부근에서의 신호 레벨이 안정되지 않은 영역에서 전환이 행해지면, 스파이크 잡음이 발생한다. 또한, 전환 전의 지연 클록 신호의 변화 엣지가 발생하는 타이밍과, 전환 후의 지연 클록 신호의 변화 엣지가 발생하는 타이밍의 중간 타이밍에서 전환이 발생하면, 각각의 변화 엣지가 출력되고, 전환 전후로 해저드가 발생한다. 그러나 종래 기술에는 이들 스파이크 잡음이나 해저드 발생 방지를 위한 수단이 개시되어 있지 않기 때문에 문제가 된다.
또한 도 8에 도시하는 종래 기술에서는, 발진 클록 신호 CLKO(100)의 주기가 짧아짐에 따라, 안정된 전환 동작을 행하기 위한 시간 마진이 작아진다. 특히 최근의 반도체 집적 회로의 동작이 고속화됨에 따라, 발진 클록 신호 CLKO(100)의 주파수가 높아지는 경우에 있어서, 전환 동작의 시간 마진을 확보할 수 없기 때문에 문제가 된다.
본 발명은 상기 과제 중 적어도 하나를 해소하기 위해 이루어진 것으로, 스펙트럼 확산 클록을 발생하고, 참조 클록 신호 및 출력 클록 신호의 위상을 고정밀도로 제어하는 것이 가능한 클록 발생 회로 및 클록 발생 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 관한 제1 사상에서의 클록 발생 회로는, 참조 클록을 입력으로 하여, 변조 신호에 따라 출력 클록의 스펙트럼을 확산하는 클록 발생 회로로서, 입력되는 참조 클록을 분주하여 분주 참조 클록으로서 출력하거나, 입력되는 출력 클록을 분주하여 분주 출력 클록으로서 출력하는 분주 회로와, 분주 참조 클록 또는 분주 출력 클록 중 어느 하나에 대하여, 각각 위상이 다른 복수의 지연 클록을 생성하는 제1 지연 회로와, 변조 신호에 따라, 참조 클록 또는 출력 클록 중 지연 클록에 대응하는 쪽의 클록에 기초하는 타이밍에서 복수의 지연 클록 중 어느 하나를 선택하여 출력하는 선택 회로와, 분주 참조 클록 또는 분주 출력 클록 중 지연 클록에 대응하지 않는 쪽의 클록과 선택 회로에 의해 선택되는 지연 클록의 위상을 비교하고, 비교 결과에 따른 신호를 출력하는 위상 비교기를 구비하는 것을 특징으로 한다.
제1 사상에서의 클록 발생 회로에 있어서, 상기 분주 회로는 입력되는 상기 참조 클록을 분주하여 분주 참조 클록으로서 출력하는 제1 분주 회로와 입력되는 상기 출력 클록을 분주하여 분주 출력 클록으로서 출력하는 제2 분주 회로를 포함하며, 상기 클록 발생 회로는 참조 클록 또는 출력 클록 중 어느 하나를 각각 제1 분주 회로 및 제2 분주 회로로 분주한다. 그 후, 분주 후의 분주 참조 클록 또는 분주 출력 클록 중 어느 하나를 제1 지연 회로로 지연시키고, 각각 위상이 다른 복수의 지연 클록을 생성한다. 이와 같이, 지연시키기 전에 분주를 행함으로써 참조 클록과 분주 참조 클록의 조합, 또는 출력 클록과 분주 출력 클록의 조합을 얻을 수 있다.
제1 지연 회로에 있어서, 분주 참조 클록에 대하여 지연 클록이 생성되는 경우를 설명한다. 참조 클록과 분주 참조 클록은 서로 위상이 일치하게 되고, 분주 참조 클록의 주기가 참조 클록의 주기보다 커진다. 따라서, 참조 클록을 기준으로 함으로써, 반드시 분주 참조 클록의 주기 내에서 임의의 소정의 시간을 지정할 수 있다. 즉 선택 회로에서, 분주 참조 클록 신호 및 지연 클록 신호의 신호 레벨이 안정되어 있는 시간을, 참조 클록을 기준으로서 하여 지정하고, 이 지정 시간에서 변조 신호에 따라 클록 선택 동작을 행할 수 있다. 이에 따라, 스파이크 잡음이나 해저드의 발생을 방지할 수 있기 때문에, 위상 비교기로 정확히 위상을 비교할 수 있고, 그 결과 출력 클록 신호의 주파수 스펙트럼을 고정밀도로 확산하는 것이 가능해진다.
또한, 분주 참조 클록의 주기는 참조 클록의 주기보다 커진다. 따라서 참조 클록을 제1 지연 회로로 지연시켜 선택 회로로 선택하는 경우에 비해, 분주 참조 클록을 제1 지연 회로로 지연시켜 선택 회로로 선택하는 경우에 신호 레벨이 안정되어 있는 시간 영역을 크게 취할 수 있다. 따라서 제1 사상에서의 클록 발생 회로의 안정 동작 마진을 확대하는 것이 가능해진다.
또한, 제1 지연 회로에서 분주 출력 클록에 대하여 지연 클록이 생성되는 경우에서의 동작도 마찬가지이다.
(실시예)
이하, 본 발명의 실시에 관한 반도체 장치에 관해서 구체화한 일례인 제1 실시형태를 도 1 내지 도 6을 참조하면서 상세히 설명한다. 도 1은 스펙트럼 확산 클록 발생 회로(1)의 실시형태를 도시하는 회로 블록도이다. 이 스펙트럼 확산 클록 발생 회로(1)는 위상 비교부(10)와, 클록 생성부(20)와, 변조 회로(40)와, 귀환 분주부(60)와, 입력 분주부(70)와, DLL 회로(80)를 구비한다. 입력 클록 신호(CLKR)는 주파수가 25(MHz), 주기(T0)가 40(ns)의 클록 신호이다. 입력 분주부(70)는 입력 클록 신호(CLKR)를 50 분주하여 분주 입력 클록 신호(CLKS)를 출력한다. 분주 입력 클록 신호(CLKS)의 주기(T1)는 2500(ns)이다. 또한 귀환 분주부(60)는 출력 클록 신호(CLKO)를 50 분주하여 분주 내부 클록 신호(CLKM)를 출력한다. DLL 회로 (80)에는 입력 클록 신호(CLKR)가 입력되고, 지연 제어 신호(DCS1, DCS2)가 출력된다. 변조 회로(40)는 입력되는 지연 제어 신호(DCS1, DCS2)에 따라서, 분주 입력 클록 신호(CLKS)를 지연시킨다. 그리고 변조 회로(40)로부터는 변조 클록 신호(CLKN)가 출력된다. 이 중 위상 비교부(10)와, 클록 생성부(20)와, 귀환 분주부(60)는 PLL(Phase Lock Loop) 회로를 구성하고, 변조 클록 신호(CLKN) 및 분주 내부 클록 신호(CLKM)의 위상차가 일정하게 되도록 제어한다.
위상 비교부(10)는 위상 비교기(11)와, 차지 펌프(12)와, 루프 필터(13)를 포함하고 있다. 위상 비교기(11)는 변조 클록 신호(CLKN) 및 분주 내부 클록 신호(CLKM)의 상승 엣지의 시간차를 검출하고, 검출 결과에 따른 펄스 폭의 위상차 신호(UP, DN)를 출력한다. 즉, 변조 클록 신호(CLKN)보다 분주 내부 클록 신호(CLKM)의 상승 엣지가 지연되는 경우에는 각 상승 엣지의 시간차에 따른 펄스 폭으로 위상차 신호(UP)를 출력한다. 또한, 이 반대의 경우에는 각 상승 엣지의 시간차에 따른 펄스 폭으로 위상차 신호(DN)를 출력한다.
차지 펌프(12)는, 위상차 신호(UP, DN)에 따라 루프 필터(13)에 대하여 플러스 또는 마이너스의 위상차 전류(IP)를 공급한다. 즉, 위상차 신호(UP)가 입력되는 경우에는 플러스 전류를 공급하고, 위상차 신호(DN)가 입력되는 경우에는 마이너스 전류를 공급한다. 루프 필터(13)는 차지 펌프(12)가 출력하는 위상차 전류(IP)를 적분하여 제어 전압(VC)을 출력한다. 클록 생성부(20)는 루프 필터(13)로부터의 제어 전압(VC)에 따른 주파수의 출력 클록 신호(CLKO)를 생성한다.
DLL 회로(80)의 회로도를 도 2에 도시한다. DLL 회로(80)는 제1 전류원부 (81) 및 제2 전류원부(83), 지연 회로(82), DLL 제어 회로(84)를 구비한다. 제1 전류원부(81) 및 제2 전류원부(83)는 각각 20 개의 전류원을 구비한다. 지연 회로(82)는 직렬 접속되는 20 개의 버퍼를 구비한다. 지연 회로(82)의 각 버퍼의 전원 단자에 대응하여 제1 전류원부(81)의 전류원이 접속된다. 또한 지연 회로(82)의 각 버퍼의 접지 단자에 대응하여 제2 전류원부(83)의 전류원이 접속된다. 또한 제1 전류원부(81)는 전원 전위(VCC)에 접속되고, 제2 전류원부(83)는 접지 전위(VSS)에 접속된다. DLL 제어 회로(84)에는 입력 클록 신호(CLKR) 및 지연 회로(82)의 최종단의 버퍼로부터 출력되는 지연 클록 신호(DLYCLK)가 입력된다. 또한 DLL 제어 회로(84)로부터는 지연 제어 신호(DCS1, DCS2)가 출력되고, 각각 제1 전류원부(81) 및 제2 전류원부(83)에 입력된다. 지연 회로(82)의 각 버퍼는 대응하는 제1 전류원부(81) 및 제2 전류원부(83)에 의해 지연 시간이 정해진다.
변조 회로(40)의 회로도를 도 3에 도시한다. 변조 회로(40)는 제1 전류원부(41) 및 제2 전류원부(43), 지연 회로(42), 셀렉터(44), 변조 제어 회로(50)를 구비한다. 제1 전류원부(41) 및 제2 전류원부(43)는 각각 10 개의 전류원을 구비한다. 지연 회로(42)는 직렬 접속되는 10 개의 버퍼를 구비한다. 지연 회로(42)의 각 버퍼의 전원 단자에 대응하여 제1 전류원부(41)의 전류원이 접속된다. 또한 지연 회로(42)의 각 버퍼의 접지 단자에 대응하여 제2 전류원부(43)의 전류원이 접속된다. 또한 제1 전류원부(41)는 전원 전위(VCC)에 접속되고, 제2 전류원부(43)는 접지 전위(VSS)에 접속된다. 제1 전류원부(41) 및 제2 전류원부(43)에는 각각 지연 제어 신호(DCS1, DCS2)가 입력된다. 지연 회로(42)의 제1 단의 버퍼에는 분주 입력 클록 신호(CLKS)가 입력된다. 또한, 변조 회로(40)의 제1 전류원부(41), 제2 전류원부(43), 지연 회로(42)와, DLL 회로(80)의 제1 전류원부(81), 제2 전류원부(83), 지연 회로(82)는 각각 동일 디바이스 구조의 소자로 구성되어 있다.
셀렉터(44) 및 변조 제어 회로(50)에는 입력 클록 신호(CLKR)가 입력된다. 또한 변조 제어 회로(50)로부터 출력되는 변조 신호(MOD)가 셀렉터(44)에 입력된다. 지연 회로(42)의 각 버퍼는 지연 제어 신호(DCS1, DCS2)에 의해 지연 시간이 정해지고, 분주 입력 클록 신호(CLKS)를 지연시킨다. 각 버퍼의 출력 노드로부터는 지연 클록 신호(CLKD1 내지 CLKD10)가 출력되어 셀렉터(44)에 입력된다. 또한 셀렉터(44)에는 분주 입력 클록 신호(CLKS)가 입력된다. 셀렉터(44)로부터는 변조 클록 신호(CLKN)가 출력된다.
계속해서, 스펙트럼 확산 클록 발생 회로(1)의 동작에 관해서, 도 4 내지 도 6을 참조하여 설명한다. DLL 회로(80)의 동작을 설명한다. 지연 회로(82)는 입력 클록 신호(CLKR)를 지연시키고, 최종단의 버퍼로부터 지연 클록 신호(DLYCLK)를 출력한다. DLL 제어 회로(84)는 입력 클록 신호(CLKR)와, 지연 클록 신호(DLYCLK)의 위상을 비교하여 이들 위상차가 입력 클록 신호(CLKR)의 1 주기분(T0)[40(ns)]과 같아지도록, 제1 전류원부(81) 및 제2 전류원부(83)의 전류값을 제어한다. 즉 DLL 회로(80)는 지연 클록 신호(DLYCLK)의 위상을 입력 클록 신호(CLKR)에서 1 주기(T0)만큼 지연되도록 조정하는 동작을 행한다. 이에 따라, 지연 회로(82)의 버퍼 1 단 당의 지연 시간을 주기(T0)를 버퍼단 수로 나눈 값으로 일치시킬 수 있다. 이 때의 버퍼 1 단 당의 지연 시간을 기준 지연 시간(tr)으로 정의한다. 제1 실시형태 에서는 주기(T0)=40(ns)이며, 지연 회로(82)의 버퍼는 20 단이기 때문에, 기준 지연 시간(tr)은 2(ns)가 된다.
변조 회로(40)의 동작을 설명한다. 변조 회로(40)의 제1 전류원부(41), 제2 전류원부(43)의 바이어스 신호에는 지연 제어 신호(DCS1, DCS2)가 입력된다. 지연 제어 신호(DCS1, DCS2)의 신호 레벨은 DLL 회로(80)의 지연 회로(82)로 버퍼 1 단 당의 지연 시간이 기준 지연 시간(tr)과 일치할 때의 레벨값이다. 또한 전술한 바와 같이, DLL 회로(80)와 변조 회로(40)는 각각 동일 디바이스 구조의 소자로 구성되어 있다. 따라서 변조 회로(40)의 지연 회로(42)의 각 버퍼 1 단 당의 지연 시간도 기준 지연 시간(tr)과 동등해진다.
즉, DLL 회로(80)는 버퍼 1 단 당의 지연 시간이 기준 지연 시간(tr)으로 되기 위한 지연 제어 신호(DCS1, DCS2)를 구하는 동작을 행한다. 그리고 변조 회로(40)는 지연 제어 신호(DCS1, DCS2)에 기초하여, 분주 입력 클록 신호(CLKS)를 기준 지연 시간(tr)씩 지연시킨 지연 클록 신호(CLKD1 내지 CLKD10)를 생성하는 동작을 행한다.
도 4는, 도 3에 도시한 변조 회로(40)의 동작을 설명하기 위한 타임차트이다. 도 4에서, 지연 클록 신호(CLKD1 내지 CLKD10)는 지연 회로(42)로부터 출력되는 신호이다. 지연 회로(42)의 최초단의 버퍼로부터 출력되는 지연 클록 신호(CLKD1)는 분주 입력 클록 신호(CLKS)보다 위상이 기준 지연 시간(tr)[2(ns)]만큼 지연된 파형이 된다. 다음 단의 버퍼로부터 출력되는 지연 클록 신호(CLKD2)는 지연 클록 신호(CLKD1)보다 위상이 기준 지연 시간(tr)만큼 더 지연된 파형이 된다. 마찬가지로, 지연 클록 신호(DLYCLK3 내지 DLYCLK10)는 위상이 기준 지연 시간(tr)씩 지연된 파형이 된다. 그리고 지연 클록 신호(CLKD10)는 분주 입력 클록 신호(CLKS)보다 위상이 20(ns) 지연된 파형이 된다.
변조 제어 회로(50)는 변조 신호(MOD)를 출력한다. 변조 신호(MOD)는 0 내지 10의 범위의 값을 취한다. 셀렉터(44)는 변조 신호(MOD)의 값에 따라서, 분주 입력 클록 신호(CLKS) 및 지연 클록 신호(CLKD1 내지 CLKD10) 중 어느 하나의 파형을 선택한다. 변조 신호(MOD)= 0의 경우에는 셀렉터(44)로부터는 분주 입력 클록 신호(CLKS)가 출력된다. 변조 신호(MOD)= 1의 경우에는 셀렉터(44)로부터는 지연 클록 신호(CLKD1)가 출력된다. 또한 변조 신호(MOD)=2 내지 10의 경우에는 셀렉터(44)로부터는 지연 클록 신호(CLKD2 내지 CLKD10)가 출력된다.
그리고 변조 신호(MOD)가 주기(T1)에서 전환됨으로써, 셀렉터(44)에 의해 선택되는 클록 파형의 위상이 주기(T1)에서 변화된다. 이에 따라 분주 입력 클록 신호(CLKS)의 변조 동작이 행해진다.
여기서 도 4에서, 분주 입력 클록 신호(CLKS) 및 지연 클록 신호(CLKD1 내지 CLKD10)의 상승 엣지 및 하강 엣지 부근에서의 신호 레벨이 안정되지 않은 영역에서, 클록 파형의 선택 전환이 행해지면, 스파이크 잡음이나 해저드가 발생할 우려가 있다. 따라서, 분주 입력 클록 신호(CLKS) 및 지연 클록 신호(CLKD1 내지 CLKD10)의 신호 레벨이 안정되어 있는 타이밍에서 전환해야 한다.
본 실시형태에서는 전환 타이밍을 설정하기 위한 입력 클록 신호(CLKR)와, 변조 대상인 분주 입력 클록 신호(CLKS)의 2 개의 클록 신호를 갖고 있다. 그리고 입력 클록 신호(CLKR)를 분주하여 분주 입력 클록 신호(CLKS)를 얻고 있기 때문에, 양 클록 신호의 위상은 일치하게 된다. 따라서, 입력 클록 신호(CLKR)를 이용하면, 반드시 분주 입력 클록 신호(CLKS)의 주기(T1) 내에서 임의의 소정의 시간을 지정할 수 있다. 그리고 분주 입력 클록 신호(CLKS) 및 지연 클록 신호(CLKD1 내지 CLKD10)의 신호 레벨이 안정되어 있는 시간을 미리 입력 클록 신호(CLKR)를 이용하여 지정함으로써, 스파이크 잡음이나 해저드의 발생을 방지하면서 전환 동작을 행할 수 있다.
구체적으로는, 분주 입력 클록 신호(CLKS) 및 지연 클록 신호(CLKD1 내지 CLKD10)의 상승 엣지, 하강 엣지의 전후에 존재하는 신호 레벨이 불안정해지는 시간 영역을 피하여 전환 동작을 행해야 한다. 또한, 신호 레벨이 불안정해지는 시간 영역의 시간 폭은 최대 지연 시간(tmax)(20ns)에, 셀렉터(44)의 전환 시간을 추가한 시간으로 된다. 예컨대 도 4에는 입력 클록 신호(CLKR)의 50 클록번째의 상승 엣지를 트리거로 하여, 변조 신호(MOD)를 전환함으로써(화살표 A1), 신호 레벨이 불안정해지는 시간 영역을 피해 클록 파형의 전환 동작을 행할 수 있다.
분주 입력 클록 신호(CLKS)의 주기(T1)를 2(ns)씩 2000±4(ns)로 변조하는 경우에서의 변조 회로(40)의 상세한 동작을 설명한다. 이 경우, 변조 제어 회로(50)는 단계 S1 내지 S8을 가지며, 주기(T1)[2000(ns)]마다 변조 신호(MOD)가 전환된다. 이 중 단계 S1 내지 S4에서는 변조 신호(MOD)의 값은 0, 1, 3, 4의 순(오름차순)으로 전환된다. 또한, 단계 S5 내지 S8에서는 변조 신호(MOD)의 값은 4, 3, 1, 0의 순(내림차순)으로 전환된다.
도 5는 단계 S1 내지 S4에서의 분주 입력 클록 신호(CLKS) 및 변조 클록 신호(CLKN)의 관계를 도시하는 파형도이다. 우선 단계 S1에서는 변조 신호(MOD)의 값은 0이 된다. 전술한 바와 같이, 변조 신호(MOD)=0의 경우에 셀렉터(44)로부터는 분주 입력 클록 신호(CLKS)가 변조 클록 신호(CLKN)로서 출력된다. 따라서, 분주 입력 클록 신호(CLKS)와 변조 클록 신호(CLKN) 사이의 위상차(PC1)는 0이 된다.
계속해서, 시간(ts2)에서 단계 S2로 이행하면, 변조 신호(MOD)가 0에서 1로 전환된다. 따라서 셀렉터(44)의 출력은 분주 입력 클록 신호(CLKS)에서 지연 클록 신호(CLKD1)로 전환된다(도 4, 화살표 A2). 그 결과, 지연 클록 신호(CLKD1)가 변조 클록 신호(CLKN)로서 출력된다. 따라서, 분주 입력 클록 신호(CLKS)와 변조 클록 신호(CLKN) 사이의 위상차(PC2)는 2(ns)가 된다. 그러면 단계 S2에서의 변조 클록 신호(CLKN)의 변조 폭[주기(T1)로부터의 증감량]은 단계 S2에서의 위상차(PC2)[= 2(ns)]와, 바로 전 단계인 단계 S1의 위상차(PC1)[= 0(ns)]의 차분인 + 2(ns)로 된다. 따라서 단계 S2에서의 변조 클록 신호(CLKN)의 주기(TN2)는 2002(ns)로 된다.
계속해서, 시간(ts3)에서 단계 S3에 이행하면, 변조 신호(MOD)가 1에서 3으로 전환된다. 따라서 셀렉터(44)의 출력은 지연 클록 신호(CLKD1)에서 지연 클록 신호(CLKD3)로 전환된다(도 4, 화살표 A3). 그 결과, 지연 클록 신호(CLKD3)가 변조 클록 신호(CLKN)로서 출력된다. 따라서, 분주 입력 클록 신호(CLKS)와 변조 클록 신호(CLKN) 사이의 위상차(PC3)는 6(ns)이 된다. 그러면 단계 S3에서의 변조 클록 신호(CLKN)의 변조 폭은 위상차(PC3)[=6(ns)]와, 위상차(PC2)[=2(ns)]의 차분인 + 4(ns)로 된다. 따라서 단계 S3에서의 변조 클록 신호(CLKN)의 주기(TN3)는 2004(ns)로 된다.
이하 마찬가지로 하여, 시간(ts4)에서 단계 S4로 이행하여 변조 신호(MOD)가 3에서 4로 전환되면, 셀렉터(44)의 출력은 지연 클록 신호(CLKD3)에서 지연 클록 신호(CLKD4)로 전환된다(도 4, 화살표 A4). 그러면 단계 S4에서의 변조 폭은 단계 S4의 위상차(PC4)[=8(ns)]와, 단계 S3의 위상차(PC3)[=6(ns)]의 차분인 + 2(ns)로 된다. 따라서 단계 S4에서의 변조 클록 신호(CLKN)의 주기(TN4)는 2002(ns)로 된다.
도 6은 단계 S5 내지 단계 S8에서의 분주 입력 클록 신호(CLKS) 및 변조 클록 신호(CLKN)의 관계를 도시하는 파형도이다. 시간(ts5)에서 단계 S5로 이행한다. 이 때 변조 신호(MOD)=4가 유지되고, 셀렉터(44)의 출력은 지연 클록 신호(CLKD4)인 상태가 유지된다. 그러면 단계 S5에서의 변조 폭은 단계 S5의 위상차(PC5)[=8(ns)]와, 단계 S4의 위상차(PC4)[=8(ns)]의 차분인 0(ns)으로 되기 때문에, 단계 S5에서의 변조 클록 신호(CLKN)의 주기(TN5)는 2000(ns)으로 된다.
또한 시간(ts6)에서 단계 S6으로 이행하여 변조 신호(MOD)가 4에서 3으로 전환되면, 셀렉터(44)의 출력은 지연 클록 신호(CLKD4)로부터 지연 클록 신호(CLKD3)로 전환된다. 그러면 단계 S6에서의 변조 폭은 단계 S6의 위상차(PC6)[=6(ns)]와, 단계 S5의 위상차(PC5)[=8(ns)]의 차분인 -2(ns)로 되기 때문에, 단계 S6에서의 주기(TN6)는 1998(ns)로 된다.
이하 마찬가지로 하여, 시간(ts7)에 있어서 단계 S7로 이행하여 변조 신호 (MOD)가 3에서 1로 전환되면, 셀렉터(44)의 출력은 지연 클록 신호(CLKD3)에서 지연 클록 신호(CLKD1)로 전환된다. 그러면 단계 S7에서의 변조 폭은 위상차(PC7)[=2(ns)]와 위상차(PC6)[=6(ns)]의 차분인 -4(ns)가 되기 때문에, 단계 S7에서의 주기(TN7)는 1996(ns)으로 된다. 또한, 시간(ts8)에서 단계 S8로 이행하여 변조 신호(MOD)가 1에서 0으로 전환되면, 셀렉터(44)의 출력은 지연 클록 신호(CLKD1)에서 분주 입력 클록 신호(CLKS)로 전환된다. 그러면 단계 S8에서의 변조 폭은 -2(ns)로 되기 때문에, 단계 S8에서의 주기(TN8)는 1998(ns)로 된다.
이에 따라서, 단계 S1 내지 S8에서, 변조 클록 신호(CLKN)의 주기(TN)를 2002, 2004, 2002, 2000, 1998, 1996, 1998, 2000(ns)로 전환하는 것이 가능해진다. 즉 변조 클록 신호(CLKN)의 주기는 2000±4(ns)로 변조되고, 25(MHz)±0.2(%)의 변조 클록을 얻을 수 있다.
이상 상세히 설명한 바와 같이, 제1 실시형태에 관한 스펙트럼 확산 클록 발생 회로(1)에 의하면, 입력 클록 신호(CLKR)를 입력 분주부(70)로 분주한 후에, 분주 후의 분주 입력 클록 신호(CLKS)를 변조 회로(40)로 변조한다. 이와 같이, 우선 분주함으로써, 셀렉터(44)의 전환 타이밍을 설정하기 위한 입력 클록 신호(CLKR)와, 변조 대상인 분주 입력 클록 신호(CLKS)의 2 개의 클록 신호를 생성할 수 있다. 또한, 입력 클록 신호(CLKR)를 분주하여 분주 입력 클록 신호(CLKS)를 얻고 있기 때문에, 양 클록 신호의 위상은 일치하게 된다. 다음에, 분주에 의해 얻어진 분주 입력 클록 신호(CLKS)를 지연시키고, 지연 클록 신호(CLKD1 내지 CLKD10)를 생성한다. 그리고 분주의 기준이 된 입력 클록 신호(CLKR)를 이용하여 분주 입력 클 록 신호(CLKS) 및 지연 클록 신호(CLKD1 내지 CLKD10)의 신호 레벨이 안정되어 있는 시간 영역을 지정하고, 이 시간 영역에서 셀렉터(44)의 전환 동작을 행한다. 이에 따라, 스파이크 잡음이나 해저드의 발생을 방지할 수 있기 때문에, 정확히 출력 클록 신호의 주파수 스펙트럼을 확산하는 것이 가능해진다.
또한, 분주 후의 분주 입력 클록 신호(CLKS)의 주기(T1)는 분주 전의 입력 클록 신호(CLKR)의 주기(T0)보다 커진다. 따라서, 입력 클록 신호(CLKR)를 변조하는 경우에 비해, 분주 입력 클록 신호(CLKS)를 변조하는 편이 셀렉터(44)의 전환시에 있어서 신호 레벨이 안정되어 있는 시간 영역을 크게 취할 수 있다. 따라서 스펙트럼 확산 클록 발생 회로(1)의 안정 동작 마진을 확대하는 것이 가능해진다. 특히 최근의 반도체 집적 회로의 동작이 고속화됨에 따라, 입력 클록 신호(CLKR)의 주파수가 높아지는 경우에도, 안정 동작 마진을 확보할 수 있는 이점이 있다.
또한, 본 실시형태의 스펙트럼 확산 클록 발생 회로(1)에서는 DLL 회로(80)의 지연 회로(82) 및 변조 회로(40)의 지연 회로(42)는 모두 동일 디바이스 구조의 지연 소자를 구비하고 있다. 따라서, DLL 회로(80)에서, 지연 소자 1 단 당의 지연 시간이 기준 지연 시간(tr)으로 되기 위한 지연 제어 신호(DCS1, DCS2)를 구하는 동작을 행하고, 변조 회로(40)에서, 지연 제어 신호(DCS1, DCS2)에 기초하여, 분주 입력 클록 신호(CLKS)를 기준 지연 시간(tr)씩 지연시킨 지연 클록 신호(CLKD1 내지 CLKD10)를 생성하는 동작을 행할 수 있다. 이에 따라, 출력 클록 신호(CLKO)의 변조도를 보다 정확히 제어할 수 있다. 또한, 지연 회로(82, 42)는 동일 디바이스 구조의 지연 소자를 포함함으로써, 위상차 신호, 주위 온도 등의 환경, 프로세스 조건 등의 환경이 변화되는 경우라도, 변조 회로(40)와 DLL 회로(80)의 상관 관계를 일정히 유지할 수 있다.
본 발명의 제2 실시형태에 관한 스펙트럼 확산 클록 발생 회로를 설명한다. 제2 실시형태에 관한 스펙트럼 확산 클록 발생 회로는 도 1에 도시하는 스펙트럼 확산 클록 발생 회로(1)에 추가로, 입력 분주부 제어 회로(90)를 구비한다. 입력 분주부 제어 회로(90)에는 입력 분주부(70)에 구비되는 분주 카운터의 카운트값(CNT)이 입력된다. 또한 입력 분주부 제어 회로(90)로부터는 입력 분주부(70)에 구비되는 분주 카운터의 리로드값(CR)이 출력되고, 입력 분주부(70) 및 변조 회로(40)의 변조 제어 회로(50)(도 3)에 입력된다. 그 밖의 구성은 제1 실시형태에서의 스펙트럼 확산 클록 발생 회로(1)와 같기 때문에, 여기서는 설명을 생략한다.
동작을 설명한다. 입력 클록 신호(CLKR)의 주파수가 40(MHz), 주기(T0)는 25(ns)로 한다. 입력 분주부(70)의 분주 카운터에서의 리로드값(CR)의 초기값이 100이며, 귀환 분주부(60)의 분주 카운터의 카운트 설정값을 100으로 한다. 이 때 입력 분주부(70)는 입력 클록 신호(CLKR)를 100 분주하기 때문에, 분주 입력 클록 신호(CLKS)의 주기(T1)는 2500(ns)이다. 또한 리로드값(CR)의 변화량 '1' 당 주기(T1)의 변화량은 25(ns)이다. 또한 귀환 분주부(60)는 출력 클록 신호(CLKO)를 100 분주한다.
분주 입력 클록 신호(CLKS)의 주기(T1)를 5(ns)씩 2500±25(ns)로 변조하는 경우를 설명한다. DLL 회로(80)에 구비되는 지연 회로(82)의 버퍼 회로의 단수는 5 단으로 되고, 기준 지연 시간(tr)은 5(ns)로 설정된다. 또한 변조 회로(40)의 지연 회로(42)에는 버퍼가 4 단 구비된다. 또한 지연 회로(42)에 구비되는 버퍼의 수는 주기(T0)[25(ns)]를 기준 지연 시간(tr)[5(ns)]으로 나눠 얻어지는 값보다 작은 수로 된다. 그리고 지연 회로(42)로부터는 지연 클록 신호(CLKD1 내지 CLKD4)가 출력된다.
변조 제어 회로(50)(도 3)는 단계 S1 내지 S20를 가지며, 주기(T1)[2500(ns)]로 변조 신호(MOD)가 전환된다. 또한 입력 분주부 제어 회로(90)도 단계 S1 내지 S20를 가지며, 주기(T1)에서 리로드값(CR)이 전환된다. 또한 변조 신호(MOD), 리로드값(CR)의 전환 타이밍의 결정 방법은 제1 실시형태와 동일하기 때문에, 여기서는 설명을 생략한다.
단계 S1 내지 S20에서의 리로드값(CR), 변조 신호(MOD) 및 변조 클록 신호(CLKN)의 주기(TN)의 관계를 도 7에 도시한다. 단계 S1부터 S3까지에서는 리로드값(CR)=100으로 되고, 분주 입력 클록 신호(CLKS)의 주기(T1)는 2500(ns)으로 된다. 또한 변조 신호(MOD)가 예컨대 입력 클록 신호(CLKR)의 100 클록 번째의 상승 엣지를 트리거로 하여, 0, 1, 3의 순으로 전환됨에 따라, 셀렉터(44)에서는 분주 입력 클록 신호(CLKS), 지연 클록 신호(CLKD1), 지연 클록 신호(CLKD3)가 순차 선택된다. 따라서 변조 클록 신호(CLKN)의 변조 폭(MW)은 0, +5, +10(ns)으로 순차 변경되기 때문에, 변조 클록 신호(CLKN)의 주기(TN)는 2500, 2505, 2510(ns)으로 순차 변경된다.
단계 S3의 종료 후에 단계 S4로 이행한다. 입력 분주부 제어 회로(90)는 카운트값(CNT)을 감시함으로써 단계 S4로 이행한 것을 검지하고, 리로드값(CR)을 100 에서 101로 전환한다. 그리고 단계 S4부터 S6까지에서는 리로드값(CR)=101이 유지된다. 그러면 입력 분주부(70)에서는 입력 클록 신호(CLKR)가 101 분주되기 때문에, 분주 입력 클록 신호(CLKS)의 주기(T1)는 2525(ns)로 된다. 또한 변조 제어 회로(50)는 리로드값(CR)을 감시함으로써, 주기(T1)가 2525(ns)로 변경된 것을 검지한다. 따라서 변조 제어 회로(50)는 주기(T1)가 변경되는 경우에서도, 항상 입력 클록 신호(CLKR)의 100 클록 번째의 상승 엣지에서 변조 신호(MOD)를 전환할 수 있다. 그리고 변조 신호(MOD)가 1, 0, 0의 순으로 전환되면, 변조 클록 신호(CLKN)의 변조 폭(MW)은 -10, -5, 0(ns)으로 된다. 따라서 변조 클록 신호(CLKN)의 주기(TN)는 2515, 2520, 2525(ns)로 된다.
이하 마찬가지로 하여 도 7에 도시한 바와 같이, 단계 S7부터 S20에서 리로드값(CR)과 변조 신호(MOD)가 전환된다. 이에 따라, 단계 S6부터 S16에 걸쳐서, 변조 클록 신호(CLKN)의 주기(TN)를 2525(ns)부터 2475(ns)까지 5(ns) 간격으로 줄일 수 있다. 또한 단계 S16부터 S20에 걸쳐서, 주기(TN)를 2475(ns)부터 2495(ns)까지 5(ns) 간격으로 증가시킬 수 있다. 따라서, 분주 입력 클록 신호(CLKS)에 대하여, ±1.0(%)를 변조할 수 있는 것을 알 수 있다.
이상 상세히 설명한 바와 같이, 제2 실시형태에 관한 스펙트럼 확산 클록 발생 회로에 의하면, 분주 입력 클록 신호(CLKS)를 변조함에 있어서, 입력 분주부(70)에서의 로드값(CR)를 변경함으로써 분주 입력 클록 신호(CLKS)의 주기(T1)를 직접 변경하는 제1 수단과, 분주 입력 클록 신호(CLKS)를 지연시킨 지연 클록 신호(CLKD1 내지 CLKD4)를 순차 선택함으로써 주기를 변경하는 제2 수단을 조합하여 이 용할 수 있다.
이 때, 제1 수단에서의 변조 폭의 최소 시간은 입력 클록 신호(CLKR)의 주기(T0)[25(ns)]이며, 제2 수단에서의 변조 폭의 최소 시간인 기준 지연 시간(tr)=5(ns)에 비해 충분히 큰 값이다. 따라서 제1 수단에 의해 변조 폭을 25(ns) 단위로 대충 조정하고, 제2 수단에 의해 5(ns) 단위로 미세 조정함으로써, 변조 폭을 5(ns) 단위로 자유롭게 설정할 수 있다. 따라서, 제2 수단에 요구되는 변조 폭의 레인지는 25(ns)로 되기 때문에, 지연 회로(42)에 필요한 버퍼의 단 수를 4 단으로 할 수 있다. 이에 따라, 지연 회로(42)의 회로 규모를 억제하면서, 분주 입력 클록 신호(CLKS)의 주기를 미세한 변조 폭으로, 또한 고변조도로 변조하는 것이 가능해진다. 또한, 지연 회로(42)에 구비되는 버퍼의 수는 주기(T0)[25(ns)]를 기준 지연 시간(tr)[5(ns)]으로 나눠 얻어지는 값보다 작은 수이면 좋다. 그리고 버퍼의 수는 바람직하게는, 주기(T0)를 기준 지연 시간(tr)으로 나눠 얻어지는 값에서 1을 감한 값(본 실시예에서는 버퍼 수=4)이 좋다. 이에 따라 제1 수단의 변조 폭을 제2 수단으로 균등하게 미세 조정하는 것이 가능해지기 때문에, 보다 정확히 출력 클록 신호의 주파수 스펙트럼을 확산하는 것이 가능해진다.
또한, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위 내에서 여러 가지의 개량, 변형이 가능한 것은 물론이다. 제1 실시형태에서는 변조 제어 회로(50)는 단계 S1 내지 S8을 갖는다고 했지만, 이 형태에 한정되지 않는다. 분주 입력 클록 신호(CLKS)의 주기(T1)의 변조 폭 및 기준 지연 시간(tr)에 따라, 변조 제어 회로(50)가 갖는 단계는 각 종류별로 존재한다. 예컨대 주기(T1)가 2000(ns)인 경우, 변조 폭을 ±6(ns), 기준 지연 시간(tr)을 2(ns)로 하면, 단계 S1 내지 S12가 필요해진다. 그리고 변조 신호(MOD)를 0, 1, 3, 6, 8, 9, 9, 8, 6, 3, 1, 0으로 전환함으로써, 변조 클록 신호(CLKN)의 주기(TN)를 2002, 2004, 2006, 2004, 2002, 2000, 1998, 1996, 1994, 1996, 1998, 2000(ns)으로 전환하는 것이 가능해진다. 이에 따라, 25(MHz)±0.3(%)로 변조된 변조 클록 신호(CLKN)를 얻을 수 있다.
또한, 제1 및 제2 실시형태에서는 변조 회로(40)는 입력 분주부(70)와 위상 비교기(11)의 경로 사이에 구비된다고 했지만, 이 형태에 한정되지 않는다. 변조 회로(40)는 귀환 분주부(60)와 위상 비교기(11)의 경로 사이에 구비된다고 해도 좋다. 이에 따라, 출력 클록 신호(CLKO)를 분주하여 얻어지는 분주 내부 클록 신호(CLKM)를 변조 회로(40)로 변조하게 된다. 따라서, 출력 클록 신호(CLKO)를 이용하여 분주 내부 클록 신호(CLKM) 및 지연 클록 신호(CLKD1 내지 CLKD10)의 신호 레벨이 안정되어 있는 시간 영역에서 셀렉터(44)의 전환 동작을 행할 수 있는 결과, 스파이크 잡음이나 해저드의 발생을 방지할 수 있다.
또한, 제1 및 제2 실시형태에서는 DLL 회로(80)에는 입력 클록 신호(CLKR)가 입력된다고 했지만, 이 형태에 한정되지 않는다. DLL 회로(80)에는 출력 클록 신호(CLKO)가 입력된다고 해도 좋다. 이에 따라, 출력 클록 신호(CLKO)를 이용하여 기준 지연 시간(tr)을 정할 수 있다. 또한 출력 클록 신호(CLKO)는 스펙트럼 확산이 행해지고 있지만, 일반적으로 출력 클록 신호(CLKO)의 주기의 변조도는 수 % 이하의 작은 값이기 때문에, 기준 지연 시간(tr)을 정함에 있어서 문제로 되지 않는다. 또한, 변조 회로(40)가 귀환 분주부(60)와 위상 비교기(11)의 경로 사이에 구비되고, DLL 회로(80)에 출력 클록 신호(CLKO)가 입력되는 형태로서도 좋은 것은 물론이다.
또한, 제1 및 제2 실시형태에서는 DLL 회로(80)가 구비된다고 했지만, 이 형태에 한정되지 않고, DLL 회로(80)를 생략하는 것도 가능하다. 이 경우, 변조 회로(40)의 지연 회로(42)에서, 버퍼 1 단 당의 지연 시간을 정확히 기준 지연 시간(tr)에 일치시킬 수는 없다. 그러나, 분주 입력 클록 신호(CLKS)의 변조도를 정확히 제어할 필요가 없는 경우에는, DLL 회로(80)를 생략함으로써 회로 사이즈의 축소화를 도모하는 것이 가능해진다.
또한, 각각, 입력 분주부(70)는 제1 분주 회로의 일례, 귀환 분주부(60)는 제2 분주 회로의 일례, 입력 클록 신호(CLKR)는 참조 클록의 일례, 출력 클록 신호(CLKO)는 출력 클록의 일례, 분주 입력 클록 신호(CLKS)는 분주 참조 클록의 일례, 분주 내부 클록 신호(CLKM)는 분주 출력 클록의 일례, 변조 신호(MOD)는 변조 신호의 일례, 기준 지연 시간(tr)은 단위 지연 시간의 일례, 지연 회로(42)는 제1 지연 회로의 일례, DLL 회로(80)는 제2 지연 회로의 일례, 셀렉터(44)는 선택 회로의 일례이다.
본 발명을 적용함으로써, 스펙트럼 확산 클록을 발생하고, 참조 클록 신호 및 출력 클록 신호의 위상을 고정밀도로 제어하는 것이 가능한 클록 발생 회로 및 클록 발생 방법을 제공할 수 있다.

Claims (8)

  1. 참조 클록을 입력으로 하여 변조 신호에 따라 출력 클록의 스펙트럼을 확산하는 클록 발생 회로로서,
    입력되는 상기 참조 클록을 분주하여 분주 참조 클록으로서 출력하거나, 입력되는 상기 출력 클록을 분주하여 분주 출력 클록으로서 출력하는 분주 회로와;
    상기 분주 참조 클록 또는 상기 분주 출력 클록 중 어느 하나에 대하여, 각각 위상이 다른 복수의 지연 클록을 생성하는 제1 지연 회로와;
    상기 변조 신호에 따라, 상기 참조 클록 또는 상기 출력 클록 중 상기 지연 클록에 대응하는 쪽의 클록에 기초하는 타이밍에서 상기 복수의 지연 클록 중 어느 하나를 선택하여 출력하는 선택 회로와;
    상기 분주 참조 클록 또는 상기 분주 출력 클록 중 상기 지연 클록에 대응하지 않는 쪽의 클록과 상기 선택 회로에 의해 선택되는 상기 지연 클록의 위상을 비교하고, 비교 결과에 따른 신호를 출력하는 위상 비교기
    를 포함하는 것을 특징으로 하는 클록 발생 회로.
  2. 제1항에 있어서, 상기 제1 지연 회로는 직렬 접속되는 복수의 단위 지연 소자를 포함하며,
    상기 단위 지연 소자의 각각으로부터 상기 지연 클록이 출력되는 것을 특징 으로 하는 클록 발생 회로.
  3. 제2항에 있어서, 상기 제1 지연 회로와 동일 디바이스 구조의 소자를 포함하며,
    최초단의 상기 단위 지연 소자에 입력되는 클록과, 최종단의 상기 단위 지연 소자로부터 출력되는 클록의 위상차가, 상기 최초단의 상기 단위 지연 소자에 입력되는 클록의 1 주기와 같아지도록 상기 복수의 단위 지연 소자의 바이어스 신호를 제어하고, 이 바이어스 신호를 상기 제1 지연 회로에 출력하는 제2 지연 회로를 포함하는 것을 특징으로 하는 클록 발생 회로.
  4. 제3항에 있어서, 상기 최초단의 상기 단위 지연 소자에 입력되는 클록은 상기 참조 클록 또는 상기 출력 클록인 것을 특징으로 하는 클록 발생 회로.
  5. 제1항에 있어서, 상기 분주 회로는 입력되는 상기 참조 클록을 분주하여 분주 참조 클록으로서 출력하는 제1 분주 회로와 입력되는 상기 출력 클록을 분주하여 분주 출력 클록으로서 출력하는 제2 분주 회로를 포함하고,
    상기 제1 분주 회로 또는 상기 제2 분주 회로의 분주값은 상기 변조 신호에 따라 가변적으로 제어되는 것을 특징으로 하는 클록 발생 회로.
  6. 제2항에 있어서, 상기 분주 회로는 입력되는 상기 참조 클록을 분주하여 분주 참조 클록으로서 출력하는 제1 분주 회로와 입력되는 상기 출력 클록을 분주하여 분주 출력 클록으로서 출력하는 제2 분주 회로를 포함하고,
    상기 제1 분주 회로 또는 상기 제2 분주 회로의 분주값은 상기 변조 신호에 따라 가변적으로 제어되고,
    상기 제1 지연 회로에 포함되는 상기 단위 지연 소자의 수는 상기 참조 클록 또는 상기 출력 클록의 주기를 상기 단위 지연 소자의 지연 시간으로 나눠 얻어지는 값보다 작은 값으로 되는 것을 특징으로 하는 클록 발생 회로.
  7. 참조 클록을 입력으로 하여 변조 신호에 따라 출력 클록의 스펙트럼을 확산하는 클록 발생 방법으로서,
    입력되는 상기 참조 클록을 분주하여 분주 참조 클록으로서 출력하거나, 입력되는 상기 출력 클록을 분주하여 분주 출력 클록으로서 출력하는 단계와;
    상기 분주 참조 클록 또는 상기 분주 출력 클록 중 어느 하나에 대하여, 각각 위상이 다른 복수의 지연 클록을 생성하는 단계와;
    상기 변조 신호에 따라, 상기 참조 클록 또는 상기 출력 클록 중 상기 지연 클록에 대응하는 쪽의 클록에 기초하는 타이밍에서 상기 복수의 지연 클록 중 어느 하나를 선택하여 출력하는 단계와;
    상기 분주 참조 클록 또는 상기 분주 출력 클록 중 상기 지연 클록에 대응하지 않는 쪽의 클록과 선택된 상기 지연 클록의 위상을 비교하고, 비교 결과에 따른 신호를 출력하는 단계
    를 포함하는 것을 특징으로 하는 클록 발생 방법.
  8. 제7항에 있어서, 상기 변조 신호에 따라 상기 참조 클록 또는 상기 출력 클록의 분주값을 가변적으로 제어하는 것을 특징으로 하는 클록 발생 방법.
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