JP2001014058A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 基準クロックがｎ逓倍された逓倍クロックで
同期動作する逓倍クロック分配エリアと基準クロックで
同期動作する基準クロック分配エリアとの間で行われる
信号の転送時のクロックサイクルにしめるクロックスキ
ューを低減する。 【解決手段】 基準クロックがｎ逓倍された逓倍クロッ
クで同期動作する逓倍クロック分配エリア２と基準クロ
ックで同期動作する基準クロック分配エリア１との間で
信号の転送が行われる転送パスが、基準クロック分配エ
リア１と逓倍クロックを１／ｎ倍に分周して再生成され
た基準クロックで同期動作する再生成基準クロック分配
エリア３との転送パス及び逓倍クロック分配エリア２と
逓倍クロックを１／ｎ倍に分周して再生成された基準ク
ロックで同期動作する再生成基準クロック分配エリア３
との転送パスに置き換えられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、それぞれ異なるクロックサイクルで動作す
る複数の回路領域を有する半導体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路においては、所定のクロ
ックサイクルで動作を行う複数の順序回路が内部に設け
られており、該クロックサイクルを高速化することで回
路性能の向上を図ることができる。

【０００３】しかしながら、半導体集積回路内に設けら
れた全ての順序回路を高速で動作させる場合、高速で動
作する必要のない順序回路をも高速で動作させることに
なり、半導体集積回路の消費電力が増大してしまうおそ
れがある。また、外部との間で信号の転送が行われるイ
ンターフェース部分に低速なクロックサイクルが必要で
ある場合、低速なクロックサイクルを与えるためのクロ
ック信号を外部から入力する必要があり、コストアップ
の要因となるおそれがある。また、外部から安定的に高
速なクロック信号を入力することは、技術的にも困難で
ある。

【０００４】このため、最近の半導体集積回路において
は、外部から基準クロックが入力され、入力された基準
クロックのクロックサイクルで動作する回路領域である
基準クロック回路領域と、該基準クロック回路領域に入
力された基準クロックを逓倍して逓倍クロックを生成
し、生成された逓倍クロックのクロックサイクルで動作
する回路領域である逓倍クロック回路領域とが設けられ
ており、基準クロック回路領域及び逓倍クロック回路領
域のそれぞれにおいては、それぞれの回路領域内で生成
された信号が、転送パスを介して互いに転送されてい
る。

【０００５】なお、基準クロック回路領域においては、
基準クロックが入力され、入力された基準クロックを分
配して出力する分配回路網である基準クロック分配回路
網と、該基準クロック分配回路網から出力された基準ク
ロックのクロックサイクルで動作するとともに逓倍クロ
ック回路領域との間で転送パスを介して信号の転送を行
う複数の順序回路とが設けられている。

【０００６】また、逓倍クロック回路領域においては、
基準クロック回路領域に設けられた基準クロック分配回
路網から出力された基準クロックを所定の倍率に逓倍し
て逓倍クロックを生成し、生成された逓倍クロックを分
配して出力する分配回路網である逓倍クロック分配回路
網と、該逓倍クロック分配回路網から出力された逓倍ク
ロックのクロックサイクルで動作するとともに基準クロ
ック回路領域との間で転送パスを介して信号の転送を行
う複数の順序回路とが設けられている。

【０００７】このため、半導体集積回路の内部に高速で
動作する必要のない順序回路が設けられている場合にお
いても、該順序回路における消費電力を抑えることがで
きる。また、外部との間で信号の転送が行われるインタ
ーフェース部分に低速なクロックサイクルが必要である
場合にも有効である。

【０００８】しかしながら、基準クロック回路領域及び
逓倍クロック回路領域のそれぞれにおいては、クロック
信号にクロックスキュー（タイミングずれ）が発生し、
発生したクロックスキューによって内部に設けられた順
序回路に誤動作が生じやすいという問題点がある。クロ
ックスキューは、基準クロック回路領域及び逓倍クロッ
ク回路領域のそれぞれを閉じた場合においても発生する
ものであるが、基準クロック回路領域及び逓倍クロック
回路領域においては、互いに異なるクロック信号に同期
したクロックサイクルでそれぞれ動作しているため、そ
れぞれの間で行われる信号の転送時に特に発生しやすく
なってしまう。

【０００９】また、基準クロック回路領域及び逓倍クロ
ック回路領域のそれぞれにおいて分配された基準クロッ
ク及び逓倍クロックが、基準クロック回路領域内に設け
られた基準クロックで動作する順序回路及び逓倍クロッ
ク回路領域内に設けられた逓倍クロックで動作する順序
回路に到達する時間（分配遅延時間）がそれぞれ異なる
ため、クロックスキューが生じやすいという問題点があ
る。

【００１０】そこで、従来、基準クロック回路領域と逓
倍クロック回路領域との間で行われる信号の転送時に発
生するクロックスキューを低減する方法として、基準ク
ロック分配回路網及び逓倍クロック分配回路網のそれぞ
れの分配遅延時間を統一する方法や基準クロック分配回
路網及び逓倍クロック分配回路網のそれぞれに対してＰ
ＬＬ（Phase Locked Loop）やＤＬＬ（Delay Locked Lo
op）により位相補正を行う方法や設計時に転送パスの遅
延時間のマージンを十分に取る方法等が一般に用いられ
ている。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
たような従来の半導体集積回路においては、以下に記載
するような問題点がある。

【００１２】基準クロック分配回路網及び逓倍クロック
分配回路網のそれぞれの分配遅延時間を統一したとして
も、同一半導体集積回路内の製造ばらつきによって分配
遅延時間ずれが発生したり、回路レイアウトによる電源
ノイズやクロストークノイズによるジッタとして、両者
の間で行われる転送において考慮しなければならないク
ロックスキューが各々の分配網に閉じた領域内のクロッ
クスキューに比して大きくなる。

【００１３】加えて問題となるのは、回路レイアウト的
近距離の転送においても、互いに異なるクロックサイク
ルで動作するそれぞれの分配回路網は、基準クロックか
らの分岐後、数ｎｓのクロック分配遅延時間をかけて到
達するため、製造ばらつきによる遅延差（すなわちスキ
ュー）が発生する危険が大きい。

【００１４】更に、基準クロックを逓倍する時に発生す
るジッタによるスキューは、レーシングを起こさないた
めの遅延検証においても見積もる必要がある。これは、
同一クロック分配系ではクロックエッジが同一であるた
め、考える必要のないものである。

【００１５】また、基準クロック分配回路網及び逓倍ク
ロック分配回路網のそれぞれに対してＰＬＬやＤＬＬを
挿入して位相補正する等といったクロックスキューの低
減化においても、例えば、基準クロック分配系と逓倍ク
ロック分配系のそれぞれの内部のスキュー低減のために
ＰＬＬやＤＬＬを挿入した場合、それぞれに挿入された
ＰＬＬやＤＬＬのジッタの和が両者の間で行われる信号
の転送時にクロックスキューとなり、両者の間で行われ
る信号の転送においては逆効果になる場合がある。

【００１６】また、逓倍クロック回路領域内に設けられ
た回路が基準クロック回路領域内に設けられた回路に対
してノイズの発生源となったり、あるいは基準クロック
回路領域内に設けられた回路のノイズが、逓倍クロック
回路領域内に設けられた回路に対してノイズの発生源と
なったりする場合、その対策のために電源及びグランド
の分離を行うことがある。この結果、基準クロック回路
領域及び逓倍クロック回路領域のそれぞれにおいては問
題は解決するが、基準クロック回路領域及び逓倍クロッ
ク回路領域のそれぞれの電源の揺れが異なるため、異な
るクロック間でジッタが発生し、結果として基準クロッ
ク回路領域と逓倍クロック回路領域との間で信号の転送
が行われる転送パスにおけるクロックスキューの増大、
引いてはこの転送パス間で不具合を発生する場合があ
る。

【００１７】半導体集積回路を安定的に動作するために
は、上述したようなクロック系が異なる転送において、
これらの要因によるクロックスキューを設計に見込まな
ければならない。信号の転送が行われる転送パスにおけ
るクロックスキューの許容条件が逓倍化された高速のク
ロック周波数に依存すること及び同期型の半導体集積回
路において許容されるクロックスキューはクロックサイ
クルに反比例することにより、半導体集積回路内に設け
られた基準クロック回路領域と逓倍クロック回路領域と
の間で行われる信号の転送は、その逓倍クロックのクロ
ックサイクルが高速になればなるほど困難化する。

【００１８】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、基準クロック
で動作する基準クロック回路領域及び基準クロックを逓
倍して生成された逓倍クロックで動作する逓倍クロック
回路領域が設けられた半導体集積回路において、基準ク
ロック回路領域と逓倍クロック回路領域との間で行われ
る信号の転送時のクロックサイクルにしめるクロックス
キューの割合を低減することができる半導体集積回路を
提供することを目的とする。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に本発明は、基準クロックが入力され、該基準クロック
のクロックサイクルで動作するように前記基準クロック
が分配される回路領域である基準クロック分配エリア
と、該基準クロック分配エリアに入力された基準クロッ
クをｎ（ｎは自然数）逓倍して逓倍クロックを生成し、
該逓倍クロックのクロックサイクルで動作するように該
逓倍クロックが分配される回路領域である逓倍クロック
分配エリアとを有し、前記基準クロック分配エリア及び
前記逓倍クロック分配エリアのそれぞれにおいて生成さ
れた信号が互いに転送される半導体集積回路であって、
前記逓倍クロック分配エリアにてｎ逓倍された逓倍クロ
ックを１／ｎ倍に分周して基準クロックを再生成し、再
生成された基準クロックのクロックサイクルで前記逓倍
クロック分配エリアにて生成された信号を前記基準クロ
ック分配エリアに対して送信するとともに、再生成され
た基準クロックのクロックサイクルで前記基準クロック
分配エリアにて生成された信号を前記逓倍クロック分配
エリアに対して送信する再生成基準クロック分配エリア
を有することを特徴とする。

【００２０】また、前記再生成基準クロックエリアは、
前記逓倍クロック分配エリアにて生成された逓倍クロッ
クを１／ｎ倍に分周して基準クロックを再生成し、再生
成された基準クロックを出力する分周回路と、前記逓倍
クロック分配エリアにて生成された信号を、前記分周回
路から出力された基準クロックのクロックサイクルで前
記基準クロック分配エリアに対して送信する第１の順序
回路と、前記基準クロック分配エリアにて生成された信
号を、前記分周回路から出力された基準クロックのクロ
ックサイクルで前記逓倍クロック分配エリアに対して送
信する第２の順序回路とを有することを特徴とする。

【００２１】また、前記基準クロック分配エリアは、前
記基準クロックが入力されるクロック入力回路と、前記
クロック入力回路に入力された基準クロックを分配して
出力するクロック主分配バッファと、前記クロック主分
配バッファから出力された基準クロックを分配して出力
する基準クロック分配バッファと、前記基準クロック分
配バッファから出力された基準クロックのクロックサイ
クルで信号を生成して出力する複数の順序回路からなる
第１の順序回路群と、前記第１の順序回路群内に設けら
れた複数の順序回路のそれぞれから出力された信号を、
前記基準クロック分配バッファから出力された基準クロ
ックのクロックサイクルで前記再生成基準クロック分配
エリアに対して送信する第３の順序回路と、前記再生成
基準クロック分配エリアから送信された信号を、前記基
準クロック分配バッファから出力された基準クロックの
クロックサイクルで受信し、受信された信号を前記基準
クロックのクロックサイクルで出力する第４の順序回路
とを有し、前記第１の順序回路群内に設けられた複数の
順序回路のそれぞれは、前記第４の順序回路から出力さ
れた信号が前記基準クロック分配バッファから出力され
た基準クロックのクロックサイクルで入力され、入力さ
れた信号に基づいて、前記基準クロック分配バッファか
ら出力された基準クロックのクロックサイクルで信号を
生成することを特徴とする。

【００２２】また、前記逓倍クロック分配エリアは、前
記基準クロック分配エリアに入力された基準クロックの
クロックスキューを調整して出力するクロックスキュー
調整用分配バッファと、前記クロックスキュー調整用分
配バッファから出力された基準クロックをｎ逓倍して逓
倍クロックを生成し、生成された逓倍クロックを分配し
て出力する逓倍クロック分配回路と、前記逓倍クロック
分配回路から出力された逓倍クロックのクロックサイク
ルで動作して信号を生成し、生成された信号を前記再生
成基準クロック分配エリアに対して送信する複数の順序
回路からなる第２の順序回路群とを有し、前記第２の順
序回路群内に設けられた複数の順序回路のそれぞれは、
前記再生成基準クロック分配エリアから送信された信号
を、前記逓倍クロック分配回路から出力された逓倍クロ
ックのクロックサイクルで受信し、受信された信号に基
づいて前記逓倍クロック分配回路から出力された逓倍ク
ロックのクロックサイクルで信号を生成することを特徴
とする。

【００２３】また、前記逓倍クロック分配回路は、前記
クロックスキュー調整用分配バッファから出力された基
準クロックに同期して、該基準クロックを逓倍した逓倍
クロックを出力することを特徴とする。

【００２４】また、前記基準クロック分配エリア及び前
記逓倍クロック分配エリアに使用される電源が互いに分
離されている場合、前記再生成基準クロック分配エリア
に使用される電源は、前記逓倍クロック分配エリアに使
用される電源と同一であることを特徴とする。

【００２５】（作用）上記のように構成された本発明に
おいては、基準クロックがｎ逓倍された逓倍クロックで
同期動作する逓倍クロック分配エリアと基準クロックで
同期動作する基準クロック分配エリアとの間で信号の転
送が行われる転送パスが、基準クロック分配エリアと逓
倍クロックを１／ｎ倍に分周して再生成された基準クロ
ックで同期動作するエリアとの転送パス及び逓倍クロッ
ク分配エリアと逓倍クロックを１／ｎ倍に分周して再生
成された基準クロックで同期動作するエリアとの転送パ
スに置き換えられる。

【００２６】基準クロック分配エリアと再生成された基
準クロックで同期動作するエリアとの転送パスにおいて
は、クロックサイクルが低いため、クロックスキューの
許容範囲が大きくなり、十分な設計マージンが取れる。

【００２７】また、逓倍クロック分配エリアと再生成さ
れた基準クロックで同期動作するエリアとの転送パスに
おいては、クロックの差分が１／ｎ倍する分周回路のみ
であるため、実質は同一クロック分配スキューとして捉
えることができる。

【００２８】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。

【００２９】図１は、本発明の半導体集積回路の実施の
一形態を示す図である。

【００３０】本形態は図１に示すように、基準クロック
が入力され、入力された基準クロックを分配して他のエ
リアに出力するとともに、基準クロックのクロックサイ
クルで信号を生成し、生成された信号を基準クロックの
クロックサイクルで送信するとともに、他のエリアにて
生成された信号を基準クロックのクロックサイクルで受
信する基準クロック分配エリア１と、基準クロック分配
エリア１から出力された基準クロックをｎ（ｎは自然
数）逓倍して逓倍クロックを生成し、生成された逓倍ク
ロックのクロックサイクルで信号を生成し、生成された
信号を逓倍クロックのクロックサイクルで送信するとと
もに、他のエリアにて生成された信号を逓倍クロックの
クロックサイクルで受信する逓倍クロック分配エリア２
と、逓倍クロック分配エリア２にて逓倍された逓倍クロ
ックを１／ｎ倍に分周して基準クロックを再生成し、再
生成された基準クロックのクロックサイクルで逓倍クロ
ック分配エリア２から送信された信号を基準クロック分
配エリア１に対して送信するとともに、再生成された基
準クロックのクロックサイクルで基準クロック分配エリ
ア１から送信された信号を逓倍クロック分配エリア２に
対して送信する再生成基準クロック分配エリア３とから
構成されている。

【００３１】なお、基準クロック分配エリア１は、基準
クロックが入力されるクロック入力回路１１と、クロッ
ク入力回路１１に入力された基準クロックを分配して出
力するクロック主分配バッファ１２と、クロック主分配
バッファ１２から出力された基準クロックを更に分配し
て出力する基準クロック分配バッファ１３と、基準クロ
ック分配バッファ１３から出力された基準クロックのク
ロックサイクルで信号を生成し、生成された信号を、基
準クロック分配バッファ１３から出力された基準クロッ
クのクロックサイクルで出力する複数の順序回路１４−
１〜１４−Ｍからなる第１の順序回路群である順序回路
群１４と、基準クロック分配バッファ１３から出力され
た基準クロックで動作する複数の順序回路１４−１〜１
４−Ｍのそれぞれから出力された信号を、基準クロック
分配バッファ１３から出力された基準クロックのクロッ
クサイクルで再生成基準クロック分配エリア３に対して
転送パス４１を介して送信する第３の順序回路である順
序回路１５と、再生成基準クロック分配エリア３から転
送パス４４を介して送信された信号を、基準クロック分
配バッファ１３から出力された基準クロックのクロック
サイクルで受信し、受信された信号を基準クロック分配
バッファ１３から出力された基準クロックのクロックサ
イクルで出力する第４の順序回路である順序回路１６と
から構成されており、基準クロック分配バッファ１３か
ら出力された基準クロックで動作する複数の順序回路１
４−１〜１４−Ｍのそれぞれにおいては、基準クロック
分配バッファ１３から出力された基準クロックで動作す
る順序回路１６から出力された信号に基づいて、基準ク
ロック分配バッファ１３から出力された基準クロックの
クロックサイクルで信号が生成される。

【００３２】また、逓倍クロック分配エリア２は、基準
クロック分配エリア１内に設けられたクロック主分配バ
ッファ１２から出力された基準クロックのクロックスキ
ューを調整して出力するクロックスキュー調整用分配バ
ッファ２１と、クロックスキュー調整用分配バッファ２
１から出力された基準クロックをｎ逓倍して逓倍クロッ
クを生成し、生成された逓倍クロックを分配して出力す
る逓倍クロック分配回路２２と、逓倍クロック分配回路
２２から出力された逓倍クロックのクロックサイクルで
信号を生成し、生成された信号を、逓倍クロック分配回
路２２から出力された逓倍クロックのクロックサイクル
で再生成基準クロック分配エリア３に対して転送パス４
３を介して送信する複数の順序回路２３−１〜２３−Ｌ
からなる第２の順序回路群である順序回路群２３とから
構成されており、逓倍クロック分配回路２２から出力さ
れた逓倍クロックで動作する複数の順序回路２３−１〜
２３−Ｌのそれぞれにおいては、再生成基準クロック分
配エリア３から転送パス４２を介して送信された信号
が、逓倍クロック分配回路２２から出力された逓倍クロ
ックのクロックサイクルで受信され、受信された信号に
基づいて、逓倍クロック分配回路２２から出力された逓
倍クロックのクロックサイクルで信号が生成される。な
お、逓倍クロック分配回路２２においては、出力された
逓倍クロックがフィードバックされて基準クロックとと
もに入力され、内部で基準クロックと逓倍クロックとの
位相差が比較され、該位相差の差分に基づいて逓倍クロ
ックの周波数を変化させており、そのため、基準クロッ
クに同期して、該基準クロックを正確にｎ逓倍した逓倍
クロックを出力させることができる。

【００３３】また、再生成基準クロック分配エリア３
は、逓倍クロック分配エリア２内に設けられた逓倍クロ
ック分配回路２２から出力された逓倍クロックを１／ｎ
倍に分周して基準クロックを再生成し、再生成された基
準クロック信号を出力する分周回路３１及び分周回路３
３と、逓倍クロック分配回路２２から出力された逓倍ク
ロックで動作する複数の順序回路２３−１〜２３−Ｌの
それぞれから転送パス４３を介して送信された信号を、
分周回路３１から出力された基準クロックのクロックサ
イクルで受信し、受信された信号を、基準クロック分配
バッファ１３から出力された基準クロックで動作する順
序回路１６に対して、分周回路３１から出力された基準
クロックのクロックサイクルで転送パス４４を介して送
信する第１の順序回路である順序回路３２と、基準クロ
ック分配バッファ１３から出力された基準クロックで動
作する順序回路１５から転送パス４１を介して送信され
た信号を、分周回路３３から出力された基準クロックの
クロックサイクルで受信し、受信された信号を、逓倍ク
ロック分配回路２２から出力された逓倍クロックで動作
する複数の順序回路２３−１〜２３−Ｌのそれぞれに対
して、分周回路３３から出力された基準クロックのクロ
ックサイクルで転送パス４２を介して送信する第２の順
序回路である順序回路３４とから構成されている。

【００３４】なお、再生成基準クロック分配エリア３に
おいては、分周回路３１及び分周回路３３を共通化する
ことも可能である。

【００３５】以下に、上記のように構成された半導体集
積回路の動作について説明する。

【００３６】クロック入力回路１１に基準クロックが入
力されると、クロック主分配バッファ１２において該基
準クロックが分配され、分配された基準クロックが基準
クロック分配バッファ１３及びクロックスキュー調整用
分配バッファ２１に対して出力される。

【００３７】次に、基準クロック分配バッファ１３にお
いて、クロック主分配バッファ１２から出力された基準
クロックが分配され、分配された基準クロックが、複数
の順序回路１４−１〜１４−Ｍ及び順序回路１５，１６
に対して出力される。

【００３８】次に、順序回路１４−１〜１４−Ｍのそれ
ぞれにおいて、基準クロック分配バッファ１３から出力
された基準クロックのクロックサイクルで信号が生成さ
れ、生成された信号が基準クロック分配バッファ１３か
ら出力された基準クロックのクロックサイクルで順序回
路１５に対して出力される。

【００３９】次に、順序回路１５において、基準クロッ
ク分配バッファ１３から出力された基準クロックで動作
する複数の順序回路１４−１〜１４−Ｍのそれぞれから
出力された信号が、基準クロック分配バッファ１３から
出力された基準クロックのクロックサイクルで入力さ
れ、入力された信号が、基準クロック分配バッファ１３
から出力された基準クロックのクロックサイクルで順序
回路３４に対して送信される。

【００４０】一方、クロックスキュー調整用分配バッフ
ァ２１においては、クロック主分配バッファ１２から出
力された基準クロックのクロックスキューが調整されて
出力される。

【００４１】次に、逓倍クロック分配回路２２におい
て、クロックスキュー調整用分配バッファ２１から出力
された基準クロックがｎ逓倍されて逓倍クロックが生成
され、生成された逓倍クロックが、複数の順序回路２３
−１〜２３−Ｌ及び分周回路３１，３３に対して出力さ
れる。

【００４２】なお、逓倍クロック分配回路２２において
は、出力された逓倍クロックがフィードバックされて基
準クロックとともに入力され、内部で基準クロックと逓
倍クロックとの位相差が比較され、該位相差の差分に基
づいて逓倍クロックの周波数を変化させており、そのた
め、基準クロックに同期して、該基準クロックを正確に
ｎ逓倍した逓倍クロックが出力される。

【００４３】次に、分周回路３１，３３において、逓倍
クロック分配回路２２から出力された逓倍クロックが１
／ｎ倍に分周されて基準クロックが再生成され、再生成
された基準クロックが順序回路３２，３４のそれぞれに
対して出力される。

【００４４】順序回路３４においては、分周回路３３か
ら出力された基準クロックのクロックサイクルで、基準
クロック分配バッファ１３から出力された基準クロック
で動作する順序回路１５から転送パス４１を介して信号
が受信され、受信された信号が、分周回路３３から出力
された基準クロックのクロックサイクルで、逓倍クロッ
クで動作する複数の順序回路２３−１〜２３−Ｌのそれ
ぞれに対して転送パス４２を介して送信される。

【００４５】次に、逓倍クロック分配回路２２から出力
された逓倍クロックで動作する複数の順序回路２３−１
〜２３−Ｌのそれぞれにおいて、分周回路３３から出力
された基準クロックで動作する順序回路３４から送信さ
れた信号が、逓倍クロック分配回路２２から出力された
逓倍クロックのクロックサイクルで受信され、受信され
た信号に基づいて、逓倍クロック分配回路２２から出力
された逓倍クロックのクロックサイクルで信号が生成さ
れ、生成された信号が、分周回路３３から出力された基
準クロックで動作する順序回路３２に対して、逓倍クロ
ック分配回路２２から出力された逓倍クロックのクロッ
クサイクルで転送パス４３を介して送信される。

【００４６】分周回路３３から出力された基準クロック
で動作する順序回路３２においては、逓倍クロック分配
回路２２から出力された逓倍クロックで動作する複数の
順序回路２３−１〜２３−Ｌのそれぞれから送信された
信号が、分周回路３３から出力された基準クロックのク
ロックサイクルで受信され、受信された信号が、基準ク
ロック分配バッファ１３から出力された基準クロックで
動作する順序回路１６に対して、分周回路３１から出力
された基準クロックのクロックサイクルで転送パス４４
を介して送信される。

【００４７】次に、基準クロック分配バッファ１３から
出力された基準クロックで動作する順序回路１６におい
て、分周回路３１から出力された基準クロックで動作す
る順序回路３２から送信された信号が、基準クロック分
配バッファ１３から出力された基準クロックのクロック
サイクルで受信され、受信された信号が、基準クロック
分配バッファ１３から出力された基準クロックで動作す
る複数の順序回路１４−１〜１４−Ｍのそれぞれに対し
て、基準クロック分配バッファ１３から出力された基準
クロックのクロックサイクルで出力される。

【００４８】その後、基準クロック分配バッファ１３か
ら出力された基準クロックで動作する複数の順序回路１
４−１〜１４−Ｍのそれぞれにおいて、基準クロック分
配バッファ１３から出力された基準クロックで動作する
順序回路１６から出力された信号が、基準クロック分配
バッファ１３から出力された基準クロックのクロックサ
イクルで入力され、入力された信号に基づいて、基準ク
ロック分配バッファ１３から出力された基準クロックの
クロックサイクルで信号が生成され、生成された信号
が、基準クロック分配バッファ１３から出力された基準
クロックで動作する順序回路１５に対して、基準クロッ
ク分配バッファ１３から出力された基準クロックのクロ
ックサイクルで出力される。

【００４９】また、基準クロック分配エリア１及び逓倍
クロック分配エリア２のそれぞれにて使用される電源が
分離されている場合、再生成基準クロック分配エリア３
にて使用される電源を逓倍クロック分配エリア２に使用
される電源と同一にすることによって、逓倍クロック分
配エリア２と再生成基準クロック分配エリア３との間で
信号の転送が行われる転送パス４２，４３におけるクロ
ックサイクルにしめるクロックスキューの割合を低減す
ることができる。

【００５０】これは、基準クロック分配エリア１及び逓
倍クロック分配エリア２のそれぞれにおいて使用される
電源が異なる場合、基準クロック分配エリア１及び逓倍
クロック分配エリア２のそれぞれにおいて電源ノイズが
異なるため該電源ノイズの差分によってクロック信号の
分配遅延時間にずれ（主としてジッタとなる）が生じ、
これにより、転送パス４２，４３におけるクロックスキ
ューに影響してしまうためである。

【００５１】

【発明の効果】以上説明したように本発明においては、
基準クロックがｎ逓倍された逓倍クロックで同期動作す
る逓倍クロック分配エリアと基準クロックで同期動作す
る基準クロック分配エリアとの間で信号の転送が行われ
る転送パスが、基準クロック分配エリアと逓倍クロック
を１／ｎ倍に分周して再生成された基準クロックで同期
動作するエリアとの転送パス及び逓倍クロック分配エリ
アと逓倍クロックを１／ｎ倍に分周して再生成された基
準クロックで同期動作するエリアとの転送パスに置き換
えられるように構成されている。

【００５２】これにより、基準クロック分配エリアと再
生成された基準クロックで同期動作するエリアとの転送
パスにおいては、クロックサイクルが低いため、クロッ
クスキューの許容範囲が大きくなり、十分な設計マージ
ンを取ることができる。

【００５３】また、逓倍クロック分配エリアと再生成さ
れた基準クロックで同期動作するエリアとの転送パスに
おいては、クロックの差分が１／ｎ倍する分周回路のみ
であるため、実質は同一クロック分配スキューとして捉
えることができる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の実施の一形態を示す
図である。

【符号の説明】

１ 基準クロック分配エリア ２ 逓倍クロック分配エリア ３ 再生成基準クロック分配エリア １１ クロック入力回路 １２ クロック主分配バッファ １３ 基準クロック分配バッファ １４ 順序回路群 １４−１〜１４−Ｍ，１５，１６ 順序回路 ２１ クロックスキュー調整用分配バッファ ２２ 逓倍クロック分配回路 ２３ 順序回路群 ２３−１〜２３−Ｌ 順序回路 ３１，３３ 分周回路 ３２，３４ 順序回路 ４１，４２，４３，４４ 転送パス

Claims (6)

【特許請求の範囲】
1. 【請求項１】 基準クロックが入力され、該基準クロッ
   クのクロックサイクルで動作するように前記基準クロッ
   クが分配される回路領域である基準クロック分配エリア
   と、該基準クロック分配エリアに入力された基準クロッ
   クをｎ（ｎは自然数）逓倍して逓倍クロックを生成し、
   該逓倍クロックのクロックサイクルで動作するように該
   逓倍クロックが分配される回路領域である逓倍クロック
   分配エリアとを有し、前記基準クロック分配エリア及び
   前記逓倍クロック分配エリアのそれぞれにおいて生成さ
   れた信号が互いに転送される半導体集積回路であって、 前記逓倍クロック分配エリアにてｎ逓倍された逓倍クロ
   ックを１／ｎ倍に分周して基準クロックを再生成し、再
   生成された基準クロックのクロックサイクルで前記逓倍
   クロック分配エリアにて生成された信号を前記基準クロ
   ック分配エリアに対して送信するとともに、再生成され
   た基準クロックのクロックサイクルで前記基準クロック
   分配エリアにて生成された信号を前記逓倍クロック分配
   エリアに対して送信する再生成基準クロック分配エリア
   を有することを特徴とする半導体集積回路。
2. 【請求項２】 請求項１に記載の半導体集積回路におい
   て、 前記再生成基準クロックエリアは、 前記逓倍クロック分配エリアにて生成された逓倍クロッ
   クを１／ｎ倍に分周して基準クロックを再生成し、再生
   成された基準クロックを出力する分周回路と、 前記逓倍クロック分配エリアにて生成された信号を、前
   記分周回路から出力された基準クロックのクロックサイ
   クルで前記基準クロック分配エリアに対して送信する第
   １の順序回路と、 前記基準クロック分配エリアにて生成された信号を、前
   記分周回路から出力された基準クロックのクロックサイ
   クルで前記逓倍クロック分配エリアに対して送信する第
   ２の順序回路とを有することを特徴とする半導体集積回
   路。
3. 【請求項３】 請求項１または請求項２に記載の半導体
   集積回路において、 前記基準クロック分配エリアは、 前記基準クロックが入力されるクロック入力回路と、 前記クロック入力回路に入力された基準クロックを分配
   して出力するクロック主分配バッファと、 前記クロック主分配バッファから出力された基準クロッ
   クを分配して出力する基準クロック分配バッファと、 前記基準クロック分配バッファから出力された基準クロ
   ックのクロックサイクルで信号を生成して出力する複数
   の順序回路からなる第１の順序回路群と、 前記第１の順序回路群内に設けられた複数の順序回路の
   それぞれから出力された信号を、前記基準クロック分配
   バッファから出力された基準クロックのクロックサイク
   ルで前記再生成基準クロック分配エリアに対して送信す
   る第３の順序回路と、 前記再生成基準クロック分配エリアから送信された信号
   を、前記基準クロック分配バッファから出力された基準
   クロックのクロックサイクルで受信し、受信された信号
   を前記基準クロックのクロックサイクルで出力する第４
   の順序回路とを有し、 前記第１の順序回路群内に設けられた複数の順序回路の
   それぞれは、前記第４の順序回路から出力された信号が
   前記基準クロック分配バッファから出力された基準クロ
   ックのクロックサイクルで入力され、入力された信号に
   基づいて、前記基準クロック分配バッファから出力され
   た基準クロックのクロックサイクルで信号を生成するこ
   とを特徴とする半導体集積回路。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   半導体集積回路において、 前記逓倍クロック分配エリアは、 前記基準クロック分配エリアに入力された基準クロック
   のクロックスキューを調整して出力するクロックスキュ
   ー調整用分配バッファと、 前記クロックスキュー調整用分配バッファから出力され
   た基準クロックをｎ逓倍して逓倍クロックを生成し、生
   成された逓倍クロックを分配して出力する逓倍クロック
   分配回路と、 前記逓倍クロック分配回路から出力された逓倍クロック
   のクロックサイクルで動作して信号を生成し、生成され
   た信号を前記再生成基準クロック分配エリアに対して送
   信する複数の順序回路からなる第２の順序回路群とを有
   し、 前記第２の順序回路群内に設けられた複数の順序回路の
   それぞれは、前記再生成基準クロック分配エリアから送
   信された信号を、前記逓倍クロック分配回路から出力さ
   れた逓倍クロックのクロックサイクルで受信し、受信さ
   れた信号に基づいて前記逓倍クロック分配回路から出力
   された逓倍クロックのクロックサイクルで信号を生成す
   ることを特徴とする半導体集積回路。
5. 【請求項５】 請求項４に記載の半導体集積回路におい
   て、 前記逓倍クロック分配回路は、前記クロックスキュー調
   整用分配バッファから出力された基準クロックに同期し
   て、該基準クロックを逓倍した逓倍クロックを出力する
   ことを特徴とする半導体集積回路。
6. 【請求項６】 請求項１乃至５のいずれか１項に記載の
   半導体集積回路において、 前記基準クロック分配エリア及び前記逓倍クロック分配
   エリアに使用される電源が互いに分離されている場合、
   前記再生成基準クロック分配エリアに使用される電源
   は、前記逓倍クロック分配エリアに使用される電源と同
   一であることを特徴とする半導体集積回路。