KR20100109894A - 클록 제어 회로 및 송신기 - Google Patents

클록 제어 회로 및 송신기 Download PDF

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Abstract

송신기(1)는 클록 생성부(4), FIFO부(6) 및 시리얼 신호 작성부(7)를 구비한다. 클록 생성부(4)는, 기준 클록 CKref를 스펙트럼 확산에 의해 변조하고, 변조도가 큰 제1 클록 CK1과 변조도가 작은 제2 클록 CK2를 생성한다. FIFO부(6)는, 클록 생성부(4)로부터 데이터 생성부(2)에 출력되고 이 데이터 생성부(2)로부터 출력된 제1 클록 CK1과, 데이터 생성부(2)에서 제1 클록 CK1에 동기하여 출력된 패러럴 데이터 신호와, 클록 생성부(4)로부터 출력된 제2 클록 CK2를 입력하고, 패러럴 데이터 신호 Pdata를 제2 클록 CK2에 동기시켜 출력한다. 시리얼 신호 작성부(7)는 패러럴 데이터 신호 PRdata를 시리얼 데이터 신호 Sdata로 변환하여 출력한다.

Description

클록 제어 회로 및 송신기{CLOCK CONTROL CIRCUIT AND TRANSMITTER}
본 발명은 클록(clock) 제어 회로 및 이를 구비하는 송신기에 관한 것이다.
종래부터, 고속 시리얼(serial) 전송을 이용한 통신 시스템이 알려져 있다. 일반적인 통신 시스템에서는 데이터 생성부로부터 송신기에 패러럴(parallel) 데이터 신호가 출력되고, 송신기에서 패러럴 데이터 신호가 시리얼 데이터 신호로 변환되어 고속 시리얼 전송 라인(line)에 송출된다. 이때 송신기의 동작 클록은 데이터 생성부로부터 패러럴 데이터 신호를 동기시켜 송신시킨다. 그리고 이 동작 클록은 클록 생성부에서 기준 클록의 주파수가 스펙트럼 확산(Spread Spectrum ：SS)에 의해 변조되어 데이터 생성부에 출력되는 클록이다. 이러한 통신 시스템으로서는, 예를 들면, 비특허 문헌 1에 기재된 것이 있다.
여기서, 상기의 동작 클록은, 스펙트럼 확산에 의한 주파수 변조도가 큰 쪽이 EMI(Electro Magnetic Interference：전자파 간섭)의 저감에 유효하다. 따라서 통신 시스템에 있어서의 EMI의 저감을 도모하기 위해서는 클록 생성부에 의해 생성되는 클록의 변조도를 크게 하는 것이 바람직하다.
< 비특허 문헌 1> "1-channel Serial ATA PHY",［online］, Atmel Corporation, 2003년 1월, ［2009년 1월 21일 검색］, 인터넷＜http://www.dzjsw.com/jcdl/a/AT78C5091.pdf＞
고속 시리얼 전송로에 대해서는, 시리얼 데이터 신호에 클록을 매립하는 'Embedded Clock'이라고 하는 전송 방식에 의해, 데이터 전송 속도(data rate)의 향상을 도모하고 있다. 통상 데이터 통신에 있어서는 스펙트럼 확산에 의해 EMI의 저감을 도모하고 있다. 그렇지만, Embedded clock의 고속 시리얼 전송에서는 그 특성상 변조도를 높게 할 수 없다. 그 때문에, 상기 종래의 구성에 있어서는, 시리얼 데이터 신호를 동기시키는 클록과 패러럴 데이터 신호를 동기시키는 클록이 동일하므로, 데이터 생성부와 송신기의 사이의 배선 부분이나 다른 회로 블록의 데이터를 동기시키는 클록의 변조도도 작게 하지 않을 수 없어, 그러한 부분으로부터 큰 EMI가 발생한다고 하는 문제가 있었다.
그래서 상기의 문제를 해소하기 위해서, 예를 들면, 데이터 생성부와 송신기의 사이에 있어서, 패러럴 데이터 신호를 변조도가 높은 클록에 동기시키는 것이 고려되지만, 회로 규모가 크게 되어버림과 아울러, 송신기측의 소비 전력이 커진다고 하는 새로운 문제가 생겨버린다.
본 발명은 상기 문제점을 해소하기 위해 이루어진 것이고, 간단하고 쉬운 구성으로 EMI의 저감을 도모할 수가 있는 클록 제어 회로 및 이를 구비하는 송신기를 제공하는 것을 목적으로 한다.
본 발명의 클록 제어 회로는, 기준 클록의 주파수를 스펙트럼 확산함으로써 변조도가 큰 제1 클록과 이 제1 클록보다 변조도가 작은 제2 클록을 생성하고 생성된 제1 클록과 제2 클록을 출력하는 클록 생성부와, 클록 생성부로부터 외부 회로에 출력되고 이 외부 회로로부터 출력된 제1 클록과 외부 회로에서 제1 클록에 동기하여 출력된 패러럴 데이터 신호와 클록 생성부로부터 출력된 제2 클록을 입력하고, 패러럴 데이터 신호를 제2 클록에 동기시켜 출력하는 FIFO부(First In First Out part)를 구비하는 것을 특징으로 한다.
이 클록 제어 회로에서는, 동일 기준 클록의 주파수를 스펙트럼 확산함으로써, 변조도가 큰 제1 클록과 변조도가 작은 제2 클록이 클록 생성부에서 생성되어 FIFO부에 출력된다. 이때 제1 클록은 외부 회로에 출력되고, 이 외부 회로에서 패러럴 데이터 신호를 동기시킨 후, FIFO부에 출력된다. 그리고 FIFO부에서는 패러럴 데이터 신호를 동기시킨 제1 클록으로 바꾸고, 그 패러럴 데이터 신호를 제2 클록에 동기시켜 출력한다. 이에 의해, 패러럴 데이터 신호를 전송할 때에는 변조도가 큰 클록에 동기시키고, 이 패러럴 데이터 신호를 시리얼 데이터 신호로 변환하고, 고속 시리얼 전송할 때에는 변조도가 작은 클록에 동기시킬 수가 있다. 따라서 패러럴 데이터 신호가 전송되는, 예를 들면, 외부 회로(데이터 생성부)와 송신기의 사이의 배선 부분이나, 다른 회로 블록에 있어서의 큰 EMI의 저감을 도모할 수가 있다. 또, 외부 회로와 송신기의 사이에 패러럴 데이터 신호를 변조도가 높은 클록에 동기시키기 위한 회로를 필요로 하지 않으므로, 간단하고 쉬운 구성으로 할 수가 있다.
또, 클록 생성부는 외부 회로보다 FIFO부에 가까운 위치에 배치되어 있는 것이 바람직하다. 이 경우에는, 클록 생성부와 FIFO부를 접속하는 전송로(전송 라인)가 짧아지기 때문에, 변조도가 작은 제2 클록이 클록 생성부로부터 FIFO부에 전송될 때의 EMI를 저감할 수가 있다. 이때 외부 회로가 클록 생성부로부터 떨어진 위치에 존재하는 경우이어도 제1 클록의 변조도가 크기 때문에 EMI의 저감이 도모되고 있다.
또, 클록 생성부는 제1 클록을 생성하는 제1 클록 생성부와, 제2 클록을 생성하는 제2 클록 생성부를 구비하고, 제1 클록과 제2 클록의 위상을 맞추기 위한 제1 제어 신호 및 제2 제어 신호를 생성하고, 생성된 제1 제어 신호를 제1 클록 생성부에, 제2 제어 신호를 상기 제 2 클록 생성부에 출력하는 위상 조정 회로를 구비하는 것이 바람직하다. 이 경우에는, 위상을 맞추기 위한 제1 제어 신호 및 제2 제어 신호에 기초하여, 제1 클록 및 제2 클록이 각각 생성되므로, 제1 클록과 제2 클록의 위상차를 작게 할 수가 있다. 그 때문에, 제1 클록 및 제2 클록의 데이터 전송 속도(data rate)(클럭 주파수)의 차를 작게 할 수가 있고, FIFO부에 있어서의 레지스터(register) 수의 경감을 도모할 수가 있다.
또, 클록 생성부는 제1 클록을 입력하고, 이 제1 클록을 분주하여 출력하는 분주 회로를 구비하는 것이 바람직하다. 이 경우에는, 소망하는 제1 클록의 주파수를 얻을 수 있다.
또, 클록 생성부는 제1 클록을 입력하고, 이 제1 클록을 분주하여 출력하는 분주 회로를 구비하는 것이 바람직하다. 이 경우에는, 소망하는 제1 클록의 주파수를 얻을 수가 있다.
본 발명의 송신기는, 기준 클록의 주파수를 스펙트럼 확산함으로써 변조도가 큰 제1 클록과 이 제1 클록보다 변조도가 작은 제2 클록을 생성하고, 생성된 제1 클록과 제2 클록을 출력하는 클록 생성부와, 클록 생성부로부터 외부 회로에 출력되고 이 외부 회로로부터 출력된 제1 클록과 외부 회로에서 제1 클록에 동기하여 출력된 패러럴 데이터 신호와 클록 생성부로부터 출력된 제2 클록을 입력하고, 패러럴 데이터 신호를 제2 클록에 동기시켜 출력하는 FIFO부와, FIFO부로부터 제2 클록에 동기하여 출력된 패러럴 데이터 신호를 입력하고, 이 패러럴 데이터 신호를 시리얼 데이터 신호로 변환하여 출력하는 시리얼 전송 신호 작성부를 구비하는 것을 특징으로 한다.
이 송신기에서는, 같은 기준 클록의 주파수를 스펙트럼 확산함으로써, 변조도가 큰 제1 클록과 변조도가 작은 제2 클록이 클록 생성부에서 생성되어 FIFO부에 출력된다. 이때 제1 클록은 외부 회로에 출력되고 이 외부 회로에서 패러럴 데이터 신호를 동기시킨 후, FIFO부에 출력된다. 그리고 FIFO부에서는 패러럴 데이터 신호를 동기시킨 제1 클록으로 바꾸고, 그 패러럴 데이터 신호를 제2 클록에 동기시켜 출력하고, 이 패러럴 데이터 신호를 입력한 시리얼 전송 신호 작성부에서는, 패러럴 데이터 신호를 시리얼 데이터 신호로 변환하여 출력한다. 이에 의해, 패러럴 데이터 신호를 전송할 때에는 변조도가 큰 클록에 동기시키고, 이 패러럴 데이터 신호를 시리얼 데이터 신호로 변환하고, 고속 시리얼 전송할 때에는 변조도가 작은 클록에 동기시킬 수가 있다. 따라서 패러럴 데이터 신호가 전송되는, 예를 들면, 외부 회로(데이터 생성부)의 사이의 배선 부분이나, 다른 회로 블록에 있어서의 큰 EMI의 저감을 도모할 수가 있다. 또, 외부 회로의 사이에 패러럴 데이터 신호를 변조도가 높은 클록에 동기시키기 위한 회로를 필요로 하지 않으므로, 간단하고 쉬운 구성으로 할 수가 있다.
본 발명에 의하면, 간단하고 쉬운 구성으로 EMI의 저감을 도모할 수가 있다.
도 1은 본 실시 형태에 관한 송신기를 포함하는 통신 시스템의 구성도이다.
도 2는 클록 생성부의 구성도이다.
도 3은 비교예의 통신 시스템의 구성도이다.
도 4는 비교예의 통신 시스템에 있어서의 제1 클록 및 제2 클록의 데이터 전송 속도의 변화의 비율을 나타내는 도이다.
도 5는 본 실시 형태의 통신 시스템에 있어서의 제1 클록 및 제2 클록의 데이터 전송 속도의 변화의 비율을 나타내는 도이다.
도 6은 변형예에 관한 통신 시스템의 구성도이다.
도 7은 변형예에 관한 통신 시스템의 구성도이다.
이하, 첨부 도면을 참조하여, 본 발명을 실시하기 위한 형태를 상세하게 설명한다. 또한, 도면의 설명에 있어서 동일한 요소에는 동일한 부호를 붙이고, 중복하는 설명을 생략한다.
도 1은 본 실시 형태에 관한 송신기를 포함하는 통신 시스템의 구성도이다. 이 도면에 나타나는 통신 시스템(1)은 데이터 생성부(2)와 송신기(3)를 구비한다. 데이터 생성부(2) 및 송신기(3)는 저속의 패러럴 신호 라인 L1에 의해 접속되어 있다. 또, 송신기(3)에는 고속 시리얼 전송 라인 L2의 일단이 접속되어 있고, 그 타단이 예를 들면, 수신기(도시하지 않음)에 접속되어 있다. 또한, 도 1에 있어서는, 송신기(3) 및 데이터 생성부(2) 모두가 LSI에 의해 구성되어 있고, 그들을 접속하는 패러럴 신호 라인 L1과 고속 시리얼 전송 라인 L2는 케이블이나 PCB(Printed Circuit Board ： 프린트 기판) 상의 배선이다.
데이터 생성부(2)는 송신기(3)로부터 출력된 제1 클록 CK1(후술)을 입력하고, 이 제1 클록 CK1에 송신되어야 할 패러럴 데이터 신호 Pdata를 동기하고, 이 패러럴 데이터 신호 Pdata와 제1 클록 CK1을 송신기(3)에 출력한다. 이 데이터 생성부(2)는 외부 회로이다. 또한, 여기서 말하는 외부라는 것은 기능적인 요소로 각 블록이 나누어진 경우에 있어서, 송신기(3)와 기능적으로 분리하여 있는 것을 나타내고 있다.
송신기(3)는 클록 생성부(4)와, 입력 회로(5)와, FIFO부(6)와, 시리얼 전송 신호 작성부(7)를 구비한다. 클록 생성부(4)는 송신기(3) 내에 있어서 FIFO부(6) 및 시리얼 전송 신호 작성부(7)의 근처에 배치되어 있다. 이 송신기(3)는 수신기에, 예를 들면, 화상(영상) 데이터를 송신하는 장치이다. 또한, 클록 생성부(4) 및 FIFO부(6)는 스펙트럼 확산량이 다른 2개의 클록의 사이에서의 데이터 환승 회로(클록 제어 회로)로서 기능하고 있다.
클록 생성부(4)에 대해서 도 2를 참조하면서 설명한다. 도 2는 클록 생성부(4)의 구성도이다. 동 도면에 나타내듯이, 클록 생성부(4)는 기준 클록 생성부(8)와, 시스템용 클록 생성부(제1 클록 생성부)(9)와, 시리얼 전송용 클록 생성부(제2 클록 생성부)(10)와, 위상 조정 회로(11)로 구성된다.
기준 클록 생성부(8)는 소정의 주파수의 기준 클록 CKref를 생성한다. 기준 클록 생성부(8)는 생성한 기준 클록 CKref를 시스템용 클록 생성부(9) 및 시리얼 전송용 클록 생성부(10)에 출력한다.
시스템용 클록 생성부(9)는, 기준 클록 생성부(8)로부터 출력된 기준 클록 CKref를 입력하고, 이 기준 클록 CKref에 기초하여 시스템용 클록인 제1 클록 CK1을 생성하여 출력한다. 구체적으로, 시스템용 클록 생성부(9)는 위상 조정 회로(11)로부터 출력된 제1 제어 신호 Control1(후술)을 입력하고, 이 제1 제어 신호 Control1에 기초하여 기준 클록 CKref의 주파수를 스펙트럼 확산(Spread Spectrum： SS)함으로써 변조하고, 주파수 변조도(변조폭)가 큰 제1 클록 CK1을 생성하고, 이 제1 클록 CK1을 데이터 생성부(2)에 출력한다. 이 제1 클록 CK1은 다른 회로 블록에 출력되어도 좋다.
시리얼 전송용 클록 생성부(10)는 기준 클록 생성부(8)로부터 출력된 기준 클록 CKref를 입력하고, 이 기준 클록 CKref에 기초하여 시리얼 전송용 클록인 제2 클록 CK2를 생성하여 출력한다. 구체적으로, 시리얼 전송용 클록 생성부(10)는 위상 조정 회로(11)로부터 출력된 제2 제어 신호 Control2(후술)를 입력하고, 이 제2 제어 신호 Control2에 기초하여 기준 클록 CKref의 주파수를 스펙트럼 확산함으로써 변조하고, 주파수 변조도가 작은 제2 클록 CK2를 생성하여, 이 제2 클록 CK2를 FIFO부(6) 및 시리얼 전송 신호 작성부(7)에 출력한다. 이 제2 클록 CK2는, 제1 클록 CK1보다 주파수 변조도가 작게 설정되어 있고, 고속 시리얼 전송 라인 L2에 있어서 전송 가능한 주파수 변조도로 되어 있다.
또한, 시리얼 전송용 클록 생성부(10)는 기준 클록 CKref의 스펙트럼 확산의 변조도를 0으로 한 제2 클록 CK2를 생성하여 출력해도 좋다. 이 경우에는, 시리얼 전송용 클록 생성부(10)는 후술하는 위상 조정 회로(11)의 동작을 정지시키기 위한 정지 신호를 위상 조정 회로(11)에 출력한다.
위상 조정 회로(11)는 제1 클록 CK1과 제2 클록 CK2의 위상을 조정한다. 구체적으로는, 위상 조정 회로(11)는 제1 클록 CK1 및 제2 클록 CK2를 검출하고, 이 제1 클록 CK1 및 제2 클록 CK2의 주파수 변조의 위상을 맞추기 위한 제1 제어 신호 Control1과, 이 제1 제어 신호 Control1과는 다른 제2 제어 신호 Control2를 생성하여, 제1 제어 신호 Control1을 시스템용 클록 생성부(9)에, 제2 제어 신호 Control2를 시리얼 전송용 클록 생성부(10)에 각각 출력한다.
도 1로 되돌아가면, 입력 회로(5)는 예를 들면, 래치(latch) 회로이고, 클록 생성부(4)로부터 데이터 생성부(2)에 출력되어 이 데이터 생성부(2)로부터 출력된 제1 클록 CK1과, 데이터 생성부(2)에서 제1 클록 CK1에 동기하여 출력된 패러럴 데이터 신호 Pdata를 입력하고, 이 패러럴 데이터 신호 Pdata 및 제1 클록 CK1을 FIFO부(6)에 출력한다. 입력 회로(5)는, 예를 들면, LSI의 경계 부분에 배치되는 외부 회로이고, ESD(Electrostatic Discharge) 등에 견딜 수 있는 구성으로 되어 있다.
FIFO부(6)는 제1 클록 CK1로부터 제2 클록 CK2에 패러럴 데이터 신호 Pdata의 환승을 실시한다. 구체적으로, FIFO부(6)는 외부 회로(5)로부터 출력된 제1 클록 CK1 및 패러럴 데이터 신호 Pdata와 클록 생성부(4)로부터 출력된 제2 클록 CK2를 입력한다. 그리고 FIFO부(6)는 입력한 패러럴 데이터 신호 Pdata를 제2 클록 CK2에 동기하여, 패러럴 데이터 신호 PRdata로서 시리얼 전송 신호 작성부(7)에 출력한다. 또, FIFO부(6)는 제1 클록 CK1과 제2 클록 CK2의 변조도의 차에 기인하여 생기는 순간의 데이터 전송 속도(주파수)의 차에 의한 오버플로우나(overflow) 언더플로우(underflow)를 방지한다.
시리얼 전송 신호 작성부(7)는, FIFO부(6)로부터 제2 클록 CK2에 동기하여 출력된 패러럴 데이터 신호 PRdata 및 시리얼 전송용 클록 생성부(10)로부터 출력된 제2 클록 CK2를 입력하고, 이 제2 클록 CK2에 따라서 패러럴 데이터 신호 PRdata를 시리얼 데이터 신호 Sdata로 변환하고, 이 시리얼 데이터 신호 Sdata를 고속 시리얼 전송 라인 L2에 출력한다.
다음에, 비교예의 통신 시스템에 대해서 설명한다. 도 3은 비교예의 통신 시스템을 나타내는 구성도이다. 동 도면에 나타내듯이, 비교예의 통신 시스템(1A)은 디스플레이 포트에 적용되는 것이고, 제1 클록 생성부(12)와 제2 클록 생성부(13)를 구비하고 있는 점에서, 본 실시 형태의 통신 시스템(1)과 다르게 되어 있다. 이하, 비교예의 통신 시스템(1A)에 대해서 설명한다.
제1 클록 생성부(12)는 기준 클록의 주파수를 스펙트럼 확산함으로써, 변조도가 큰 제1 클록 CK11을 생성하고, 이 제1 클록 CK11을 데이터 생성부(2)에 출력한다. 또, 제2 클록 생성부(13)는 제1 클록 생성부(12)의 기준 클록과는 다른 기준 클록의 주파수를 스펙트럼 확산함으로써, 변조도가 작은 제2 클록 CK22를 이루고, 이 제2 클록 CK22를 FIFO부(6A) 및 시리얼 전송 신호 작성부(7)에 출력한다.
상기의 구성을 구비하는 통신 시스템(1A)에서는, 변조도가 큰 제1 클록 CK11이 제1 클록 생성부(12)로부터 데이터 생성부(2)에 출력되고, 변조도가 작은 제2 클록 CK22가 제2 클록 생성부(13)로부터 FIFO부(6A)에 출력되기 때문에, 패러럴 데이터 신호 Pdata를 변조도가 큰 제1 클록 CK11에 동기하여 데이터 생성부(2)로부터 송신기(3)에 출력함으로써, 패러럴 신호 라인 L1등에 있어서의 EMI의 저감이 도모되고 있다. 또, 제1 클록 CK11의 주파수보다 제2 클록 CK22의 주파수를 충분히 크게 하여, FIFO부(6A)에 입력되는 데이터가 FIFO부(6A)로부터 출력되는 데이터를 추월하여 오버플로우 하는 것을 방지하고 있다. 그렇지만, 주파수의 증대에 수반하여, FIFO부(6A)에 입력되는 제1 클록 CK11의 데이터 전송 속도보다 FIFO부(6A)로부터 출력되는 제2 클록 CK22의 데이터 전송 속도가 크게 되고, 언더플로우 한다고 하는 문제가 있다.
그래서 통신 시스템(1A)에서는, FIFO부(6A)가 더미(dummy) 데이터 추가부(14)를 구비하고 있다. 이 더미 데이터 추가부(14)는, 데이터 전송 속도에 대해서 더미의 Fill 데이터를 추가한다. 더미 데이터 추가부(14)의 작용에 대해서, 도 4를 참조하면서 설명한다.
도 4는 통신 시스템(1A)에 있어서의 제1 클록 CK11 및 제2 클록 CK22의 데이터 전송 속도의 변화의 비율을 나타내는 도이다. 동 도면에 있어서는, 실선이 제1 클록 CK11, 파선이 제2 클록 CK22를 나타내고 있다. 도 4에 나타내듯이, 제1 클록 CK11의 변조도는 제2 클록 CK22의 변조도보다 크게 되어 있다. 그리고 파선으로 둘러싼 부분에 있어서 데이터의 오버플로우가 발생하지 않도록, 제1 클록 CK11의 평균의 데이터 전송 속도는, 제2 클록 CK22의 평균의 데이터 전송 속도를 충분히 상회하는 값으로 되어 있다. 이때 더미 데이터 추가부(14)는 언더플로우를 방지하기 위해서, 제1 클록 CK11 및 제2 클록 CK22의 데이터 전송 속도의 차에 대해서 도면 중 화살표로 나타내는 Fill 데이터 Fdata를 추가하여, 그 데이터 전송 속도의 차를 보충하고 있다.
그렇지만, 상기의 통신 시스템(1A)에서는, 제1 클록 생성부(12) 및 제2 클록 생성부(13)가 독립하여 동작하고 있기 때문에, 스펙트럼 확산에 의해 변조되는 주파수의 위상이 동일하게 된다고는 할 수 없고, 위상이 다른 경우가 있다. 이때 제1 클록 CK11과 제2 클록 CK22의 데이터 전송 속도의 차를 보다 크게 할 필요가 있다. 그 때문에, 이러한 동작을 실현하기 위해서, 회로 규모가 증대한다고 하는 문제가 있다.
이에 대해, 본 실시 형태의 통신 시스템(1)은, 클록 생성부(4)에서 동일한 기준 클록 CKref로부터 제1 클록 CK1 및 제2 클록 CK2가 생성되고 있다. 그 때문에, 도 5에 나타내듯이, 제1 클록 CK1의 변조도를 크게 하고, 제2 클록 CK2의 변조도를 작게 함과 아울러, 제1 클록 CK1 및 제2 클록 CK2의 평균의 데이터 전송 속도를 일치시킬 수가 있다. 따라서 데이터 전송 속도의 차에 대해서 Fill 데이터 Fdata를 추가할 필요가 없기 때문에, 상기의 더미 데이터 추가부(14)는 불필요하게 되고, 최소한의 회로 구성으로 할 수가 있다.
또, 제1 클록 CK1 및 제2 클록 CK2의 순간의 데이터 전송 속도가 다른 경우이어도, 도 5에 나타내듯이, FIFO부(6)에 의해 오버플로우한 부분의 데이터가 언더플로우한 부분으로 되도록 조정되는 것에 의해, 데이터 전송 속도의 오버플로우 및 언더플로우를 방지할 수가 있다. 이상과 같이, 본 실시 형태의 통신 시스템(1)은, 비교예의 통신 시스템(1A)에 비해, 간단하고 쉬운 구성에 의해 언더플로우 및 오버플로우를 방지할 수 있다. 또한, 제1 클록 CK1 및 제2 클록 CK2의 평균의 데이터 전송 속도가 일치하고 있기 때문에, 시리얼 전송 신호 작성부(7)는 필요 최저한의 동작 스피드로 동작하면 좋고, 회로 규모의 증대를 억제할 수 있음과 아울러, 소비 전력의 증가를 방지할 수가 있다.
이상, 본 실시 형태에 관한 송신기(3)를 포함하는 통신 시스템(1)에서는, 동일한 기준 클록 CKref의 주파수를 스펙트럼 확산함으로써, 변조도가 큰 제1 클록 CK1과 변조도가 작은 제2 클록 CK2가 클록 생성부(4)에서 생성되어 FIFO부(6)에 출력된다. 이때 제1 클록 CK1은 데이터 생성부(2)에 출력되고, 이 데이터 생성부(2)에서 패러럴 데이터 신호 Pdata를 동기시킨 후, FIFO부(6)에 출력된다. 그리고 FIFO부(6)에서는, 패러럴 데이터 신호 Pdata를 동기시킨 제1 클록 CK1로 바꾸어, 그 패러럴 데이터 신호 Pdata를 제2 클록 CK2에 동기시켜 출력한다.
이에 의해, 패러럴 데이터 신호 Pdata를 전송할 때에는 변조도가 큰 제1 클록 CK1에 동기시키고, 이 패러럴 데이터 신호 PRdata를 시리얼 데이터 신호 Sdata로 변환하고, 고속 시리얼 전송할 때에는 변조도가 작은 제2 클록 CK2에 동기시킬 수가 있다. 따라서 패러럴 데이터 신호 Pdata가 전송되는, 예를 들면, 데이터 생성부(2)와 송신기(3)의 사이의 배선 부분이나, 다른 회로 블록에 있어서의 큰 EMI의 저감을 도모할 수가 있다.
또, 클록 생성부(4)가 데이터 생성부(2)보다 FIFO부(6)에 가까운 위치에 배치되어 있으므로, 클록 생성부(4)와 FIFO부(6)를 접속하는 전송 라인이 짧아지고, 변조도가 작은 제2 클록 CK2가 FIFO부(6)에 전송될 때의 EMI를 저감할 수가 있다. 이때 데이터 생성부(2)가 클록 생성부(4)로부터 떨어진 위치에 존재하게 되지만, 제1 클록 CK1의 변조도가 크기 때문에, EMI의 저감이 도모되고 있다.
또, 위상 조정 회로(11)에 의해, 제1 클록 CK1과 제2 클록 CK2의 주파수 변조의 위상이 맞도록 조정하므로, 제1 클록 CK1과 제2 클록 CK2의 위상차가 작아지고, 제1 클록 CK1 및 제2 클록 CK2의 데이터 전송 속도(클록 주파수)의 차를 작게 할 수가 있다. 이에 의해, FIFO부(6)에 있어서의 데이터 전송 속도 조정 처리의 경감을 도모할 수가 있다.
또한, 본 발명은 상기 실시 형태에 한정되는 것은 아니다. 예를 들면, 상기 실시 형태에서는, 시스템용 클록 생성부(9)에서 생성된 제1 클록 CK1가 데이터 생성부(2)로부터 동일 주파수로 출력되고 있지만, 도 6에 나타내듯이, 시스템용 클록 생성부(9)와 데이터 생성부(2)의 사이에, 제1 클록 CK1을 체배(ㅧ N)하는 체배 회로(15)를 설치하고, 소망의 주파수의 제1 클록 CK1X이 얻어지는 구성으로 하여도 좋다. 이 체배 회로(15)에 대응하여, 제1 클록 CK1X를 분주하는 분주 회로(17)가 데이터 생성부(2)에 설치되어도 좋다. 또, 도 7에 나타내듯이, 시스템용 클록 생성부(9)와 데이터 생성부(2)의 사이에, 제1 클록 CK1을 분주(ㆇ N)하는 분주 회로(16)를 설치하고, 이 분주 회로(16)로부터 출력되는 제1 클록 CK1Y에 대응하여, 이 제1 클록 CK1Y를 체배하는 체배 회로(18)가 데이터 생성부(2)에 설치되어도 좋다. 요점은, FIFO부(6)에 있어서 제1 클록 CK1과 제2 클록 CK2의 평균의 데이터 전송 속도가 일치하고 있으면 좋다.
또, 상기 실시 형태에서는, 위상 조정 회로(11)가 제1 제어 신호 Control1을 시스템용 클록 생성부(9)에, 제2 제어 신호 Control2를 시리얼 전송용 클록 생성부(10)에 각각 출력하고 제1 클록 CK1 및 제2 클록 CK2의 주파수 변조의 위상이 맞도록 조정하고 있지만, 위상의 조정은 상기의 방법에 한정되지 않는다. 예를 들면, 위상 조정 회로(11)가 제1 클록 CK1 및 제2 클록 CK2를 입력하여 위상차를 검출하고, 이 위상차에 기초하여 주파수 변조의 위상이 맞도록 조정하여, 이 위상 조정 후의 제1 클록 CK1 및 제2 클록 CK2를 출력하여도 좋다.
또, 상기 실시 형태에서는, 도 4 및 도 5에 있어서, 제1 클록 CK1(제1 클록 CK11)과 제2 클록 CK2(제2 클록 CK22)의 데이터 전송 속도의 변화의 비율이 삼각파로 나타나는 변조 방식으로 하고 있지만, 예를 들면, 정현파로 되는 변조 방식 등이어도 좋다.
또, 상기 실시 형태에서는, 데이터 생성부(2) 및 송신기(3)를 각각 LSI에 의해 구성하고 있지만, 그 외의 구성이어도 좋다. 예를 들면, 데이터 생성부(2) 및 송신기(3)를 포함한 1개의 LSI로 하고, 데이터 생성부(2) 및 송신기(3)가 매크로(macro)이어도 좋다. 또, 데이터 생성부(2), 클록 제어 회로(클록 생성부(4) 및 FIFO부(6)) 및 시리얼 전송 신호 작성부(7)가 각각 LSI에 의해 구성되어도 좋고, 데이터 생성부(2), 클록 생성부(4), 시리얼 전송 신호 작성부(7) 및 그 외의 부분이 각각 LSI에 의해 구성되어도 좋다.
< 산업상의 이용 가능성 >
간단하고 쉬운 구성으로 EMI의 저감을 도모하는 용도에 적용할 수가 있다.
2　　데이터 생성부(외부 회로)
3　　송신기
4　　클록 생성부
6　　FIFO부(First In First Out part)
7　　시리얼 전송 신호 작성부
9　　시스템용 클록 생성부(제1 클록 생성부)
10　시리얼 전송용 클록 생성부(제2 클록 생성부)
11　위상 조정 회로
15　체배 회로
16　분주 회로
CKref　기준 클록
CK1　제1 클록
CK2　제2 클록
Control1　제1 제어 신호
Control2　제2 제어 신호
Pdata, PRdata　패러럴 데이터 신호
Sdata　시리얼 데이터 신호

Claims (6)

  1. 기준 클록의 주파수를 스펙트럼 확산함으로써 변조도가 큰 제1 클록과 이 제1 클록보다 변조도가 작은 제2 클록을 생성하고, 생성된 상기 제1 클록과 상기 제 2 클록을 출력하는 클록 생성부와,
    상기 클록 생성부로부터 외부 회로에 출력되어 이 외부 회로로부터 출력된 상기 제1 클록과, 상기 외부 회로에서 상기 제1 클록에 동기하여 출력된 패러럴 데이터 신호와, 상기 클록 생성부로부터 출력된 상기 제 2 클록을 입력하고, 상기 패러럴 데이터 신호를 상기 제 2 클록에 동기시켜 출력하는 FIFO부를 구비하는 것을 특징으로 하는 클록 제어 회로.
  2. 제1항에 있어서,
    상기 클록 생성부는 상기 외부 회로보다 상기 FIFO부에 가까운 위치에 배치되어 있는 것을 특징으로 하는 클록 제어 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 클록 생성부는, 상기 제1 클록을 생성하는 제1 클록 생성부와, 상기 제 2 클록을 생성하는 제2 클록 생성부를 구비하고,
    상기 제1 클록과 상기 제2 클록의 위상을 맞추기 위한 제1 제어 신호 및 제2 제어 신호를 생성하고, 생성된 상기 제1 제어 신호를 상기 제1 클록 생성부에, 상기 제 2 제어 신호를 상기 제2 클록 생성부에 출력하는 위상 조정 회로를 구비하는 것을 특징으로 하는 클록 제어 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 클록 생성부는, 상기 제1 클록을 입력하고, 이 제1 클록을 체배하여 출력하는 체배 회로를 구비하는 것을 특징으로 하는 클록 제어 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 클록 생성부는, 상기 제1 클록을 입력하고, 이 제1 클록을 분주하여 출력하는 분주 회로를 구비하는 것을 특징으로 하는 클록 제어 회로.
  6. 기준 클록의 주파수를 스펙트럼 확산함으로써 변조도가 큰 제1 클록과, 이 제1 클록보다 변조도가 작은 제2 클록을 생성하고, 생성된 상기 제1 클록과 상기 제2 클록을 출력하는 클록 생성부와,
    상기 클록 생성부로부터 외부 회로에 출력되고 이 외부 회로로부터 출력된 상기 제1 클록과, 상기 외부 회로에서 상기 제1 클록에 동기하여 출력된 패러럴 데이터 신호와, 상기 클록 생성부로부터 출력된 상기 제 2 클록을 입력하고, 상기 패러럴 데이터 신호를 상기 제2 클록에 동기시켜 출력하는 FIFO부와,
    상기 FIFO부로부터 상기 제2 클록에 동기하여 출력된 상기 패러럴 데이터 신호를 입력하고, 이 패러럴 데이터 신호를 시리얼 데이터 신호로 변환하여 출력하는 시리얼 전송 신호 작성부를 구비하는 것을 특징으로 하는 송신기.
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