JP2006091989A - データ伝送装置、およびデータ伝送方法 - Google Patents
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Abstract
【課題】パラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力するデータ伝送装置、および、パラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力するデータ伝送方法を提供する。
【解決手段】伝送されてくるパラレルデータが同期している第1の基準クロックとは別の第2の基準クロックを生成するクロック生成部1311と、上記パラレルデータを、上記第2の基準クロックに基づく第2のパラレルデータに変換するASIC1313と、このASIC1313から出力された第2のパラレルデータを、上記第2の基準クロックに基づくシリアルデータに変換するシリアライザ1315とを、全て同一基板上に備えた。
【選択図】 図2
【解決手段】伝送されてくるパラレルデータが同期している第1の基準クロックとは別の第2の基準クロックを生成するクロック生成部1311と、上記パラレルデータを、上記第2の基準クロックに基づく第2のパラレルデータに変換するASIC1313と、このASIC1313から出力された第2のパラレルデータを、上記第2の基準クロックに基づくシリアルデータに変換するシリアライザ1315とを、全て同一基板上に備えた。
【選択図】 図2
Description
本発明は、パラレルデータを、シリアルデータに変換して所定のデータ伝送路に出力するデータ伝送装置、および、パラレルデータを、シリアルデータに変換して所定のデータ伝送路に出力するデータ伝送方法に関する。
多くの電子機器において、機器内における電子データの品質は、その電子データに対応する基準クロックの品質に負うところが多く、例えば、高品質の基準クロックを得るために、PLL(Phase Locked Loop)回路等を用いて所望の周波数あるいは位相の基準クロックを得る等といった工夫が従来よりなされている(例えば、特許文献1参照。)。
ところで、このような電子機器内の電子データを別の電子機器へ伝送する方式として、電子データをシリアルデータで伝送するシリアル通信方式がある。従来、シリアル通信方式は、通信速度が比較的に遅いという問題を有していたが、近年、通信技術が向上し、例えば画像データ等といった多量の電子データを安価で高速にやり取りすることができる、高速タイプのシリアル通信方式が登場するようになってきている。
ここで、一般に、取り扱いの簡便さから、電子データは電子機器内ではパラレルデータとして取り扱われていることが多い。そこで、このような電子データをシリアル通信方式で別の電子機器へ伝送するためには、その電子データに、パラレルデータをシリアルデータに変換するシリアル変換処理を施す必要がある。従来、このようなシリアル変換には、シリアル通信方式の伝送路の手前に設けられた通信インタフェース回路等に搭載された、パラレルデータが同期している基準クロックを用いて、そのパラレルデータをその基準クロックに同期したシリアルデータに変換するシリアライザが用いられる。
特開2001−309135号公報(第5−10頁、図3)
ここで、上記のシリアライザにおいて正確なシリアル変換がなされるためには、正確な基準クロックが必要であることはいうまでもない。しかしながら、例えば、電子データと基準クロックが、伝送を開始しようとする電子機器とは別の機器で作成され、何らかの経路を辿ってその電子機器まで運ばれてくる等といった場合、作成されたときには高品質であった基準クロックに、その電子機器に至る経路での外乱等に起因したいわゆるジッタ等といった波形の乱れが生じてしまう可能性が高い。そして、シリアライザに入力される基準クロックの波形品質がそのように劣化した状態では、シリアライザにおいて正確なシリアル変換がなされる可能性が非常に低くなってしまう。
本発明は、上記事情に鑑み、パラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力するデータ伝送装置、および、パラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力するデータ伝送方法を提供することを目的とする。
上記目的を達成する本発明のデータ伝送装置は、第1の基準クロックに同期したパラレルデータを取得するデータ取得部と、
上記第1の基準クロックとは別の第2の基準クロックを生成するクロック生成部と、
上記パラレルデータを、上記第2の基準クロックに基づくシリアルデータに変換し、そのシリアルデータを所定のデータ伝送路に出力する変換部とを備えたことを特徴とする。
上記第1の基準クロックとは別の第2の基準クロックを生成するクロック生成部と、
上記パラレルデータを、上記第2の基準クロックに基づくシリアルデータに変換し、そのシリアルデータを所定のデータ伝送路に出力する変換部とを備えたことを特徴とする。
本発明のデータ伝送装置によれば、上記変換部は、上記パラレルデータと共に運ばれ、波形品質が劣化している可能性が高い上記第1の基準クロックとは別に、上記クロック生成部で新たに生成された、波形品質の劣化が少ない第2の基準クロックに基づいて変換処理を行なう。従って、本発明のデータ伝送装置によれば、パラレルデータを、正確な基準クロックに基づく変換処理によって、シリアルデータに正確に変換して上記データ伝送路に出力することができる。
ここで、本発明のデータ伝送装置において、少なくとも上記クロック生成部と上記変換部とが同一基板上に搭載されているという形態は好ましい形態である。
この好ましい形態のデータ伝送装置によれば、上記第2の基準クロックが上記変換部まで至る経路が短縮され、この第2の基準クロックが、生成されたときの波形品質のまま上記変換部に用いられる。これにより、上記変換部は、一層正確な変換処理を実行することができる。
また、本発明のデータ伝送装置において、
「上記変換部が、
上記パラレルデータを、上記第2の基準クロックに基づく第2のパラレルデータに変換するパラレル変換部と、
上記パラレル変換部によって得られた上記第2のパラレルデータを、上記第2の基準クロックに基づくシリアルデータに変換するシリアライザとを備えたものである」という形態も好ましい形態である。
「上記変換部が、
上記パラレルデータを、上記第2の基準クロックに基づく第2のパラレルデータに変換するパラレル変換部と、
上記パラレル変換部によって得られた上記第2のパラレルデータを、上記第2の基準クロックに基づくシリアルデータに変換するシリアライザとを備えたものである」という形態も好ましい形態である。
この好ましい形態のデータ伝送装置によれば、上記シリアライザでは、波形品質の劣化が少ない上記第2の基準クロックと、その第2の基準クロックに基づく第2のパラレルデータとが用いられる。これにより、上記シリアライザでは、シリアルデータへの正確な変換処理が実行される。つまり、上記の好ましい形態によれば、正確な変換処理を実行できる変換部を容易に実現することができる。
また、この好ましい形態のデータ伝送装置において、
「上記パラレル変換部が、
上記クロック生成部で生成された第2の基準クロックの位相を調節する位相調節部と、
上記パラレルデータを、上記位相調節部で位相が調節された第2の基準クロックに同期させることによって、そのパラレルデータを上記第2のパラレルデータに変換するクロック同期部とを備えたものである」という形態はさらに好ましい形態である。
「上記パラレル変換部が、
上記クロック生成部で生成された第2の基準クロックの位相を調節する位相調節部と、
上記パラレルデータを、上記位相調節部で位相が調節された第2の基準クロックに同期させることによって、そのパラレルデータを上記第2のパラレルデータに変換するクロック同期部とを備えたものである」という形態はさらに好ましい形態である。
このさらに好ましい形態のデータ伝送装置によれば、上記シリアライザで用いられる、上記第2のパラレルデータの位相を、上記位相調節部による位相の調節処理によって、上記シリアライザで用いられる第2の基準クロックの位相に正確に同期させ、上記シリアライザにおける変換処理の確度を高めることができる。
また、上記の好ましい形態のデータ伝送装置において、
「上記変換部が、
上記第2の基準クロックを取得し、その第2の基準クロックを上記パラレル変換部と上記シリアライザとの双方に向けて互いに同位相で出力するとともに、その第2の基準クロックがそのパラレル変換部とそのシリアライザそれぞれにおいて反射されて生ずる反射クロックの通過を遮る同位相分岐回路を備えたものである」という形態もさらに好ましい形態である。
「上記変換部が、
上記第2の基準クロックを取得し、その第2の基準クロックを上記パラレル変換部と上記シリアライザとの双方に向けて互いに同位相で出力するとともに、その第2の基準クロックがそのパラレル変換部とそのシリアライザそれぞれにおいて反射されて生ずる反射クロックの通過を遮る同位相分岐回路を備えたものである」という形態もさらに好ましい形態である。
このさらに好ましい形態のデータ伝送装置によれば、上記同位相分岐回路によって、上記第2の基準クロックを、上記反射クロックとの干渉による波形の乱れを防止して上記パラレル変換部と上記シリアライザとの双方に向けて互いに同位相で出力し、上記シリアライザにおける変換処理の確度を高めることができる。
また、上記の好ましい形態のデータ伝送装置において、
「上記変換部は、上記シリアライザが複数備えられたものであり、
この変換部が、
上記第2の基準クロックが入力され、その第2の基準クロックを複数の上記シリアライザそれぞれに向けて出力するとともに、その第2の基準クロックが各シリアライザにおいて反射されて生ずる反射クロックの通過を遮る分岐回路を備えたものであること」という形態もさらに好ましい。
「上記変換部は、上記シリアライザが複数備えられたものであり、
この変換部が、
上記第2の基準クロックが入力され、その第2の基準クロックを複数の上記シリアライザそれぞれに向けて出力するとともに、その第2の基準クロックが各シリアライザにおいて反射されて生ずる反射クロックの通過を遮る分岐回路を備えたものであること」という形態もさらに好ましい。
このさらに好ましい形態のデータ伝送装置によれば、例えばデータの複数の伝送先それぞれに対して1つずつ設けられた複数の上記シリアライザそれぞれに向けて、上記分岐回路によって、上記第2の基準クロックを、上記反射クロックとの干渉による波形の乱れを防止して出力し、上記シリアライザにおける変換処理の確度を高めることができる。
また、上記目的を達成する本発明のデータ伝送方法は、第1の基準クロックに同期したパラレルデータを取得するデータ取得過程と、
上記第1の基準クロックとは別の第2の基準クロックを生成するクロック生成過程と、
上記パラレルデータを、上記第2の基準クロックに基づくシリアルデータに変換し、そのシリアルデータを所定のデータ伝送路に出力する変換過程とを備えたことを特徴とする。
上記第1の基準クロックとは別の第2の基準クロックを生成するクロック生成過程と、
上記パラレルデータを、上記第2の基準クロックに基づくシリアルデータに変換し、そのシリアルデータを所定のデータ伝送路に出力する変換過程とを備えたことを特徴とする。
本発明のデータ伝送方法によれば、上記変換過程では、波形品質の劣化が少ない上記第2の基準クロックに基づいた変換処理が行なわれる。従って、本発明のデータ伝送方法によれば、パラレルデータを、正確な基準クロックに基づく変換処理によって、シリアルデータに正確に変換して上記データ伝送路に出力することができる。
また、本発明のデータ伝送方法において、「上記変換過程が、
上記パラレルデータを、上記第2の基準クロックに基づく第2のパラレルデータに変換するパラレル変換過程と、
上記パラレル変換過程によって得られた上記第2のパラレルデータを、上記第2の基準クロックに基づくシリアルデータに変換し、そのシリアルデータを所定のデータ伝送路に出力するシリアル変換過程とを有するものである」という形態は好ましい形態である。
上記パラレルデータを、上記第2の基準クロックに基づく第2のパラレルデータに変換するパラレル変換過程と、
上記パラレル変換過程によって得られた上記第2のパラレルデータを、上記第2の基準クロックに基づくシリアルデータに変換し、そのシリアルデータを所定のデータ伝送路に出力するシリアル変換過程とを有するものである」という形態は好ましい形態である。
この好ましい形態のデータ伝送方法によれば、上記シリアル変換過程では、波形品質の劣化が少ない上記第2の基準クロックと、その第2の基準クロックに基づく第2のパラレルデータとが用いられる。これにより、上記シリアル変換過程では、シリアルデータへの正確な変換処理が実行される。つまり、上記の好ましい形態によれば、正確な変換処理を実行できる変換過程を容易に実現することができる。
以上、説明したように、本発明によれば、パラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力するデータ伝送装置、および、パラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力するデータ伝送方法を提供することができる。
以下図面を参照して本発明の実施の形態を説明する。
まず、本発明の画像データ伝送方法の一実施形態について説明する。
図1は、本発明の画像データ伝送方法の一実施形態を示すフローチャートである。
このフローチャートが示す画像データ伝送処理は、後述する、本発明のデータ伝送装置の実施形態において実行されるものであり、データ取得過程(ステップS101)、クロック生成過程(ステップS102)、パラレル変換過程(ステップS103)、およびシリアル変換過程(ステップS104)からなる。
ここで、データ取得過程(ステップS101)、クロック生成過程(ステップS102)、パラレル変換過程(ステップS103)、およびシリアル変換過程(ステップS104)は、本発明にいうデータ取得過程、クロック生成過程、パラレル変換過程、およびシリアル変換過程の各一例に相当する。
この図1のフローチャートが示す画像データ伝送方法の各ステップの処理内容については、以下の本発明のデータ伝送装置の実施形態と合せて説明する。
まず、本発明のデータ伝送装置の第1実施形態について説明する。
図2は、本発明のデータ伝送装置の第1実施形態が適用された第1の画像形成システムを示す模式図である。
図2に示す第1の画像形成システム10には、画像データ供給システム100と、画像形成装置200が備えられている。
図2に示す画像データ供給システム100は、コンピュータ110と、ネットワーク120と、外部コントローラ130とからなり、画像形成装置200は、IIT(Image Input Terminal)210と、IPS(Image Processing System)220と、画像形成部230とからなる。
また、外部コントローラ130および画像形成部230それぞれには、I/F基板131,231が備えられており、これら両装置それぞれのI/F基板131,231は、I/Fケーブル300によって互いに接続されている。このI/F基板131,231が、それぞれ本発明のデータ伝送装置の第1実施形態に相当する。
この図2の例では、画像データ供給システム100のコンピュータ110に格納されている画像データは、外部コントローラ130のI/F基板131とI/Fケーブル300を介して画像形成部230へ伝送される。画像形成部230では、この画像データが画像形成部230のI/F基板231を介して受け取られる。
上記のIIT210では、原稿が読み取られることによってレッド(R)、グリーン(G)、およびブルー(B)3色の画像データが取得される。この画像データは、IPS220に送られて、画像形成部230での画像形成に適したイエロー(Y)、マゼンタ(M)、シアン(C)、およびブラック(K)4色の画像データに変換され、そのYMCK4色の画像データに基づく画像が画像形成部230で形成される。また、上記のRGB3色の画像データは、オペレータから指示があった場合には、IPS220を経ずに画像形成部230のI/F基板231に渡され、このI/F基板231とI/Fケーブル300を介して外部コントローラ130へ伝送される。外部コントローラ130では、この画像データが外部コントローラ130のI/F基板131を介して受け取られる。
また、上記のRGB3色あるいはYMCK4色の画像データは、外部コントローラ130および画像形成部230それぞれの内部では、取り扱いの簡便さからパラレルデータとして扱われている。一方、上記のI/Fケーブル300は、データを安価で高速にやり取りできるシリアル通信方式に則った通信ケーブルであり、上記の画像データは、外部コントローラ130のI/F基板131あるいは画像形成部230のI/F基板231においてシリアルデータに変換されてからI/Fケーブル300に送出される。さらに、各I/F基板131,231は、シリアルデータとして伝送されてきた画像データをパラレルデータに変換してから、外部コントローラ130および画像形成部230それぞれの内部へ引き渡す。
図2の例では、外部コントローラ130のI/F基板131と、画像形成部230のI/F基板231とは互いに同一の回路構成を有している。ここで、以下では、これらのI/F基板131,231の詳細について、外部コントローラ130のI/F基板131を例に挙げて説明する。
図3は、本発明のデータ伝送装置の第1実施形態であるI/F基板を示す回路ブロック図である。
図3に示すI/F基板131は、このI/F基板131に送られてくる、第1の基準クロックCL1に同期したパラレル画像データVPを、第1の基準クロックCL1とは別の第2の基準クロックCL2に同期したシリアル画像データVSに変換して上記のI/Fケーブル300に送出すものである。このI/F基板131は、クロック生成部1311、ゼロディレイ・クロックバッファ1312、ASIC(Application Specific Integlated Circuit)1313、ディレイ・ライン1314、およびシリアライザ1315を備えており、ASIC1313は、PLL(Phase Locked Loop)1313a、およびクロック同期部1313bを備えている。本実施形態では、これらの構成要素が1枚の基板上に搭載されている。
ここで、上記のクロック生成部1311、およびゼロディレイ・クロックバッファ1312は、それぞれ本発明にいうクロック生成部、および同位相分岐回路の各一例に相当し、ASIC1313とシリアライザ1315とを合せたものは、本発明にいうデータ取得部と変換部とを兼ねた一例に相当し、また、ASIC1313、およびシリアライザ1315は、それぞれ本発明にいうパラレル変換部、およびシリアライザの各一例に相当する。さらに、PLL1313a、およびクロック同期部1313bは、それぞれ本発明にいう位相調節部、およびクロック同期部の各一例に相当する。また、このI/F基板131は、シリアルデータをパラレルデータに変換するデシリアライザ等といった要素も備えているが、これらの要素については、本発明とは無関係であるので図示および説明を省略する。
また、クロック生成部1311、およびシリアライザ1315では、それぞれ図1に示すフローチャートにおけるクロック生成過程(ステップS102)、およびシリアル変換過程(ステップS104)が実行され、ASIC1313では、図1に示すフローチャートにおけるデータ取得過程(ステップS101)とパラレル変換過程(ステップS103)が実行される。
クロック生成部1311では、上記の第1の基準クロックCL1とは別の第2の基準クロックCL2が生成される。
ゼロディレイ・クロックバッファ1312では、上記の第2の基準クロックCL2が、ASIC1313とシリアライザ1315とのそれぞれに同位相で出力される。また、このゼロディレイ・クロックバッファ1312は、第2の基準クロックCL2がASIC1313とシリアライザ1315とのそれぞれにおいて反射されて生ずる反射クロックを遮る役割も担っている。これにより、第2の基準クロックCL2の波形品質の劣化が抑えられる。
ASIC1313のPLL1313aでは、第2の基準クロックCL2の位相が調節される。このPLL1313aにおける位相調節については後述する。
ASIC1313のクロック同期部1313aでは、上記の第1の基準クロックCL1に同期した上記のパラレル画像データVPが、PLL1313aで位相が調節された第2の基準クロックCL2に同期した第2のパラレル画像データVP’に変換される。この変換によって得られた第2のパラレル画像データVP’はシリアライザ1315に渡される。上記の第1の基準クロックCL1は、このI/F基板131に伝送されてくるまでに波形品質が劣化してしまっている可能性が高く、この第1の基準クロックCL1とパラレル画像データVPとをシリアライザ1315にそのまま入力したのでは、シリアライザ1315において正確な変換処理が行なえない恐れがある。そこで、本実施形態は、この第1の基準クロックCL1に同期したパラレル画像データVPが、クロック同期部1313aにおいて波形品質が高い上記の第2の基準クロックCL2に同期した第2のパラレル画像データVP’に変換され、これら第2の基準クロックCL2と第2のパラレル画像データVP’とがシリアライザ1315に入力されるように構成されている。
ディレイ・ライン1314では、ゼロディレイ・クロックバッファ1312から出力された第2の基準クロックCL2が、一定時間遅らせられてシリアライザ1315に渡される。ここで、このディレイ・ライン1314で生じる遅れは、クロック同期部1313aにおいてデータの変換に要する時間に応じた遅れに設定されている。つまり、このディレイ・ライン1314が第2の基準クロックCL2に及ぼす作用は、上記の第2のパラレル画像データVP’と第2の基準クロックCL2とを同期させるための粗い位相合せに相当する。そして、これら両者の精密な位相の合わせ込みが、上記のPLL1313aにおける位相調節によって実行される。
図4は、PLLによって実行される位相調節を説明する模式図である。尚、以下の説明では、特に図番を断らずに図3に示す要素を参照する。
図4のパート(A)には、シリアライザ1315に入力される第2の基準クロックCL2における1クロックの拡大図が示され、図4のパート(B)には、シリアライザ1315に入力される第2のパラレル画像データVP’の、パート(A)に示す第2の基準クロックCL2における立上り部分に対応する部分の拡大図が示されている。
シリアライザ1315において、パラレルデータがシリアルデータに正確に変換されるためには、シリアライザ1315に入力される第2の基準クロックCL2と第2のパラレル画像データVP’とが図4に示すように精密に同期している必要がある。即ち、クロックの立上りにおける所定のタイミングτよりも所定のセットアップ時間Ts前にはデータが確定し、さらに、その確定したデータが、タイミングτから所定のホールド時間Th後まで維持される必要がある。本実施形態では、両者のこの精密な位相の合せ込みが、クロック同期部1313bに入力される第2の基準クロックCL2の位相をPLL1313aが調節することによって行なわれる。
再び、図3に戻って説明を続ける。
シリアライザ1315には、このように互いの位相が精密に合せ込まれた第2の基準クロックCL2と第2のパラレル画像データVP’とが入力される。そして、これらのデータが用いられて、上記の第2の基準クロックCL2に正確に同期したシリアル画像データVSが生成される。生成されたシリアル画像データVSは、第2の基準クロックCL2とともに出力される。
以上、説明したように、この第1実施形態のI/F基板131では、まず、I/F基板131まで伝送されてきたパラレル画像データVPが、波形品質の高い第2の基準クロックCL2に対して精密に位相が合せ込まれた第2のパラレル画像データVP’に変換され、次に、それら第2の基準クロックCL2と第2のパラレル画像データVP’とに基づいた変換処理がシリアライザ1315で行なわれる。これにより、本実施形態のI/F基板131では、パラレル画像データVPが、シリアル画像データVSに正確に変換され出力されることとなる。
次に、本発明の第2実施形態について説明する。
図5は、本発明のデータ伝送装置の第2実施形態が適用された第2の画像形成システムを示す模式図である。
図5に示す第2の画像形成システム50は、1つの画像データ供給システム500と、互いに同一な構成の2台の画像形成装置200が備えられている。ここで、この第2の画像形成システム50の特徴は、コンピュータ110から送られてくる画像データを、2台の画像形成装置200それぞれに接続された2本の通信ケーブル300のうちのいずれか1本に送出す外部コントローラ510にあり、この外部コントローラ510以外の構成要素は図3に示す構成要素と同等なものである。そこで、以下では、図5において外部コントローラ510以外の構成要素に図2と同じ符号を付し、それらの構成要素に対する重複説明を省略する。
図5に示す第2の画像形成システム50では、画像データの送出しは外部コントローラ510に設けられた第2のI/F基板511において行なわれる。この第2のI/F基板511が、本発明のデータ伝送装置の第2実施形態に相当する。ここで、第2のI/F基板511が、上記の2本の通信ケーブル300のうちのいずれに画像データを送出すかは、これら画像データ用の通信ケーブル300とは別の通信ケーブル600を介してなされる次のような信号のやり取りによって決められる。即ち、コンピュータ110が、2台の画像形成装置200のうちの所望の一方に対して、画像形成を指示する指示信号を送ると、その所望の画像形成装置200から外部コントローラ510に対して、その画像形成装置200に画像形成が可能なタイミングで画像データを伝送するように指示する指示信号が送られる。そして、第2のI/F基板511では、その指示信号に従って、指示された画像形成装置200に対応する画像データ用の通信ケーブル300に画像データが送出される。
図6は、本発明のデータ伝送装置の第2実施形態であるI/F基板を示す回路ブロック図である。尚、以下では、特に図番を断らずに図5に示す要素を参照する。
図6に示す第2のI/F基板511は、この第2のI/F基板511に送られてくる、第1の基準クロックCL1に同期したパラレル画像データVPを、第1の基準クロックCL1とは別の第2の基準クロックCL2に同期したシリアル画像データVSに変換し、図5に示す2台の画像形成装置200それぞれに接続された2本のI/Fケーブル300のうちのいずれか一方に送出すものである。この第2のI/F基板511の特徴は、出力先の画像形成装置200を選択してシリアル画像データVSを出力する機能にあり、この第2のI/F基板511では、この機能を分岐回路5111aとセレクタ5111bとが担っている。ここで、この分岐回路5111aが、本発明にいう分岐回路の一例に相当する。
第2のI/F基板511の構成要素は、上記の分岐回路5111aとセレクタ5111bとを除いて、全て図3に示すI/F基板131の構成要素と同等である。また、第2のI/F基板511には、上記の2本のI/Fケーブル300それぞれに第2の基準クロックCL2とシリアル画像データVSを出力するために2つのシリアライザが備えられているが、本実施形態では、これら2つのシリアライザも、図3に示すシリアライザ1315と同等なものである。そこで、以下では、図6において、分岐回路5111aとセレクタ5111b以外の、図3の構成要素と同等な構成要素に図3と同じ符号を付し、それらの構成要素に対する重複説明を省略する。また、この図6では、分岐回路5111aとセレクタ5111bとを備えたASICに、図3のASIC1313とは異なる符合「5111」が付されている。
図6に示す分岐回路5111aでは、クロック生成部1311で生成された第2の基準クロックCL2が、2つのシリアライザ1315に向けて出力されるとともに、それらの第2の基準クロックが各シリアライザにおいて反射されて生ずる反射クロックが遮られる。これにより、クロック同期部1313bや、2つのシリアライザ1315それぞれに向かう第2の基準クロックCL2の波形品質の劣化が抑制される。
セレクタ5111bには、外部コントローラ510の図示しない内部回路から、シリアル画像データVSの出力先の画像形成装置200を指示する指示信号JSが入力される。そして、このセレクタ5111bでは、この指示信号JSが指示する画像形成装置200に対応するシリアライザ1315に向けて、クロック同期部1313bから渡された変換済みの第2のパラレル画像データVP’が出力される。
分岐回路5111aとセレクタ5111bとから、それぞれ第2の基準クロックCL2と第2のパラレル画像データVP’を受け取ったシリアライザ1315において、これらのデータを用いた変換処理が実行されてシリアル画像データVSが生成される。そして、そのシリアライザ1315に対応する画像形成装置200に向けて、第2の基準クロックCL2とシリアル画像データVSとが出力される。
このように、この第2実施形態のI/F基板131によれば、正確な変換処理によって求められたシリアル画像データVSを、指示された画像形成装置200に向けて出力することができる。
以上、図1〜図6を参照して説明したように、本発明のデータ伝送方法の一実施形態、および本発明のデータ伝送装置の第1および第2実施形態によればパラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力することができる。
尚、上記の第1および第2実施形態の説明では、本発明にいうシリアライザの一例として、ASICとは独立したシリアライザを例示したが、本発明はこれに限るものではなく、本発明のシリアライザは、例えば、ASIC内に設けられたもの等であっても良い。
また、上記の第1および第2実施形態の説明では、それぞれ本発明のデータ伝送装置の一実施形態として、シリアライザが1つ備えられたI/F基板、およびシリアライザが2つ備えられたI/F基板を例示したが、本発明はこれらに限るものではなく、本発明のデータ伝送装置は、シリアライザを3つ以上備えたものであっても良い。
10 第1の画像形成システム
50 第2の画像形成システム
100 画像データ供給システム
110 コンピュータ
120 ネットワーク
130 外部コントローラ
131,231 I/F基板
1311 クロック生成部
1312 ゼロディレイ・クロックバッファ
1313 ASIC
1313a PLL
1313b クロック同期部
1314 ディレイ・ライン
1315 シリアライザ
200 画像形成装置
210 IIT
220 IPS
230 画像形成部
300 I/Fケーブル
500 画像データ供給システム
510 外部コントローラ
511 第2のI/F基板
5111 ASIC
5111a 分岐回路
5111b セレクタ
600 通信ケーブル
50 第2の画像形成システム
100 画像データ供給システム
110 コンピュータ
120 ネットワーク
130 外部コントローラ
131,231 I/F基板
1311 クロック生成部
1312 ゼロディレイ・クロックバッファ
1313 ASIC
1313a PLL
1313b クロック同期部
1314 ディレイ・ライン
1315 シリアライザ
200 画像形成装置
210 IIT
220 IPS
230 画像形成部
300 I/Fケーブル
500 画像データ供給システム
510 外部コントローラ
511 第2のI/F基板
5111 ASIC
5111a 分岐回路
5111b セレクタ
600 通信ケーブル
Claims (8)
- 第1の基準クロックに同期したパラレルデータを取得するデータ取得部と、
前記第1の基準クロックとは別の第2の基準クロックを生成するクロック生成部と、
前記パラレルデータを、前記第2の基準クロックに基づくシリアルデータに変換し、該シリアルデータを所定のデータ伝送路に出力する変換部とを備えたことを特徴とするデータ伝送装置。 - 少なくとも前記クロック生成部と前記変換部とが同一基板上に搭載されていることを特徴とする請求項1記載のデータ伝送装置。
- 前記変換部が、
前記パラレルデータを、前記第2の基準クロックに基づく第2のパラレルデータに変換するパラレル変換部と、
前記パラレル変換部によって得られた前記第2のパラレルデータを、前記第2の基準クロックに基づくシリアルデータに変換するシリアライザとを備えたものであることを特徴とする請求項1記載のデータ伝送装置。 - 前記パラレル変換部が、
前記クロック生成部で生成された第2の基準クロックの位相を調節する位相調節部と、
前記パラレルデータを、前記位相調節部で位相が調節された第2の基準クロックに同期させることによって、該パラレルデータを前記第2のパラレルデータに変換するクロック同期部とを備えたものであることを特徴とする請求項3記載のデータ伝送装置。 - 前記変換部が、
前記第2の基準クロックを取得し、該第2の基準クロックを前記パラレル変換部と前記シリアライザとの双方に向けて互いに同位相で出力するとともに、該第2の基準クロックが該パラレル変換部と該シリアライザそれぞれにおいて反射されて生ずる反射クロックの通過を遮る同位相分岐回路を備えたものであることを特徴とする請求項3記載のデータ伝送装置。 - 前記変換部は、前記シリアライザが複数備えられたものであり、
この変換部が、
前記第2の基準クロックが入力され、該第2の基準クロックを複数の前記シリアライザそれぞれに向けて出力するとともに、該第2の基準クロックが各シリアライザにおいて反射されて生ずる反射クロックの通過を遮る分岐回路を備えたものであることを特徴とする請求項3記載のデータ伝送装置。 - 第1の基準クロックに同期したパラレルデータを取得するデータ取得過程と、
前記第1の基準クロックとは別の第2の基準クロックを生成するクロック生成過程と、
前記パラレルデータを、前記第2の基準クロックに基づくシリアルデータに変換し、該シリアルデータを所定のデータ伝送路に出力する変換過程とを有することを特徴とするデータ伝送方法。 - 前記変換過程が、
前記パラレルデータを、前記第2の基準クロックに基づく第2のパラレルデータに変換するパラレル変換過程と、
前記パラレル変換過程によって得られた前記第2のパラレルデータを、前記第2の基準クロックに基づくシリアルデータに変換し、該シリアルデータを所定のデータ伝送路に出力するシリアル変換過程とを有するものであることを特徴とする請求項7記載のデータ伝送方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004273461A JP2006091989A (ja) | 2004-09-21 | 2004-09-21 | データ伝送装置、およびデータ伝送方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004273461A JP2006091989A (ja) | 2004-09-21 | 2004-09-21 | データ伝送装置、およびデータ伝送方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006091989A true JP2006091989A (ja) | 2006-04-06 |
Family
ID=36232938
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004273461A Withdrawn JP2006091989A (ja) | 2004-09-21 | 2004-09-21 | データ伝送装置、およびデータ伝送方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006091989A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8245089B2 (en) | 2006-11-24 | 2012-08-14 | Fuji Xerox Co., Ltd. | Transmission device, image data transmission system and transmission method |
-
2004
- 2004-09-21 JP JP2004273461A patent/JP2006091989A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US8245089B2 (en) | 2006-11-24 | 2012-08-14 | Fuji Xerox Co., Ltd. | Transmission device, image data transmission system and transmission method |
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