WO2010087073A1 - クロック制御回路及び送信機 - Google Patents

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WO2010087073A1
WO2010087073A1 PCT/JP2009/070606 JP2009070606W WO2010087073A1 WO 2010087073 A1 WO2010087073 A1 WO 2010087073A1 JP 2009070606 W JP2009070606 W JP 2009070606W WO 2010087073 A1 WO2010087073 A1 WO 2010087073A1
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data signal
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Inventor
浩伸 秋田
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ザインエレクトロニクス株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B15/00—Suppression or limitation of noise or interference
    • H04B15/02—Reducing interference from electric apparatus by means located at or near the interfering apparatus
    • H04B15/04—Reducing interference from electric apparatus by means located at or near the interfering apparatus the interference being caused by substantially sinusoidal oscillations, e.g. in a receiver or in a tape-recorder
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B2215/00—Reducing interference at the transmission system level
    • H04B2215/064—Reduction of clock or synthesizer reference frequency harmonics
    • H04B2215/067—Reduction of clock or synthesizer reference frequency harmonics by modulation dispersion

Definitions

  • the present invention relates to a clock control circuit and a transmitter including the same.
  • Non-Patent Document 1 a parallel data signal is output from a data generation unit to a transmitter, and the parallel data signal is converted into a serial data signal by the transmitter and transmitted to a high-speed serial transmission line.
  • the operation clock of the transmitter is transmitted from the data generation unit in synchronization with the parallel data signal.
  • This operation clock is a clock that is output to the data generation unit after the frequency of the reference clock is modulated by spread spectrum (Spread Spectrum: SS) in the clock generation unit.
  • Spread Spectrum: SS spread spectrum
  • the above operation clock is more effective in reducing EMI (Electro Magnetic Interference) when the frequency modulation degree due to spread spectrum is larger. Therefore, in order to reduce EMI in the communication system, it is preferable to increase the degree of modulation of the clock generated by the clock generation unit.
  • EMI Electro Magnetic Interference
  • the data rate is improved by a transmission method called EmbeddedEClock that embeds a clock in the serial data signal.
  • EMI is reduced by spread spectrum.
  • the high-speed serial transmission of Embeddedclock cannot increase the modulation degree due to its characteristics. For this reason, in the above conventional configuration, the clock for synchronizing the serial data signal and the clock for synchronizing the parallel data signal are the same, and therefore the data in the wiring portion between the data generation unit and the transmitter and data in other circuit blocks are stored. There is also a problem that the degree of modulation of the clock to be synchronized has to be reduced, and large EMI is generated from these portions.
  • the present invention has been made to solve the above-described problems, and an object thereof is to provide a clock control circuit capable of reducing EMI with a simple configuration and a transmitter including the clock control circuit.
  • the clock control circuit generates a first clock having a large modulation degree and a second clock having a smaller modulation degree than the first clock by spectrum-spreading the frequency of the reference clock.
  • a clock generator that outputs a clock and a second clock; a first clock that is output from the clock generator to an external circuit and output from the external circuit; and a parallel that is output in synchronization with the first clock in the external circuit
  • a FIFO unit that receives the data signal and the second clock output from the clock generation unit and outputs the parallel data signal in synchronization with the second clock is provided.
  • a first clock having a high modulation degree and a second clock having a low modulation degree are generated by the clock generation unit by spreading the spectrum of the same reference clock frequency, and output to the FIFO unit.
  • the first clock is output to the external circuit, and after the parallel data signal is synchronized in the external circuit, the first clock is output to the FIFO unit.
  • the FIFO unit outputs the parallel data signal in synchronization with the second clock instead of the first clock in which the parallel data signal is synchronized.
  • the clock generation unit is disposed at a position closer to the FIFO unit than the external circuit.
  • the transmission path (transmission line) connecting the clock generation unit and the FIFO unit is shortened, EMI when the second clock having a small modulation degree is transmitted from the clock generation unit to the FIFO unit is reduced. be able to.
  • the degree of modulation of the first clock is large, so that EMI is reduced.
  • the clock generation unit includes a first clock generation unit that generates a first clock and a second clock generation unit that generates a second clock.
  • a phase adjustment circuit that generates a first control signal and a second control signal for matching the phases, and outputs the generated first control signal to the first clock generation unit and the second control signal to the second clock generation unit It is preferable to have In this case, since the first clock and the second clock are generated based on the first control signal and the second control signal for matching the phases, the phase difference between the first clock and the second clock is reduced. can do. Therefore, the difference in data rate (clock frequency) between the first clock and the second clock can be reduced, and the number of registers in the FIFO unit can be reduced.
  • the clock generation unit has a frequency dividing circuit that inputs the first clock and divides and outputs the first clock. In this case, the desired frequency of the first clock can be obtained.
  • the clock generation unit has a frequency dividing circuit that inputs the first clock and divides and outputs the first clock. In this case, the desired frequency of the first clock can be obtained.
  • the transmitter according to the present invention generates a first clock having a high modulation degree and a second clock having a lower modulation degree than the first clock by spectrum-spreading the frequency of the reference clock.
  • the FIFO unit that inputs the signal and the second clock output from the clock generation unit and outputs the parallel data signal in synchronization with the second clock, and the parallel that is output in synchronization with the second clock from the FIFO unit
  • a serial transmission signal creation unit that inputs a data signal, converts the parallel data signal into a serial data signal, and outputs the serial data signal; It is characterized in.
  • the first clock having a large modulation degree and the second clock having a small modulation degree are generated by the clock generation unit by spectrum-spreading the frequency of the same reference clock, and output to the FIFO unit.
  • the first clock is output to the external circuit, and after the parallel data signal is synchronized in the external circuit, the first clock is output to the FIFO unit.
  • the parallel data signal is output in synchronization with the second clock instead of the first clock in which the parallel data signal is synchronized.
  • the serial transmission signal generation unit to which the parallel data signal is input the parallel data signal is output in parallel. The data signal is converted into a serial data signal and output.
  • EMI can be reduced with a simple configuration.
  • FIG. 1 is a configuration diagram of a communication system including a transmitter according to the present embodiment.
  • FIG. 2 is a configuration diagram of the clock generation unit.
  • FIG. 3 is a configuration diagram of a communication system of a comparative example.
  • FIG. 4 is a diagram showing the rate of change in the data rate of the first clock and the second clock in the communication system of the comparative example.
  • FIG. 5 is a diagram showing the rate of change in the data rate of the first clock and the second clock in the communication system of the present embodiment.
  • FIG. 6 is a configuration diagram of a communication system according to a modification.
  • FIG. 7 is a configuration diagram of a communication system according to a modification.
  • FIG. 1 is a configuration diagram of a communication system including a transmitter according to the present embodiment.
  • the communication system 1 shown in this figure includes a data generation unit 2 and a transmitter 3.
  • the data generator 2 and the transmitter 3 are connected by a low-speed parallel signal line L1.
  • the transmitter 3 is connected to one end of a high-speed serial transmission line L2, and the other end is connected to, for example, a receiver (not shown).
  • the transmitter 3 and the data generation unit 2 are both configured by LSI, and the parallel signal line L1 and the high-speed serial transmission line L2 connecting them are a cable or a PCB (Printed Circuit Board: Wiring on a printed circuit board).
  • PCB Print Circuit Board: Wiring on a printed circuit board
  • the data generator 2 receives a first clock CK 1 (described later) output from the transmitter 3, synchronizes the parallel data signal P data to be transmitted to the first clock CK 1, and outputs the parallel data signal. P data and the first clock CK 1 are output to the transmitter 3.
  • the data generation unit 2 is an external circuit. Note that the term “external” as used herein indicates that the transmitter 3 is functionally separated when each block is divided into functional elements.
  • the transmitter 3 includes a clock generation unit 4, an input circuit 5, a FIFO unit 6, and a serial transmission signal generation unit 7.
  • the clock generation unit 4 is disposed in the transmitter 3 near the FIFO unit 6 and the serial transmission signal generation unit 7.
  • the transmitter 3 is a device that transmits, for example, image (video) data to the receiver.
  • the clock generation unit 4 and the FIFO unit 6 function as a data transfer circuit (clock control circuit) between two clocks having different spread spectrum amounts.
  • the clock generation unit 4 will be described with reference to FIG.
  • FIG. 2 is a configuration diagram of the clock generation unit 4.
  • the clock generator 4 includes a reference clock generator 8, a system clock generator (first clock generator) 9, and a serial transmission clock generator (second clock generator) 10. And a phase adjustment circuit 11.
  • the reference clock generation unit 8 generates a reference clock CK ref having a predetermined frequency.
  • the reference clock generation unit 8 outputs the generated reference clock CK ref to the system clock generation unit 9 and the serial transmission clock generation unit 10.
  • the system clock generator 9 receives the reference clock CK ref output from the reference clock generator 8, and generates and outputs a first clock CK 1 that is a system clock based on the reference clock CK ref .
  • the system clock generation unit 9 receives a first control signal Control 1 (described later) output from the phase adjustment circuit 11 and sets the frequency of the reference clock CK ref based on the first control signal Control 1.
  • spread spectrum modulated by (spread spectrum SS) to generates the first clock CK 1 highest frequency modulation (modulation width), and outputs the first clock CK 1 to the data generation unit 2.
  • the first clock CK 1 may be output to another circuit block.
  • the serial transmission clock generation unit 10 receives the reference clock CK ref output from the reference clock generation unit 8, generates a second clock CK 2 that is a serial transmission clock based on the reference clock CK ref , and outputs it. To do. Specifically, the serial transmission clock generator 10 receives a second control signal Control 2 (described later) output from the phase adjustment circuit 11, and based on the second control signal control signal Control 2 , the reference clock CK ref. The second clock CK 2 having a small frequency modulation degree is generated, and the second clock CK 2 is output to the FIFO unit 6 and the serial transmission signal creating unit 7. The second clock CK 2 is set frequency modulation factor than the first clock CK 1 is small, and can frequency modulation transmission in the high-speed serial transmission line L2.
  • the serial transmission clock generator 10 a degree of modulation of the spread spectrum of the reference clock CK ref may generate and output a second clock CK 2 was zero.
  • the serial transmission clock generator 10 outputs to the phase adjustment circuit 11 a stop signal for stopping the operation of the phase adjustment circuit 11 described later.
  • Phase adjustment circuit 11 adjusts the first clock CK 1 and second clock CK 2 Noto phase. Specifically, the phase adjustment circuit 11 detects the first clock CK 1 and the second clock CK 2 and performs first control for matching the phase of the frequency modulation of the first clock CK 1 and the second clock CK 2. A signal Control 1 and a second control signal Control 2 different from the first control signal Control 1 are generated, and the first control signal Control 1 is serially transmitted to the system clock generator 9 and the second control signal Control 2 is serialized. The data is output to the transmission clock generator 10.
  • the input circuit 5 is, for example, a latch circuit, the first clock CK 1 output from the clock generation unit 4 to the data generation unit 2 and output from the data generation unit 2, and the data generation unit 2.
  • the parallel data signal P data output in synchronization with the first clock CK 1 is input, and the parallel data signal P data and the first clock CK 1 are output to the FIFO unit 6.
  • the input circuit 5 is an external circuit disposed at a boundary portion of the LSI, for example, and is configured to withstand ESD (Electrostatic Discharge) or the like.
  • the FIFO unit 6 changes the parallel data signal P data from the first clock CK 1 to the second clock CK 2 . Specifically, the FIFO unit 6 receives the first clock CK 1 and the parallel data signal P data output from the external circuit 5 and the second clock CK 2 output from the clock generation unit 4. Then, the FIFO unit 6 outputs the input parallel data signal P data to the serial transmission signal creation unit 7 as the parallel data signal PR data in synchronization with the second clock CK 2 . Further, the FIFO unit 6 prevents overflow and underflow due to a difference in instantaneous data rate (frequency) caused by a difference in modulation degree between the first clock CK 1 and the second clock CK 2 .
  • Serial transmission signal generator 7 inputs the second clock CK 2 output from the parallel data signal PR data and serial transmission clock generator 10 which from the FIFO unit 6 in synchronization with the second clock CK 2 output It was converted according to the second clock CK 2 parallel data signal PR data into a serial data signal S data, and outputs the serial data signal S data to the high-speed serial transmission line L2.
  • FIG. 3 is a configuration diagram illustrating a communication system according to a comparative example.
  • the communication system 1A of the comparative example is applied to a display port, and includes a first clock generation unit 12 and a second clock generation unit 13 in the present embodiment. It is different from the communication system 1.
  • the communication system 1A of the comparative example will be described.
  • the first clock generation unit 12 generates the first clock CK 11 having a large modulation degree by spectrum-spreading the frequency of the reference clock, and outputs the first clock CK 11 to the data generation unit 2. Further, the second clock generator 13 spreads the frequency of the reference clock different from the reference clock of the first clock generator 12 to form a second clock CK 22 having a small modulation degree, thereby forming the second clock CK 22 .
  • the clock CK 22 is output to the FIFO unit 6A and the serial transmission signal creation unit 7.
  • the first clock CK 11 larger modulation factor is output from the first clock generating unit 12 to the data generation unit 2, a second clock CK 22 smaller degree of modulation second clock generation unit in 13 to be output to the FIFO portion 6A from that output of the transmitter 3 in synchronism with the parallel data signal P data to the first clock CK 11 larger modulation factor from the data generator 2, a parallel signal line L1 such as EMI is reduced.
  • the frequency of the second clock CK 22 is made sufficiently higher than the frequency of the first clock CK 11 to prevent the data input to the FIFO unit 6A from overflowing the data output from the FIFO unit 6A. Yes.
  • the data rate of the second clock CK 22 output from the FIFO unit 6A becomes larger than the data rate of the first clock CK 11 input to the FIFO unit 6A, resulting in an underflow. is there.
  • the FIFO unit 6A has a dummy data adding unit 14.
  • the dummy data adding unit 14 adds dummy fill data to the data rate. The operation of the dummy data adding unit 14 will be described with reference to FIG.
  • Figure 4 is a diagram showing the rate of change of the data rate of the first clock CK 11 and second clock CK 22 in the communication system 1A.
  • the solid line indicates the first clock CK 11
  • the broken line indicates the second clock CK 22 .
  • the modulation degree of the first clock CK 11 is larger than the modulation degree of the second clock CK 22 .
  • the average data rate of the first clock CK 11 has a value well above the average of the data rate of the second clock CK 22.
  • the dummy data addition unit 14 in order to prevent underflow, and add the Fill data F data indicated by the arrow with respect to the difference between the data rate of the first clock CK 11 and second clock CK 22, It compensates for the difference in data rate.
  • the phases of the frequencies modulated by the spread spectrum are not always the same. May be different. In this case, it is necessary to increase the difference in data rates between the first clock CK 11 and second clock CK 22. Therefore, there is a problem that the circuit scale increases in order to realize such an operation.
  • the first clock CK 1 and the second clock CK 2 are generated from the same reference clock CK ref in the clock generation unit 4. Therefore, as shown in FIG. 5, the modulation rate of the first clock CK 1 is increased, the modulation rate of the second clock CK 2 is decreased, and the average data rate of the first clock CK 1 and the second clock CK 2 is increased. Can be matched. Accordingly, since it is not necessary to add the fill data F data to the difference in data rate, the dummy data adding unit 14 is not necessary, and the circuit configuration can be minimized.
  • the communication system 1 of the present embodiment can prevent underflow and overflow with a simple configuration as compared with the communication system 1A of the comparative example. Furthermore, since the average data rates of the first clock CK 1 and the second clock CK 2 are the same, the serial transmission signal generator 7 only needs to operate at the minimum necessary operation speed, and the increase in circuit scale is suppressed. In addition, an increase in power consumption can be prevented.
  • the first clock CK 1 having the high modulation degree and the second clock CK 2 having the low modulation degree are spread by spectrum-spreading the frequency of the same reference clock CK ref. Are generated by the clock generation unit 4 and output to the FIFO unit 6.
  • the first clock CK 1 is output to the data generation unit 2, and after the parallel data signal P data is synchronized in the data generation unit 2, the first clock CK 1 is output to the FIFO unit 6.
  • the FIFO unit 6 outputs the parallel data signal P data in synchronization with the second clock CK 2 instead of the first clock CK 1 in which the parallel data signal P data is synchronized.
  • the parallel data signal PR data when transmitting the parallel data signal P data , the parallel data signal PR data is synchronized with the first clock CK 1 having a large modulation degree, and the parallel data signal PR data is converted into the serial data signal S data for high-speed serial transmission. it can be synchronized with the second clock CK 2 small modulation factor. Therefore, for example, the wiring portion between the data generation unit 2 and the transmitter 3 through which the parallel data signal P data is transmitted and a large EMI reduction in other circuit blocks can be achieved.
  • the clock generation unit 4 is arranged at a position closer to the FIFO unit 6 than the data generation unit 2, the transmission line connecting the clock generation unit 4 and the FIFO unit 6 is shortened, and the second modulation factor is small.
  • EMI when the clock CK 2 is transmitted to the FIFO unit 6 can be reduced.
  • the data generator 2 is present at a position distant from the clock generator 4, because the first degree of modulation of the clock CK 1 is large, reduction of EMI is achieved.
  • phase adjustment circuit 11 so adjusted to the first clock CK 1 and the second phase of the frequency modulation of the clock CK 2 matches, the phase difference between the first clock CK 1 and second clock CK 2 is small it is possible to reduce the difference between the first clock CK 1 and second clock CK 2 data rate (clock frequency). Thereby, the data rate adjustment processing in the FIFO unit 6 can be reduced.
  • the present invention is not limited to the above embodiment.
  • the first clock CK 1 generated by the system clock generation unit 9 is output from the data generation unit 2 at the same frequency.
  • a multiplier circuit 15 the first clock CK 1 for multiplying ( ⁇ N) may be provided a configuration in which the first clock CK 1X desired frequency is obtained.
  • a frequency dividing circuit 17 that divides the first clock CK 1X may be provided in the data generation unit 2.
  • a frequency divider circuit 16 that divides ( ⁇ N) the first clock CK 1 is provided between the system clock generator 9 and the data generator 2.
  • the data generator 2 may be provided with a multiplier circuit 18 that multiplies the first clock CK 1Y . In short, it is only necessary that the average data rates of the first clock CK 1 and the second clock CK 2 in the FIFO unit 6 match.
  • the phase adjustment circuit 11 outputs the first control signal Control 1 to the system clock generator 9 and the second control signal Control 2 to the serial transmission clock generator 10 to output the first clock CK.
  • phase adjustment is not limited to the above method.
  • the phase adjustment circuit 11 to detect the phase difference the phase adjustment circuit 11 to input the first clock CK 1 and second clock CK 2, and adjusted to match the phase of the frequency-modulated based on the phase difference, after the phase adjustment
  • the first clock CK 1 and the second clock CK 2 may be output.
  • the rate of change in the data rate between the first clock CK 1 (first clock CK 11 ) and the second clock CK 2 (second clock CK 22 ) is a triangular wave.
  • the modulation method shown is used, for example, a modulation method that becomes a sine wave may be used.
  • the data generation unit 2 and the transmitter 3 are each configured by an LSI, but other configurations may be used.
  • a single LSI including the data generator 2 and the transmitter 3 may be used, and the data generator 2 and the transmitter 3 may be macros.
  • the data generation unit 2, the clock control circuit (clock generation unit 4 and FIFO unit 6), and the serial transmission signal generation unit 7 may each be configured by an LSI, or the data generation unit 2, the clock generation unit 4, and the serial transmission.
  • the signal creation unit 7 and other parts may be configured by LSIs.

Abstract

　送信機１は、クロック生成部４、ＦＩＦＯ部６及びシリアル信号作成部７を備える。クロック生成部４は、基準クロックＣＫｒｅｆをスペクトラム拡散により変調し、変調度が大きい第１クロックＣＫ１と、変調度が小さい第２クロックＣＫ２とを生成する。ＦＩＦＯ部６は、クロック生成部４からデータ生成部２に出力されて該データ生成部２から出力された第１クロックＣＫ１と、データ生成部２において第１クロックＣＫ１に同期して出力されたパラレルデータ信号と、クロック生成部４から出力された第２クロックＣＫ２とを入力して、パラレルデータ信号Ｐｄａｔａを第２クロックＣＫ２に同期させて出力する。シリアル信号作成部７は、パラレルデータ信号ＰＲｄａｔａをシリアルデータ信号Ｓｄａｔａに変換して出力する。

Description

クロック制御回路及び送信機
　本発明は、クロック制御回路及びこれを備える送信機に関する。
　従来から、高速シリアル伝送を用いた通信システムが知られている。一般的な通信システムでは、データ生成部から送信機にパラレルデータ信号が出力され、送信機においてパラレルデータ信号がシリアルデータ信号に変換されて高速シリアル伝送線に送出される。このとき、送信機の動作クロックは、データ生成部からパラレルデータ信号を同期させて送信される。そして、この動作クロックは、クロック生成部において基準クロックの周波数がスペクトラム拡散（Spread Spectrum：ＳＳ)により変調されてデータ生成部に出力されるクロックである。このような通信システムとしては、例えば非特許文献１に記載されたものがある。
　ここで、上記の動作クロックは、スペクトラム拡散による周波数変調度の大きいほうがＥＭＩ（Electro Magnetic Interference：電磁波干渉）の低減に有効である。従って、通信システムにおけるＥＭＩの低減を図るためには、クロック生成部によって生成されるクロックの変調度を大きくすることが好ましい。
"1-channelSerial ATA PHY"、［online］、Atmel Corporation、２００３年１月、［平成２１年１月２１日検索］、インターネット＜http://www.dzjsw.com/jcdl/a/AT78C5091.pdf＞
　高速シリアル伝送路においては、シリアルデータ信号にクロックを埋め込むEmbedded Clockという伝送方式により、データレートの向上を図っている。通常データ通信においては、スペクトラム拡散によりＥＭＩの低減を図っている。しかしながら、Embeddedclockの高速シリアル伝送では、その特性上、変調度を高く出来ない。そのため、上記従来の構成においては、シリアルデータ信号を同期させるクロックとパラレルデータ信号を同期させるクロックとが同一のため、データ生成部と送信機との間の配線部分や他の回路ブロックのデータを同期させるクロックの変調度も小さくせざるを得なく、それらの部分から大きなＥＭＩが発生するといった問題があった。
　そこで、上記の問題を解消するために、例えばデータ生成部と送信機との間において、パラレルデータ信号を変調度の高いクロックに同期させることが考えられるが、回路規模が大きくなってしまうと共に、送信機側の消費電力が大きくなるといった新たな問題が生じてしまう。
　本発明は、上記問題点を解消する為になされたものであり、簡易な構成でＥＭＩの低減を図ることができるクロック制御回路及びこれを備える送信機を提供することを目的とする。
　本発明のクロック制御回路は、基準クロックの周波数をスペクトラム拡散することによって変調度が大きい第１クロックと、この第１クロックよりも変調度が小さい第２クロックとを生成し、生成された第１クロックと第２クロックとを出力するクロック生成部と、クロック生成部から外部回路に出力されて該外部回路から出力された第１クロックと、外部回路において第１クロックに同期して出力されたパラレルデータ信号と、クロック生成部から出力された第２クロックとを入力して、パラレルデータ信号を第２クロックに同期させて出力するＦＩＦＯ部と、を備えることを特徴とする。
　このクロック制御回路では、同じ基準クロックの周波数をスペクトラム拡散することによって、変調度の大きい第１クロックと変調度の小さい第２クロックとがクロック生成部で生成され、ＦＩＦＯ部に出力される。このとき、第１クロックは、外部回路に出力され、この外部回路においてパラレルデータ信号を同期させた後、ＦＩＦＯ部に出力される。そして、ＦＩＦＯ部では、パラレルデータ信号を同期させた第１クロックに換えて、そのパラレルデータ信号を第２クロックに同期させて出力する。これにより、パラレルデータ信号を伝送する際には、変調度の大きいクロックに同期させ、このパラレルデータ信号をシリアルデータ信号に変換して高速シリアル伝送する際には、変調度の小さいクロックに同期させることができる。従って、パラレルデータ信号が伝送される例えば外部回路（データ生成部）と送信機との間の配線部分や、他の回路ブロックにおける大きなＥＭＩの低減を図ることができる。また、外部回路と送信機との間でパラレルデータ信号を変調度の高いクロックに同期させるための回路を必要としないので、簡易な構成とすることができる。
　また、クロック生成部は、外部回路よりもＦＩＦＯ部に近い位置に配置されていることが好適である。この場合には、クロック生成部とＦＩＦＯ部とを接続する伝送路（伝送線）が短くなるため、変調度の小さい第２クロックがクロック生成部からＦＩＦＯ部に伝送される際のＥＭＩを低減することができる。このとき、外部回路がクロック生成部から離れた位置に存在する場合であっても、第１クロックの変調度が大きいため、ＥＭＩの低減が図られている。
　また、クロック生成部は、クロック生成部は、第１クロックを生成する第１クロック生成部と、第２クロックを生成する第２クロック生成部とを有し、第１クロックと第２クロックとの位相を合わせるための第１制御信号及び第２制御信号を生成し、生成された第１制御信号を第１クロック生成部に、第２制御信号を前記第２クロック生成部に出力する位相調整回路を有することが好適である。この場合には、位相を合わせるための第１制御信号及び第２制御信号に基づいて、第１クロック及び第２クロックがそれぞれ生成されるので、第１クロックと第２クロックとの位相差を小さくすることができる。そのため、第１クロック及び第２クロックのデータレート（クロック周波数）の差を小さくすることがで
き、ＦＩＦＯ部におけるレジスタ数の軽減を図ることができる。
　また、クロック生成部は、第１クロックを入力して、この第１クロックを分周して出力する分周回路を有することが好適である。この場合には、所望する第１クロックの周波数を得ることができる。
　また、クロック生成部は、第１クロックを入力して、この第１クロックを分周して出力する分周回路を有することが好適である。この場合には、所望する第１クロックの周波数を得ることができる。
　本発明の送信機は、基準クロックの周波数をスペクトラム拡散することによって変調度が大きい第１クロックと、この第１クロックよりも変調度が小さい第２クロックとを生成し、生成された第１クロックと第２クロックとを出力するクロック生成部と、クロック生成部から外部回路に出力されて該外部回路から出力された第１クロックと、外部回路において第１クロックに同期して出力されたパラレルデータ信号と、クロック生成部から出力された第２クロックとを入力して、パラレルデータ信号を第２クロックに同期させて出力するＦＩＦＯ部と、ＦＩＦＯ部から第２クロックに同期して出力されたパラレルデータ信号を入力して、このパラレルデータ信号をシリアルデータ信号に変換して出力するシリアル伝送信号作成部と、を備えることを特徴とする。
　この送信機では、同じ基準クロックの周波数をスペクトラム拡散することによって、変調度の大きい第１クロックと変調度の小さい第２クロックとがクロック生成部で生成され、ＦＩＦＯ部に出力される。このとき、第１クロックは、外部回路に出力され、この外部回路においてパラレルデータ信号を同期させた後、ＦＩＦＯ部に出力される。そして、ＦＩＦＯ部では、パラレルデータ信号を同期させた第１クロックに換えて、そのパラレルデータ信号を第２クロックに同期させて出力し、このパラレルデータ信号を入力したシリアル伝送信号作成部では、パラレルデータ信号をシリアルデータ信号に変換して出力する。これにより、パラレルデータ信号を伝送する際には、変調度の大きいクロックに同期させ、このパラレルデータ信号をシリアルデータ信号に変換して高速シリアル伝送する際には、変調度の小さいクロックに同期させることができる。従って、パラレルデータ信号が伝送される例えば外部回路（データ生成部）との間の配線部分や、他の回路ブロックにおける大きなＥＭＩの低減を図ることができる。また、外部回路との間でパラレルデータ信号を変調度の高いクロックに同期させるための回路を必要としないので、簡易な構成とすることができる。
　本発明によれば、簡易な構成でＥＭＩの低減を図ることができる。
図１は本実施形態に係る送信機を含む通信システムの構成図である。 図２はクロック生成部の構成図である。 図３は比較例の通信システムの構成図である。 図４は比較例の通信システムにおける第１クロック及び第２クロックのデータレートの変化の割合を示す図である。 図５は本実施形態の通信システムにおける第１クロック及び第２クロックのデータレートの変化の割合を示す図である。 図６は変形例に係る通信システムの構成図である。 図７は変形例に係る通信システムの構成図である。
　以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
　図１は、本実施形態に係る送信機を含む通信システムの構成図である。この図に示される通信システム１は、データ生成部２と、送信機３とを備える。データ生成部２及び送信機３は、低速のパラレル信号線Ｌ１によって接続されている。また、送信機３には、高速シリアル伝送線Ｌ２の一端が接続されており、その他端が例えば受信機（図示しない）に接続されている。なお、図１においては、送信機３及びデータ生成部２が何れもＬＳＩによって構成されており、それらを接続するパラレル信号線Ｌ１と高速シリアル伝送線Ｌ２とは、ケーブルやＰＣＢ（Printed Circuit Board：プリント基板）上の配線である。
　データ生成部２は、送信機３から出力された第１クロックＣＫ１（後述）を入力し、この第１クロックＣＫ１に送信されるべきパラレルデータ信号Ｐｄａｔａを同期して、このパラレルデータ信号Ｐｄａｔａと第１クロックＣＫ１とを送信機３に出力する。このデータ生成部２は、外部回路である。なお、ここで言う外部とは、機能的な要素で各ブロックが分けられた場合において、送信機３と機能的に分離していることを示している。
　送信機３は、クロック生成部４と、入力回路５と、ＦＩＦＯ部６と、シリアル伝送信号作成部７とを備える。クロック生成部４は、送信機３内においてＦＩＦＯ部６及びシリアル伝送信号作成部７の近くに配置されている。この送信機３は、受信機に例えば画像（映像）データを送信する装置である。なお、クロック生成部４及びＦＩＦＯ部６は、スペクトラム拡散量の異なる２つのクロックの間でのデータ乗せ換え回路（クロック制御回路）として機能している。
　クロック生成部４について、図２を参照しながら説明する。図２は、クロック生成部４の構成図である。同図に示すように、クロック生成部４は、基準クロック生成部８と、システム用クロック生成部（第１クロック生成部）９と、シリアル伝送用クロック生成部（第２クロック生成部）１０と、位相調整回路１１とから構成される。
　基準クロック生成部８は、所定の周波数の基準クロックＣＫｒｅｆを生成する。基準クロック生成部８は、生成した基準クロックＣＫｒｅｆをシステム用クロック生成部９及びシリアル伝送用クロック生成部１０に出力する。
　システム用クロック生成部９は、基準クロック生成部８から出力された基準クロックＣＫｒｅｆを入力し、この基準クロックＣＫｒｅｆに基づいてシステム用クロックである第１クロックＣＫ１を生成して出力する。具体的に、システム用クロック生成部９は、位相調整回路１１から出力された第１制御信号Ｃｏｎｔｒｏｌ１（後述）を入力し、この第１制御信号Ｃｏｎｔｒｏｌ１に基づいて基準クロックＣＫｒｅｆの周波数をスペクトラム拡散（Spread Spectrum：ＳＳ）することにより変調し、周波数変調度（変調幅）の大きい第１クロックＣＫ１を生成して、この第１クロックＣＫ１をデータ生成部２に出力する。この第１クロックＣＫ１は、他の回路ブロックに出力されてもよい。
　シリアル伝送用クロック生成部１０は、基準クロック生成部８から出力された基準クロックＣＫｒｅｆを入力し、この基準クロックＣＫｒｅｆに基づいてシリアル伝送用クロックである第２クロックＣＫ２を生成して出力する。具体的に、シリアル伝送用クロック生成部１０は、位相調整回路１１から出力された第２制御信号Ｃｏｎｔｒｏｌ２（後述）を入力し、この第２制御信号制御信号Ｃｏｎｔｒｏｌ２に基づいて基準クロックＣＫｒｅｆの周波数をスペクトラム拡散することにより変調し、周波数変調度の小さい第２クロックＣＫ２を生成して、この第２クロックＣＫ２をＦＩＦＯ部６及びシリアル伝送信号作成部７に出力する。この第２クロックＣＫ２は、第１クロックＣＫ１よりも周波数変調度が小さく設定されており、高速シリアル伝送線Ｌ２において伝送可能な周波数変調度となっている。
　なお、シリアル伝送用クロック生成部１０は、基準クロックＣＫｒｅｆのスペクトラム拡散の変調度を０とした第２クロックＣＫ２を生成して出力してもよい。この場合には、シリアル伝送用クロック生成部１０は、後述する位相調整回路１１の動作を停止させるための停止信号を位相調整回路１１に出力する。
　位相調整回路１１は、第１クロックＣＫ１と第２クロックＣＫ２のとの位相を調整する。具体的には、位相調整回路１１は、第１クロックＣＫ１及び第２クロックＣＫ２を検出し、この第１クロックＣＫ１及び第２クロックＣＫ２の周波数変調の位相を合わせるための第１制御信号Ｃｏｎｔｒｏｌ１と、この第１制御信号Ｃｏｎｔｒｏｌ１とは異なる第２制御信号Ｃｏｎｔｒｏｌ２とを生成して、第１制御信号Ｃｏｎｔｒｏｌ１をシステム用クロック生成部９に、第２制御信号Ｃｏｎｔｒｏｌ２をシリアル伝送用クロック生成部１０にそれぞれ出力する。
　図１に戻って、入力回路５は、例えばラッチ回路であり、クロック生成部４からデータ生成部２に出力されてこのデータ生成部２から出力された第１クロックＣＫ１と、データ生成部２において第１クロックＣＫ１に同期して出力されたパラレルデータ信号Ｐｄａｔａとを入力し、このパラレルデータ信号Ｐｄａｔａ及び第１クロックＣＫ１をＦＩＦＯ部６に出力する。入力回路５は、例えばＬＳＩの境界部分に配置される外部回路であり、ＥＳＤ（Electrostatic Discharge）等に耐え得る構成となっている。
　ＦＩＦＯ部６は、第１クロックＣＫ１から第２クロックＣＫ２へとパラレルデータ信号Ｐｄａｔａの乗せ換えを行う。具体的に、ＦＩＦＯ部６は、外部回路５から出力された第１クロックＣＫ１及びパラレルデータ信号Ｐｄａｔａと、クロック生成部４から出力された第２クロックＣＫ２とを入力する。そして、ＦＩＦＯ部６は、入力したパラレルデータ信号Ｐｄａｔａを第２クロックＣＫ２に同期して、パラレルデータ信号ＰＲｄａｔａとしてシリアル伝送信号作成部７に出力する。また、ＦＩＦＯ部６は、第１クロックＣＫ１と第２クロックＣＫ２との変調度の違いに起因して生じる瞬間のデータレート（周波数）の差によるオーバーフローやアンダーフローを防止する。
　シリアル伝送信号作成部７は、ＦＩＦＯ部６から第２クロックＣＫ２に同期して出力されたパラレルデータ信号ＰＲｄａｔａ及びシリアル伝送用クロック生成部１０から出力された第２クロックＣＫ２を入力して、この第２クロックＣＫ２に従ってパラレルデータ信号ＰＲｄａｔａをシリアルデータ信号Ｓｄａｔａに変換し、このシリアルデータ信号Ｓｄａｔａを高速シリアル伝送線Ｌ２に出力する。
　次に、比較例の通信システムについて説明する。図３は、比較例の通信システムを示す構成図である。同図に示すように、比較例の通信システム１Ａは、ディスプレイポートに適用されるものであり、第１クロック生成部１２と第２クロック生成部１３とを備えている点で、本実施形態の通信システム１と異なっている。以下、比較例の通信システム１Ａについて説明する。
　第１クロック生成部１２は、基準クロックの周波数をスペクトラム拡散することで、変調度の大きい第１クロックＣＫ１１を生成して、この第１クロックＣＫ１１をデータ生成部２に出力する。また、第２クロック生成部１３は、第１クロック生成部１２の基準クロックとは異なる基準クロックの周波数をスペクトラム拡散することで、変調度の小さい第２クロックＣＫ２２を成して、この第２クロックＣＫ２２をＦＩＦＯ部６Ａ及びシリアル伝送信号作成部７に出力する。
　上記の構成を有する通信システム１Ａでは、変調度の大きい第１クロックＣＫ１１が第１クロック生成部１２からデータ生成部２に出力され、変調度の小さい第２クロックＣＫ２２が第２クロック生成部１３からＦＩＦＯ部６Ａに出力されるため、パラレルデータ信号Ｐｄａｔａを変調度の大きい第１クロックＣＫ１１に同期してデータ生成部２から送信機３の出力することで、パラレル信号線Ｌ１等におけるＥＭＩの低減が図られている。また、第１クロックＣＫ１１の周波数よりも第２クロックＣＫ２２の周波数を十分に大きくし、ＦＩＦＯ部６Ａに入力されるデータがＦＩＦＯ部６Ａから出力されるデータを追い越してオーバーフローするのを防いでいる。しかしながら、周波数の増大に伴い、ＦＩＦＯ部６Ａに入力される第１クロックＣＫ１１のデータレートよりもＦＩＦＯ部６Ａから出力される第２クロックＣＫ２２のデータレートが大きくなり、アンダーフローするといった問題がある。
　そこで、通信システム１Ａでは、ＦＩＦＯ部６Ａがダミーデータ追加部１４を有している。このダミーデータ追加部１４は、データレートに対してダミーのＦｉｌｌデータを追加する。ダミーデータ追加部１４の作用について、図４を参照しながら説明する。
　図４は、通信システム１Ａにおける第１クロックＣＫ１１及び第２クロックＣＫ２２のデータレートの変化の割合を示す図である。同図においては、実線が第１クロックＣＫ１１、破線が第２クロックＣＫ２２を示している。図４に示すように、第１クロックＣＫ１１の変調度は、第２クロックＣＫ２２の変調度よりも大きくなっている。そして、破線で囲った部分においてデータのオーバーフローが発生しないように、第１クロックＣＫ１１の平均のデータレートは、第２クロックＣＫ２２の平均のデータレートを十分に上回った値となっている。このとき、ダミーデータ追加部１４は、アンダーフローを防止するために、第１クロックＣＫ１１及び第２クロックＣＫ２２のデータレートの差に対して図中矢印で示すＦｉｌｌデータＦｄａｔａを追加し、そのデータレートの差を補っている。
　しかしながら、上記の通信システム１Ａでは、第１クロック生成部１２及び第２クロック生成部１３が独立して動作しているため、スペクトラム拡散によって変調される周波数の位相が同一になるとは限らず、位相が異なる場合がある。このとき、第１クロックＣＫ１１と第２クロックＣＫ２２とのデータレートの差をより大きくする必要がある。そのた
め、このような動作を実現するために、回路規模が増大するといった問題がある。
　これに対し、本実施形態の通信システム１は、クロック生成部４において同じ基準クロックＣＫｒｅｆから第１クロックＣＫ１及び第２クロックＣＫ２が生成されている。そのため、図５に示すように、第１クロックＣＫ１の変調度を大きくし、第２クロッＣＫ２の変調度を小さくすると共に、第１クロックＣＫ１及び第２クロックＣＫ２の平均のデータレートを一致させることができる。従って、データレートの差に対してＦｉｌｌデータＦｄａｔａを追加する必要がないため、上記のダミーデータ追加部１４は不要となり、最小限の回路構成とすることができる。
　また、第１クロックＣＫ１及び第２クロックＣＫ２の瞬間のデータレートが異なる場合であっても、図５に示すように、ＦＩＦＯ部６によってオーバーフローした部分のデータがアンダーフローした部分となるように調整されることにより、データレートのオーバーフロー及びアンダーフローを防止することができる。以上のように、本実施形態の通信システム１は、比較例の通信システム１Ａに比べて、簡易な構成によってアンダーフロー及びオーバーフローを防止できる。更に、第１クロックＣＫ１及び第２クロックＣＫ２の平均のデータレートが一致しているため、シリアル伝送信号作成部７は必要最低限の動作スピードで動作すればよく、回路規模の増大を抑制できると共に、消費電力の増加を防止することができる。
　以上、本実施形態に係る送信機３を含む通信システム１では、同じ基準クロックＣＫｒｅｆの周波数をスペクトラム拡散することにより、変調度の大きい第１クロックＣＫ１と変調度の小さい第２クロックＣＫ２とがクロック生成部４で生成され、ＦＩＦＯ部６に出力される。このとき、第１クロックＣＫ１は、データ生成部２に出力され、このデータ生成部２においてパラレルデータ信号Ｐｄａｔａを同期させた後、ＦＩＦＯ部６に出力される。そして、ＦＩＦＯ部６では、パラレルデータ信号Ｐｄａｔａを同期させた第１クロックＣＫ１に換えて、そのパラレルデータ信号Ｐｄａｔａを第２クロックＣＫ２に同期させて出力する。
　これにより、パラレルデータ信号Ｐｄａｔａを伝送する際には、変調度の大きい第１クロックＣＫ１に同期させ、このパラレルデータ信号ＰＲｄａｔａをシリアルデータ信号Ｓｄａｔａに変換して高速シリアル伝送する際には、変調度の小さい第２クロックＣＫ２に同期させることができる。従って、パラレルデータ信号Ｐｄａｔａが伝送される例えばデータ生成部２と送信機３との間の配線部分や、他の回路ブロックにおける大きなＥＭＩの低減を図ることができる。
　また、クロック生成部４がデータ生成部２よりもＦＩＦＯ部６に近い位置に配置されているので、クロック生成部４とＦＩＦＯ部６とを接続する伝送線が短くなり、変調度の小さい第２クロックＣＫ２がＦＩＦＯ部６に伝送される際のＥＭＩを低減することができる。このとき、データ生成部２がクロック生成部４から離れた位置に存在することになるが、第１クロックＣＫ１の変調度が大きいため、ＥＭＩの低減が図られている。
　また、位相調整回路１１により、第１クロックＣＫ１と第２クロックＣＫ２との周波数変調の位相が合うように調整するので、第１クロックＣＫ１と第２クロックＣＫ２との位相差が小さくなり、第１クロックＣＫ１及び第２クロックＣＫ２のデータレート（クロック周波数）の差を小さくすることができる。これにより、ＦＩＦＯ部６におけるデータレート調整処理の軽減を図ることができる。
　なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、システム用クロック生成部９において生成された第１クロックＣＫ１がデータ生成部２から同一周波数にて出力されているが、図６に示すように、システム用クロック生成部９とデータ生成部２との間に、第１クロックＣＫ１を逓倍（×Ｎ）する逓倍回路１５を設け、所望の周波数の第１クロックＣＫ１Ｘが得られる構成としてもよい。この逓倍回路１５に対応して、第１クロックＣＫ１Ｘを分周する分周回路１７がデータ生成部２に設けられてもよい。また、図７に示すように、システム用クロック生成部９とデータ生成部２との間に、第１クロックＣＫ１を分周（÷Ｎ）する分周回路１６を設け、この分周回路１６から出力される第１クロックＣＫ１Ｙに対応して、この第１クロックＣＫ１Ｙを逓倍する逓倍回路１８がデータ生成部２に設けられてもよい。要は、ＦＩＦＯ部６において第１クロックＣＫ１と第２クロックＣＫ２との平均のデータレートが一致していればよい。
　また、上記実施形態では、位相調整回路１１が第１制御信号Ｃｏｎｔｒｏｌ１をシステム用クロック生成部９に、第２制御信号Ｃｏｎｔｒｏｌ２をシリアル伝送用クロック生成部１０にそれぞれ出力して第１クロックＣＫ１及び第２クロックＣＫ２の周波数変調の位相が合うように調整しているが、位相の調整は上記の方法に限定されない。例えば、位相調整回路１１が第１クロックＣＫ１及び第２クロックＣＫ２を入力して位相差を検出し、この位相差に基づいて周波数変調の位相が合うように調整して、この位相調整後の第１クロックＣＫ１及び第２クロックＣＫ２を出力してもよい。
　また、上記実施形態では、図４及び図５において、第１クロックＣＫ１（第１クロックＣＫ１１）と第２クロックＣＫ２（第２クロックＣＫ２２）とのデータレートの変化の割合が三角波で示される変調方式としているが、例えば正弦波となる変調方式等であってもよい。
　また、上記実施形態では、データ生成部２及び送信機３をそれぞれＬＳＩによって構成しているが、その他の構成であってもよい。例えば、データ生成部２及び送信機３を含んだ１つのＬＳＩとし、データ生成部２及び送信機３がマクロであってもよい。また、データ生成部２、クロック制御回路（クロック生成部４及びＦＩＦＯ部６）及びシリアル伝送信号作成部７がそれぞれＬＳＩによって構成されてもよいし、データ生成部２、クロック生成部４、シリアル伝送信号作成部７及びその他の部分がそれぞれＬＳＩによって構成されてもよい。
　簡易な構成でＥＭＩの低減を図る用途に適用することができる。
　２　　データ生成部（外部回路）
　３　　送信機
　４　　クロック生成部
　６　　ＦＩＦＯ部
　７　　シリアル伝送信号作成部
　９　　システム用クロック生成部（第１クロック生成部）
　１０　シリアル伝送用クロック生成部（第２クロック生成部）
　１１　位相調整回路
　１５　逓倍回路
　１６　分周回路
　ＣＫｒｅｆ　基準クロック
　ＣＫ１　第１クロック
　ＣＫ２　第２クロック
　Ｃｏｎｔｒｏｌ　第１制御信号
　Ｃｏｎｔｒｏ２　第２制御信号
　Ｐｄａｔａ，ＰＲｄａｔａ　パラレルデータ信号
　Ｓｄａｔａ　シリアルデータ信号

Claims (6)

  1. 　基準クロックの周波数をスペクトラム拡散することによって変調度が大きい第１クロックと、この第１クロックよりも変調度が小さい第２クロックとを生成し、生成された前記第１クロックと前記第２クロックとを出力するクロック生成部と、
    　前記クロック生成部から外部回路に出力されて該外部回路から出力された前記第１クロックと、前記外部回路において前記第１クロックに同期して出力されたパラレルデータ信号と、前記クロック生成部から出力された前記第２クロックとを入力して、前記パラレルデータ信号を前記第２クロックに同期させて出力するＦＩＦＯ部と、
    を備えることを特徴とするクロック制御回路。
  2. 　前記クロック生成部は、前記外部回路よりも前記ＦＩＦＯ部に近い位置に配置されていることを特徴とする請求項１に記載のクロック制御回路。
  3. 　前記クロック生成部は、前記第１クロックを生成する第１クロック生成部と、前記第２クロックを生成する第２クロック生成部とを有し、
    　前記第１クロックと前記第２クロックとの位相を合わせるための第１制御信号及び第２制御信号を生成し、生成された前記第１制御信号を前記第１クロック生成部に、前記第２制御信号を前記第２クロック生成部に出力する位相調整回路を有することを特徴とする請求項１又は２記載のクロック制御回路。
  4. 　前記クロック生成部は、前記第１クロックを入力して、この第１クロックを逓倍して出力する逓倍回路を有することを特徴とする請求項１～３の何れか一項記載のクロック制御回路。
  5. 　前記クロック生成部は、前記第１クロックを入力して、この第１クロックを分周して出力する分周回路を有することを特徴とする請求項１～４の何れか一項記載のクロック制御回路。
  6. 　基準クロックの周波数をスペクトラム拡散することによって変調度が大きい第１クロックと、この第１クロックよりも変調度が小さい第２クロックとを生成し、生成された前記第１クロックと前記第２クロックとを出力するクロック生成部と、
    　前記クロック生成部から外部回路に出力されて該外部回路から出力された前記第１クロックと、前記外部回路において前記第１クロックに同期して出力されたパラレルデータ信号と、前記クロック生成部から出力された前記第２クロックとを入力して、前記パラレルデータ信号を前記第２クロックに同期させて出力するＦＩＦＯ部と、
    　前記ＦＩＦＯ部から前記第２クロックに同期して出力された前記パラレルデータ信号を入力して、このパラレルデータ信号をシリアルデータ信号に変換して出力するシリアル伝送信号作成部と、
    　を備えることを特徴とする送信機。
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