JP4156529B2 - 選択可能なクロッキング・アーキテクチャ - Google Patents
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Description
Claims (19)
- 第1のクロック信号を並列直列データ変換回路に提供する段階と、
第2のクロック信号を前記変換回路によって変換されるデータを格納するメモリに提供する段階と、
前記第1および第2のクロック信号のうちの1つを基準クロック信号に選択的に同期させる段階と、
前記第1および第2クロック信号のうちの他の1つを位相ロックループ回路に入力し、その入力に対応する前記位相ロックループ回路の出力信号を、前記基準クロック信号に同期された前記第1および第2のクロック信号のうちの前記1つに同期させる段階と
を備える方法。 - 前記選択的に同期させる段階が、
前記第1のクロック信号を前記基準クロック信号に同期させる第1のモードおよび前記第2のクロック信号を前記基準クロック信号に同期させる第2のモードに同期回路を選択的にセットする段階を備える、請求項1に記載の方法。 - 前記選択的に同期させる段階が、
前記基準クロック信号と前記第1のクロック信号の基となる信号とのうちの1つを位相ロックループ回路の入力端子に選択的に提供する段階を備える、請求項1に記載の方法。 - 前記基準クロック信号を前記位相ロックループ回路の入力端子に提供する段階に応答して、前記第1のクロック信号を前記基準クロック信号に同期させる、請求項3に記載の方法。
- 前記基準クロック信号を前記位相ロックループ回路の入力端子に提供する段階に応答して、前記第2のクロック信号を前記第1のクロック信号に同期させる段階を更に備える、請求項4に記載の方法。
- 前記第1のクロック信号の基となる信号を前記位相ロックループ回路の入力端子に提供する段階に応答して、前記第1のクロック信号を前記第2のクロック信号に同期させる、請求項3に記載の方法。
- 前記第1のクロック信号の基となる信号を前記位相ロックループ回路の入力端子に提供する段階に応答して、前記第2のクロック信号を前記第1のクロック信号に同期させる、請求項3に記載の方法。
- 第1のクロック信号を受信する並列直列データ変換回路と、
前記変換回路によって変換されるデータを格納し、第2のクロック信号を受信するメモリと、
前記第1および第2クロック信号のうちの1つを基準クロック信号に選択的に同期させるクロック回路と、
を備え、
前記クロック回路は、前記第1および第2のクロック信号のうちの他の1つが入力される位相ロックループ回路を備え、その入力に対応する前記位相ロックループ回路の出力信号を、前記基準クロック信号に同期された前記第1および第2のクロック信号のうちの前記1つに同期させる装置。 - 前記クロック回路が、前記第1のクロック信号を前記基準クロック信号に同期させる第1のモードと、前記第2のクロック信号を前記基準クロック信号に同期させる第2のモードとを有する、請求項8に記載の装置。
- 前記クロック回路が、
前記第1および第2のクロック信号のうちの1つを提供する位相ロックループ回路と、
基準クロック信号と前記第1のクロック信号の基となる信号とのうちの1つを前記位相ロックループ回路の入力端子に選択的に提供するセレクタ回路と
を備える、請求項8に記載の装置。 - 前記位相ロックループ回路が前記第1のクロック信号を提供し、前記基準クロック信号を前記位相ロックループ回路の入力端子に提供するセレクタ回路に応答して前記第1のクロック信号を前記基準クロック信号に同期させる、請求項10に記載の装置。
- 前記位相ロックループ回路が前記第2のクロック信号を提供し、前記第1のクロック信号の基となる信号を前記位相ロックループ回路の入力端子に提供するセレクタ回路に応答して前記第2のクロック信号を前記第1のクロック信号に同期させる、請求項10に記載の装置。
- 前記変換回路が、前記第1のクロック信号と同期してデータを表す信号を提供する、請求項8に記載の装置。
- データを提供するデータソースと、
バスと、
第1のクロック信号を受信し、前記第1のクロック信号と同期して直列フォーマットのデータを表す信号を生成する並列直列データ変換回路と、
前記データソースに接続されて、並列フォーマットのデータを受信し、第2のクロック信号と同期して前記変換回路によって変換されるデータを伝達するメモリと、
前記第1および第2のクロック信号のうちの1つを基準クロック信号に選択的に同期させるクロック回路と、
を備え、
前記クロック回路は、前記第1および第2のクロック信号のうちの他の1つが入力される位相ロックループ回路を備え、その入力に対応する前記位相ロックループ回路の出力信号を、前記基準クロック信号に同期された前記第1および第2のクロック信号のうちの前記1つに同期させるシステム。 - 前記クロック回路が、前記第1のクロック信号を前記基準クロック信号に同期させる第1のモードと、前記第2のクロック信号を前記基準クロック信号に同期させる第2のモードとを有する、請求項14に記載のシステム。
- 前記クロック回路が、
前記第1および第2のクロック信号のうちの1つを提供する位相ロックループ回路と、
基準クロック信号と前記第1のクロック信号の基となる信号とのうちの1つを前記位相ロックループ回路の入力端子に選択的に提供するセレクタ回路とを備える、請求項14に記載のシステム。 - 前記位相ロックループ回路が、前記第1のクロック信号を提供し、前記基準クロック信号を前記位相ロックループ回路の入力端子に提供するセレクタ回路に応答して前記第1のクロック信号を前記基準クロック信号に同期させる、請求項16に記載のシステム。
- 前記位相ロックループ回路が、前記第2のクロック信号を提供し、前記第1のクロック信号の基となる信号を前記位相ロックループ回路の入力端子に提供するセレクタ回路に応答して前記第2のクロック信号を前記第1のクロック信号に同期させる、請求項16に記載のシステム。
- 前記第2のクロック信号と同期して、前記メモリに格納されている前記データを前記変換回路に送信する段階をさらに含む、請求項1に記載の方法。
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