JP2007189446A - クロック再生装置 - Google Patents

Abstract

【課題】本発明はクロック再生装置に関し、バーストモードに対応でき、また２０Ｇｂｐｓ以上の高速通信の場合にも安定に発振することができるクロック再生装置を提供することを目的としている。
【解決手段】ゲート付きオッシレータ２５と、該ゲート付きオッシレータ２５の出力と基準クロックの位相とを比較し、その比較結果により前記ゲート付きオッシレータ２５に遅延時間を設定するための位相制御信号を与える周波数コントロール回路２６から構成されるクロック再生回路１０と、によりなり、前記ゲート付きオッシレータ２５は内部に２系統の発振回路を有しており、該ゲート付きオッシレータ２５のリセット入力端子に入力データを入力し、該入力データが“Ｈ”の時と“Ｌ”の時とで異なるルートの発信回路を動作させるように構成される。
【選択図】図１

Description

本発明はクロック再生装置に関する。近年、データ伝送の分野では、高速大容量のデータを転送する必要が生じている。例えば、データ伝送装置間を光ファイバで結んで高速大容量のデータを伝送する方式が増えてきている。この種の方式では、光ファイバで送られてきたデータを光／電変換器により電気信号に変換した後、データを再生することが行われる。この種の分野においては、データがバースト的に送られてくる場合が多く、このようなデータを確実に再生するためのクロック再生装置が求められてきている。

図１１は従来のクロック再生回路の第１の例を示すブロック図である。この回路は、ＰＬＬ回路を用いたものであって、アナログ発振器（ＶＣＯ）１と位相検出器２により入力データと同期したクロックを発生させ、これを再生クロックとするものである。また、このクロックでＤタイプフリップフロップ（ＦＦ）（以下ＤＦＦと略す）３を動作させ、データを再生する。

この回路において、入力データ（ＤＡＴＡ Ｉｎ）は位相検出器２の一方の入力端子に入り、またＤＦＦ３のデータ入力端子に入っている。位相検出器２の出力はアンプ４で増幅された後、Ｖ_TUNE信号としてＶＣＯ１に入力されている。ＶＣＯ１の出力は、アンプ５で増幅された後、前記ＤＦＦ３のクロック入力端子と、位相検出器２の他方の入力端子に入っている。そして、アンプ５の出力が再生クロックとなり、この再生クロックでラッチされた入力データが出力データ（再生データ）となる。図で、ＤＡＴＡ ｏｕｔ^*はＤＡＴＡ ｏｕｔの反転出力である。

図１２は従来のクロック再生回路の第２の例を示すブロック図である。この回路は、２個のリセット付き発振器１１，１２を持ち、一方の発振器１１は入力データが“Ｈ”の時、動作し、もう一方の発振器１２は入力データが“Ｌ”の時、動作する。この２つの発振器１１，１２の出力を加算し、入力データと同期したクロックを再生するものである。また、この再生クロックにより図１１の場合と同様ＤＦＦ１３を動作させて再生データを出力する。

この回路において、発振器１１（第１の発振器），１２（第２の発振器）としては、ゲート付きオッシレータが用いられている。このゲート付きオッシレータは、リングオッシレータとも呼ばれる。入力データ（ＤＡＴＡ Ｉｎ）は、第１の発振器１１のリセット入力端子に入り、またＤＦＦ１３のデータ入力端子に入っている。入力データは、インバータ１４により反転された後、第２の発振器１２のリセット入力端子に入っている。

第１の発振器１１の出力と第２の発振器１２の出力はオアゲート１５に入ると共に、それぞれ周波数コントロール回路１６に入っている。該周波数コントロール回路１６の入力端子には基準クロックも入っている。そして、該周波数コントロール回路１６の出力は、それぞれ第１及び第２の発振器１１，１２に遅延時間を設定するための位相制御信号として与えられている。このように構成された回路によれば、入力データが“Ｈ”の時には第１の発振器１１が動作し、入力データが“Ｌ”の時には第２の発振器１２が動作し、これら出力は、オアゲート１５に入るので、これら出力が加算されたものとして出力される。このオアゲート１５の出力が再生クロック（ＣＬＯＣＫ ｏｕｔ）となり、ＤＦＦ１３のデータ入力端子に入力されているデータをラッチし、再生データ（ＤＡＴＡ ｏｕｔ）として出力される。

図１３は前記したゲート付きオッシレータの構成を示す回路図で、周知の回路である。アンドゲート２１の一方の入力端子にはリセット信号が入っている。他方の入力端子には出力が入っている。アンドゲート２１の出力はバッファ２２を介してインバータ２３に入っている。インバータ２３は複数個直列に接続されており、最終段のインバータ２３の出力が出力（Ｏｕｔｐｕｔ）として出力されると共に、前述したようにアンドゲート２１の他方の入力端子に帰還されている。この回路は、全体として正帰還回路を構成しており、例えば電源のオンやノイズ等を引き金として発振するようになっている。各ゲート２２，２３には周波数制御信号が入力されている。この周波数制御信号は、発振回路の遅延時間を設定するための位相制御信号であり、リセット入力が“Ｌ”の場合には、アンドゲート２１の出力は“Ｌ”となるので、回路は動作しない。アンドゲート２１の出力が“Ｈ”の時に発振回路として機能する。

この種のクロック再生装置としては、例えばリング発振を制御し、受信データ信号からクロック信号を再生し出力するクロック再生装置において、前記受信データ信号のエッジ毎に前記受信データ信号の遅延信号のエッジ部分を前記クロック信号の位相判定信号に基づき反転制御して前記リング発振のループへ注入し、前記クロック信号を同期させるようにした技術が知られている（例えば特許文献１参照）。また、再生クロックを出力するクロック再生手段と、該クロック再生手段の出力した再生クロックをカウントするカウント手段と、送信側から受信したクロック情報のうちから有効なクロック情報のみを選択し、選択した受信クロック情報と前記カウント手段のカウント値に基づき、前記クロック再生手段を備えた技術が知られている（例えば特許文献２参照）。
特開２００４−１０４５２２号公報（段落００２４〜００３４、図１、図３） 特開２００４−１７９８０７号公報（段落０００８〜００１４、図１）

図１１に示したＰＬＬ回路を用いた方式の場合、バーストモード（パケットデータが間欠的に送られてくるもの）や、“０”と“１”が長く続く０／１連の信号には利用できないという問題がある。

一方、図１２に示す２つの発振器の出力を加算する方式の場合、バーストモードに対応できるが、１０Ｇｂｐｓ以上の高速通信の場合“０”と“１”が入った時、うまく発振せず、回路の安定動作が難しいという問題がある。

本発明はこのような課題に鑑みてなされたものであって、バーストモードに対応でき、また２０Ｇｂｐｓ以上の高速通信の場合にも安定に発振することができるクロック再生装置を提供することを目的としている。

（１）請求項１記載の発明は、ゲート付きオッシレータと、該ゲート付きオッシレータの出力と基準クロックの位相とを比較し、その比較結果により前記ゲート付きオッシレータに遅延時間を設定するための位相制御信号を与える周波数コントロール回路から構成されるクロック再生回路と、によりなり、前記ゲート付きオッシレータは内部に２系統の発振回路を有しており、該ゲート付きオッシレータのリセット入力端子に入力データを入力し、該入力データが“Ｈ”の時と“Ｌ”の時とで異なるルートの発振回路を動作させるように構成されることを特徴としている。
（２）請求項２記載の発明は、前記ゲート付きオッシレータ内の一方の発信回路が動作している時、他方の休止側の発信回路はリセットされる構成とすることを特徴とする。

（１）請求項１記載の発明によれば、ゲート付きオッシレータとして２系統の発振回路を有するものを用い、このゲート付きオッシレータに入力されるリセット信号が“Ｈ”の時と“Ｌ”の時とで、異なるルートの発振器を動作させるようにしているので、回路の安定性が高くなる。また、２系統に切り替わる時にリセットがかかるようになっているので、発信回路の初期化を行なうことができ、バーストモードに対応でき、また２０Ｇｂｐｓ以上の高速通信の場合にも安定に発振することができる。
（２）請求項２記載の発明によれば、休止側の発振回路に確実にリセットをかけることができる。

以下、図面を参照して本発明の実施の形態例を詳細に説明する。図１は本発明の一実施の形態例を示すブロック図である。図において、１０はゲート付きオッシレータ２５と、該ゲート付きオッシレータ２５の出力と基準クロックとを比較し、その比較結果により前記ゲート付きオッシレータ２５に遅延時間を設定するための位相制御信号を与える周波数コントロール回路２６からなるクロック再生回路である。２７は入力データを１／Ｎ分周する１／Ｎ分周器、２８はクロック再生回路１０の出力をＭ逓倍するＭ逓倍器であり、その出力はＤタイプフリップフロップ（以下ＤＦＦと略す）２９のクロック入力端子に入っている。一方、ＤＦＦ２９のデータ入力端子には入力データが信号線８を介してそのまま入っている。なお、１／Ｎ分周器２７は必ずしも必要な回路ではない。

クロック再生回路１０において、２５は前述したゲート付きオッシレータ、２６は周波数コントロール回路である。ゲート付きオッシレータ２５の出力は周波数コントロール回路２６の一方の入力端子に入り、該周波数コントロール回路２６の他方の入力端子には基準クロックが入っている。そして、該周波数コントロール回路２６の出力は、前記ゲート付きオッシレータ２５に遅延時間を設定するための位相制御信号として入っている。

図２はセレクタタイプのゲート付きオッシレータの第１の構成例を示す図である。図において、４０はゲート付きオッシレータを構成するユニットであり、アンドゲート４１，４２とこれらアンドゲート４１，４２の出力を受けるオアゲート４３から構成されている。そして、ユニット４０の最終段の出力は、初段のユニット４０にフィードバックされ、アンドゲート４１，４２の一方の入力端子に入っている。各ユニット４０のオアゲート４３には、位相制御信号（周波数制御信号）が入力され、遅延時間が設定されるようになっている。この遅延時間は、周波数コントロールのためのものである。

アンドゲート４１へのリセット信号はそのまま入り、アンドゲート４２へのリセット信号は反転されて入る。従って、アンドゲート４１と４２はリセット信号の“Ｈ”レベルと“Ｌ”レベルに対して交互にアクティブになる。例えば、リセット信号が“Ｈ”レベルの時にはアンドゲート４１がアクティブになり、リセット信号が“Ｌ”レベルの時にはアンドゲート４２がアクティブになる。これらアンドゲート４１，４２の出力は共にオアゲート４３に入っているので、このユニット４０からは、２系統の発振回路の出力が加算されたものが入ることになる。従って、最終段のユニット４０の出力（Ｏｕｔｐｕｔ）は、２系統の発振回路の加算値が出力されることになる。

図３は図１に示す回路の各部の動作波形を示す図である。（ａ）は入力データを、（ｂ）は１／Ｎ分周器２７の出力を（ここではＮ＝２として１／２分周の場合を示している）、（ｃ）はクロック再生回路１０の出力である再生クロックをそれぞれ示す。このように構成された回路の動作を説明すれば、以下の通りである。

（ａ）に示す入力データ（ＤＡＴＡ Ｉｎ）は１／２分周器２７で１／２分周され、（ｂ）に示すような波形となる。ここで、この１／２分周器２７の出力が“Ｈ”の場合、ユニット４０のアンドゲート４１がアクティブになり、図４の（ａ）のＡに示すルートで回路が接続され、最終段のユニット４０のオアゲート４３からは再生クロックが出力されることになる。一方、１／２分周器２７の出力が“Ｌ”の場合、ユニット４０のアンドゲート４２がアクティブになり、図４の（ｂ）のＢに示すルートで回路が接続され、最終段のユニット４０のオアゲート４３からは再生クロックが出力されることになる。即ち、図４の（ａ）に示す発振回路の出力と、（ｂ）に示す発振回路の出力とがオアゲート４３で加算されたものが再生クロックとして出力されることになる。

再生クロックは、Ｍ逓倍器２８でＭ逓倍された後、ＤＦＦ２９にクロックとして入る。ＤＦＦ２９のデータ入力端子には入力データが入力されており、クロックの立上がりにより入力データをラッチする。この時、入力データとクロックとのタイミング調整は、信号線８のディレイを調整することにより行なう。そして、ＤＦＦ２９からは再生データ（ＤＡＴＡ ｏｕｔ）が出力される。また、実際の再生クロックはＭ逓倍器２８の出力端子から出力されることになる。

図５はセレクタタイプのゲート付きオッシレータの第２の構成例を示す図である。この回路は、図４のユニット４０に相当する回路４０Ａが入力段に設けられており、それぞれアンドゲート４１，４２とオアゲート４３より構成されている。そして、この回路４０Ａの出力がインバータ５１の直列接続回路に入力される。位相制御信号は、オアゲート４３及びインバータ５１、バッファ５２に与えられており、最終段のインバータ５１の出力から回路４０Ａのアンドゲート４１，４２にフィードバック信号が入力されている。ここで、インバータ５１の数は安定な発振を行なうために奇数個設けられている。

このように構成された回路において、リセット信号が“Ｈ”の場合、アンドゲート４１がアクティブになるので、図６の（ａ）に示すＡのルートで発振回路が形成される。一方、リセット信号が“Ｌ”の場合、アンドゲート４２がアクティブになるので、図６の（ｂ）に示すＢのルートで発振回路が形成される。そして、それぞれのルートの発振出力がオアゲート４３で加算されたものが再生クロックとなる。

図７はセレクタタイプのゲート付きオッシレータの第３の構成例を示す図である。図に示すように、図４のユニット４０に相当する回路４０Ａが入力段に設けられており、それぞれアンドゲート４１，４２とオアゲート４３より構成されている。そして、オアゲート４３の出力は、インバータ５３の直列回路と、インバータ５５の直列回路に接続されている。なお、インバータよりなる直列発振回路には、必要に応じてバッファ５４，５６が接続されている。そして、オアゲート４３の出力が再生クロック出力となる。位相制御信号は、オアゲート４３及びインバータ５３，５５に入力されている。

このように構成された回路において、リセット信号が“Ｈ”の場合、アンドゲート４１がアクティブになるので、図８の（ａ）に示すＡのルートで発振回路が形成される。一方、リセット信号が“Ｌ”の場合、アンドゲート４２がアクティブになるので、図８の（ｂ）に示すＢのルートで発振回路が形成される。そして、それぞれのルートの発振出力がオアゲート４３で加算されたものが再生クロックとなる。

図９はセレクタタイプのゲート付きオッシレータの第４の構成例を示す図である。図に示すように、図４のユニット４０に相当する回路４０Ａが入力段に設けられており、それぞれアンドゲート４１，４２とオアゲート４３より構成されている。そして、オアゲート４３の出力は、インバータ６１，６３に入る。７０はインバータ６１の出力をその一方の入力端子に受けるアンドゲート、７１はインバータ６３の出力をその一方の入力端子に受けるアンドゲートである。これらアンドゲート７０，７１の他方の入力端子にはリセット信号が入力されている。位相制御信号は、オアゲート４３，インバータ６１，６３，バッファ６４に入っている。

このように構成された回路において、リセット信号が“Ｈ”の場合、図１０の（ａ）のＡのルートで発振回路が形成され、発振する。一方、休止側のアンドゲート７１をリセットすることで、休止側の発振回路に確実にリセットをかけることができる。リセット信号が“Ｌ”の場合、図１０の（ｂ）のＢのルートで発振回路が形成され発振する。この時休止側のアンドゲート７０をリセットすることで、休止側の発振回路に確実にリセットをかけることができる。

以上、説明したように、本発明によれば、バーストモードに対応でき、また２０Ｇｂｐｓ以上の高速通信の場合にも安定に発振することができるクロック再生装置を提供することができる。

本発明の一実施の形態例を示すブロック図である。 セレクタタイプのゲート付きオッシレータの第１の構成例を示す図である。 図１に示す回路の各部の動作波形を示す図である。 セレクタタイプのゲート付きオッシレータの動作を示す図である。 セレクタタイプのゲート付きオッシレータの第２の構成例を示す図である。 セレクタタイプの第２のゲート付きオッシレータの動作を示す図である。 セレクタタイプのゲート付きオッシレータの第３の構成例を示す図である。 セレクタタイプの第３のゲート付きオッシレータの動作を示す図である。 セレクタタイプのゲート付きオッシレータの第４の構成例を示す図である。 セレクタタイプの第４のゲート付きオッシレータの動作を示す図である。 従来のクロック再生回路の第１の例を示すブロック図である。 従来のクロック再生回路の第２の例を示すブロック図である。 図１２で用いるゲート付きオッシレータの構成を示す図である。

符号の説明

８ 信号線
１０ クロック再生回路
２５ ゲート付きオッシレータ
２６ 周波数コントロール回路
２７ １／Ｎ分周器
２８ Ｍ逓倍器
２９ Ｄタイプフリップフロップ

Claims (2)

1. ゲート付きオッシレータと、該ゲート付きオッシレータの出力と基準クロックの位相とを比較し、その比較結果により前記ゲート付きオッシレータに遅延時間を設定するための位相制御信号を与える周波数コントロール回路から構成されるクロック再生回路と、
   によりなり、
   前記ゲート付きオッシレータは内部に２系統の発振回路を有しており、該ゲート付きオッシレータのリセット入力端子に入力データを入力し、該入力データが“Ｈ”の時と“Ｌ”の時とで異なるルートの発振回路を動作させるように構成されたクロック再生装置。
2. 前記ゲート付きオッシレータ内の一方の発信回路が動作している時、他方の休止側の発信回路はリセットされる構成とすることを特徴とする請求項１記載のクロック再生装置。

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