JP4112494B2 - 表示制御装置 - Google Patents
表示制御装置 Download PDFInfo
- Publication number
- JP4112494B2 JP4112494B2 JP2003539016A JP2003539016A JP4112494B2 JP 4112494 B2 JP4112494 B2 JP 4112494B2 JP 2003539016 A JP2003539016 A JP 2003539016A JP 2003539016 A JP2003539016 A JP 2003539016A JP 4112494 B2 JP4112494 B2 JP 4112494B2
- Authority
- JP
- Japan
- Prior art keywords
- crt
- lcd
- signal
- control system
- video data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/18—Timing circuits for raster scan displays
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
- G06F3/1431—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display using a single graphics controller
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation
Description
技術分野
本発明は、ＣＲＴディスプレイ及び液晶ディスプレイ（ＬＣＤ）に映像データを転送する表示制御装置に関する。
背景技術
従来、パーソナルコンピュータ（ＰＣ）やオフィスコンピュータ等の汎用コンピュータの分野では、ＬＣＤインタフェースを内蔵した表示制御装置（ＬＣＤコントローラ）によりＬＣＤに画像を表示するノートパソコンやＬＣＤディスプレイをディジタル接続したパーソナルコンピュータ／オフィスコンピュータがある。
最近の傾向として、ＬＣＤを使用したノート型ＰＣや、標準装備にＬＣＤを採用したデスクトップ型ＰＣが主流な商品として市場に供給されるケースが増えている。また、ＰＣの価格低下によって、ＰＣが家庭で使用される割合が年々増大している。
家庭で使用されるＰＣに適用されるＶＣＣＩ（Ｖｏｌｕｎｔａｒｙ Ｃｏｎｔｒｏｌ Ｃｏｕｎｃｉｌ ｆｏｒ Ｉｎｔｅｒｆｅｒｅｎｃｅ ｂｙ Ｉｎｆｏｒｍａｔｉｏｎ Ｔｅｃｎｏｌｏｇｙ Ｅｑｕｉｐｍｅｎｔ：情報処理装置等電波障害自主規制協議会）の規格は、“ＣＬＡＳＳ−Ｂ”という厳しいものとなっており、ＰＣからの電磁放射によるＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁妨害）ノイズへの対策が必須項目となっている。
図７及び図８は、ＰＣに搭載されるＬＣＤコントローラの例を示す図である。表示装置としてＬＣＤを使用する（ＬＣＤ用のディスプレイ・インターフェイス・コネクタを実装する）ＰＣは、一般的に、ＣＲＴディスプレイ用のディスプレイ・インタフェース・コネクタをさらに実装しており、ＬＣＤとＣＲＴとの双方が接続されている場合には、これらに対して映像を同時に表示可能となっている。
このため、ＬＣＤコントローラは、ＬＣＤの表示制御に係る系統（ＬＣＤ制御系）としてのデータ変換部５１及びＦＩＦＯバッファ５２と、ＣＲＴの表示制御に係る系統（ＣＲＴ制御系）としてのＦＩＦＯバッファ５３及びＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）５４とを備えている。ＬＣＤ制御系及びＣＲＴ制御系は、ＬＣＤやＣＲＴに表示される映像のデータを記憶する外部のビデオメモリ（ＶＲＡＭ）に接続されている。さらに、ＬＣＤコントローラは、タイミング・ジェネレータ５５を備えている。
タイミング・ジェネレータ５５は、外部のクロック発生源（クロック・ジェネレータ）から基本クロックＣＬＫを受け取り、基本クロックＣＬＫから読み出しタイミング信号を生成する。この読み出しタイミング信号に従って、ＶＲＡＭから映像データが読み出され、ＬＣＤ制御系及びＣＲＴ制御系の夫々に入力される。ＬＣＤ制御系は、データ変換部５１でＶＲＡＭからの映像データをＬＣＤへ転送すべきフォーマットに変換し、ＬＣＤインターフェイスを介してＬＣＤに転送する。ＣＲＴ制御系は、ＶＲＡＭからの映像データをＤＡＣ５４でディジタル−アナログ変換し、ＣＲＴインターフェイスを介してＣＲＴに転送する。これらの動作は、クロック・ジェネレータ５５により基本クロックＣＬＫから生成される転送タイミング信号に従って行われる。
このような構成によって、ＬＣＤコントローラは、ＬＣＤだけではなくＣＲＴへ同じ表示画面を転送し表示させる機能を持つ。また、ＬＣＤコントローラは、ＬＣＤとＣＲＴとに同じ表示画面を同時に表示する機能を持つ。これらの機能は、製品としてのＬＣＤコントローラが持つ必須の機能となっている。
ところで、最近のＰＣの設計では、マーザーボードのクロック発生源にスペクトラム拡散機能付きクロックバッファを使用し、マザーボードに搭載されるＣＰＵ及びこの周辺回路（主記憶等。ＬＣＤコントローラを除く）にスペクトラム拡散されたクロック（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋｉｎｇ：ＳＳＣ）信号を供給することによって、マザーボード単体からのＥＭＩノイズを削減する手法が主流となっている。ＳＳＣ信号は、もとのクロック信号の周波数帯域をその数十倍といった広い周波数帯域に拡散したクロック信号であり、帯域は広がるがそのエネルギーのピークが低下するため、もとのクロック信号に比べてＥＭＩノイズを発生させにくいという特徴を持つ。
現状では、ＬＣＤコントローラに対し、マザーボードのクロック発生源と異なる他のクロック発生源が用意され、ＬＣＤコントローラは、基本クロックＣＬＫとして、他のクロック発生源から供給される周期が一定で安定した一つのクロック信号（スペクトラム拡散されていない）を受け取っている。従って、ＬＣＤコントローラは、スペクトラム拡散されていない基本クロックＣＬＫを、映像データとともに、ＬＣＤに転送している。これは、以下の理由による。
（１）基本クロック信号がＳＳＣ信号であると、ＳＳＣ信号が持つジッタによって転送タイミングが揺らぐので、アナログ的に動作している（時分割転送及び表示処理を行う）ＣＲＴの表示画面が歪んだりチラついたりするという問題が発生する。
（２）ＬＣＤ及びＣＲＴに同じ映像を同時に表示する場合において、ＶＲＡＭから２回別々のクロック（読み出しタイミング）で映像データを読み出し、ＬＣＤ制御系及びＣＲＴ制御系に夫々供給することが考えられる。しかしながら、現状でのＶＲＡＭの読み出し速度は、ＬＣＤのフレーム周期とＣＲＴのフレーム周期とがぶつからないような読出制御に対応可能な程度に至っていない。このため、同時表示を行う場合には、ＬＣＤとＣＲＴのフレーム周波数を一致させ、基本クロックＣＬＫから生成される読出タイミングによる一回の読み出し動作でＶＲＡＭから読み出された映像データをＬＣＤ／ＣＲＴ制御系に供給している。
近年では、ＬＣＤの表示可能色，解像度，及びフレーム周波数が夫々上昇する傾向にある。これに伴ってＬＣＤコントローラからＬＣＤへ転送されるデータ量が増加するとともに、ＬＣＤへ転送される転送クロック信号の周波数が上昇している。これによって、ＰＣからＬＣＤへ映像データ信号（Ｒ／Ｇ／Ｂデータ信号），同期信号（水平／垂直同期信号）及び転送クロック信号（転送タイミング信号）を転送するためのケーブルが、ＥＭＩノイズを発生させる箇所の一つとなっている。特に、転送クロック信号がＥＭＩノイズを発生させる大きな要因となっている。
ケーブルは、ＰＣがノート型であればヒンジで連結されたＰＣ本体側の筐体とＬＣＤの筐体間に亘って配置され（図８参照）、ＰＣがデスクトップ型であれば筐体で被覆されない状態になる。このように、ケーブルは電磁放射を抑え難い位置にあるので、ＰＣの設計者は、ケーブルからのＥＭＩノイズ放射が抑えることが大きな課題であった。
本発明の目的は、ＣＲＴに表示される映像の品質を落とすことなくＬＣＤへ転送されるクロック信号によるＥＭＩ放射を抑えることができる表示制御装置を提供することである。
発明の開示
本発明は、表示制御装置（グラフィックス・コントローラ）であり、周期が一定で安定した第１のクロック信号から生成されるＣＲＴ転送クロック信号に従って、このＣＲＴ転送クロック信号，映像データ信号及び同期信号をＣＲＴディスプレイに転送するＣＲＴ制御系と、
前記第１のクロック信号がスペクトラム拡散された第２のクロック信号から生成されるＬＣＤ転送クロック信号に従って、このＬＣＤ転送クロック信号，映像データ信号及び同期信号を液晶ディスプレイに転送するＬＣＤ制御系と、を含む。
本発明によると、周期が一定で安定した第１のクロックから生成された転送クロックがＣＲＴに転送され、ＣＲＴはこれに基づいて映像を表示するので、ＣＲＴの画質を維持することができる。一方で、第１のクロックがスペクトラム拡散された第２のクロックから生成された転送クロックがＬＣＤに転送される。この転送クロックはスペクトラム拡散によって電磁放射強度が抑えられているので、転送クロックがＬＣＤに転送される際にＥＭＩノイズが発生するのを抑えることができる。
本発明の表示制御装置は、前記ＣＲＴ制御系及び前記ＬＣＤ制御系は、前記第２のクロックから生成される読出タイミングに従って、ビデオメモリに記憶された転送対象の映像データを夫々受け取る、ようにするのが好ましい。
本発明の表示制御装置は、さらに、前記ＣＲＴ制御系及び前記ＬＣＤ制御系は、同じ映像がＣＲＴディスプレイ及び液晶ディスプレイにほぼ同時に表示されるタイミングで映像データを転送する、ようにするのが好ましい。
本発明の表示制御装置は、さらに、前記読出タイミングが液晶ディスプレイの表示周期に同期して発生し、
前記ＬＣＤ制御系は、前記読出タイミングが発生する毎に、ビデオメモリに記憶された転送対象の映像データを受け取り、
前記ＣＲＴ制御系は、ＣＲＴディスプレイの表示周期にさらに同期する読出タイミングが発生した場合にのみ、ビデオメモリに記憶された転送対象の映像データを受け取る、ようにするのが好ましい。
本発明の表示制御装置は、単位時間あたりの映像データの転送量を監視するとともに、映像データの転送量に応じて前記第２クロックのスペクトラム拡散の幅を制御するための信号を出力する監視手段をさらに含む、ようにしても良い。
本発明の表示制御装置は、転送対象の映像データを記憶するビデオメモリとワンチップ化されている、構成としても良い。
本発明の表示制御装置は、ディジタル・ビジュアル・インターフェイスをさらに含み、ＣＲＴディスプレイに映像を表示する場合に、前記ＣＲＴ制御系からの映像データを前記ディジタル・ビジュアル・インターフェイスを通じてＣＲＴディスプレイに転送し、液晶ディスプレイに映像を表示する場合に、前記ＬＣＤ制御系からの映像データ，水平／垂直同期信号及び第２のクロックを前記ディジタル・ビジュアル・インターフェイスを通じてＬＣＤディスプレイに転送する、構成としても良い。
本発明の表示制御装置は、ＣＰＵ及びメインメモリと拡張バスとを相互に接続しこれらの間のデータの橋渡しを行うチップとワンチップ化されている、構成としても良い。
発明を実施するための最良の形態
以下、本発明を実施するための最良の形態を説明する。以下の実施形態は例示であり、本発明は実施形態の構成に限定されるものではない。
〔第１実施形態〕
図１は、本発明の実施形態による表示制御装置が搭載されるパーソナルコンピュータ（ＰＣ）１のアーキテクチャの概要を示す図である。図１は、例として、ＰＣ−ＡＴ互換機（ＡＴ互換機）のアーキテクチャを示しており、表示制御装置としてのＬＣＤコントローラ２が示されている。ＬＣＤコントローラには、例えば、ＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）を挙げることができる。
ＬＣＤコントローラ２は、ＣＰＵ３及びメモリ（主記憶）４を制御するブリッジ回路であるノース・ブリッジ５とＡＧＰ（Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ）バスを介して接続されている。また、ＬＣＤコントローラ２は、表示用のデータを記憶するビデオメモリ（ＶＲＡＭ）６と接続されるとともに、ＶＲＡＭ６に記憶された表示データを表示するＬＣＤ７及びＣＲＴ８とケーブルＣ１，Ｃ２を介して接続可能になっている。
ノース・ブリッジ５は、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｆａｃｅ）バスを介してサウス・ブリッジ９と接続されており、サウス・ブリッジ９は、ＰＣＩバスやＩＳＡ（Ｉｎｄｕｓｔｒｉａｌ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バスを介して接続されるハードディスクやキーボード／マウスなどの入出力装置（Ｉ／Ｏ）を制御する。
ＰＣ１は、グラフィックス・コントローラとしてのＬＣＤコントローラ２，ＣＰＵ３，ノース・ブリッジ５及びサウス・ブリッジ９に動作用のクロックを夫々供給するクロック・ジェネレータ１０を備えている。クロック・ジェネレータ１０は、クロックＦ（ＣＬＫ１）及びクロックＦＳ（ＣＬＫ２）をＬＣＤコントローラ２に供給する。また、クロック・ジェネレータ１０は、クロックＦＣＰＵをＣＰＵ３に供給し、クロックＦＮＯＲＴＨをノース・ブリッジ５に供給し、クロックＦＳＯＵＴＨをサウス・ブリッジ９に供給する。
図２は、図１に示したクロック・ジェネレータ１０の実施形態を示すブロック図であり、ＬＣＤコントローラ２に供給される基本クロックＣＬＫ１（周波数出力Ｆ）及び変調クロックＣＬＫ２（周波数出力ＦＳ）を出力するための構成（クロック・ジェネレータ１０内のスプレッド・スペクトラムＩＣ１０Ａ）を示している。
図２において、スプレッド・スペクトラムＩＣ１０Ａは、各クロックＣＬＫ１及びＣＬＫ２を得るためのＰＬＬ周波数シンセサイザ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ｆｒｅｑｕｅｎｃｙ ｓｙｎｔｈｅｓｉｚｅｒ）を持つ。
基本クロックＣＬＫ１を得るためのＰＬＬ周波数シンセサイザは、クロック発生源（水晶発振器）１１からの出力（基準クロックｆ）を１／Ｎ（Ｎは整数）に分周した基準周波数ｆｎを作る分周器（プログラマブル・カウンタ）１２と、入力を１／Ｍ（Ｍは整数）に分周する分周器（プログラマブル・カウンタ）１３Ａと、位相比較器（位相検波器）１４Ａと、位相比較器１４Ａの出力から直流電圧を取り出すループフィルタ１５Ａと、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発信器）１６Ａとを持つ。
ＶＣＯ１６Ａの出力（発振周波数）Ｆは、分周器１３Ａに入力され１／Ｍに分周される。分周器１３Ａの出力ｆｍは、位相比較器１４Ａに入力される。位相比較器１４Ａは、分周器１２からの基準周波数ｆｎと分周器１３Ａからの出力ｆｍとを比較し、ＶＣＯ１６Ａを制御する直流電圧をループフィルタ１４Ａを介してＶＣＯ１６Ａの制御端子に印加する。これによって、分周器１２の出力ｆｎに位相を合わせた出力ＦがＶＣＯ１６Ａから出力される。出力Ｆは、Ｆ＝ｆ＊（掛ける）Ｍ／Ｎの周波数を持つ。このようにして、基準周波数ｆｎの任意の整数倍の周波数を得ることができ、さらにＮの値を変化させることで出力Ｆの自由度が高められている。このような出力Ｆが、基本クロック信号ＣＬＫ１としてＬＣＤコントローラ２に供給される。
一方、出力ＦＳを得るためのＰＬＬ周波数シンセサイザは、同様に、分周器１３Ｂ，位相比較器１４Ｂ，ループ・フィルタ１５Ｂ，及びＶＣＯ１６Ｂを備える。また、スプレッド・スペクトラムＩＣは、ジッタ生成部１７と、乗算器１８とを備える。ジッタ生成部１７は、基準クロックｆを１／Ｓに分周したジッタ（符号と呼ばれる）を生成する。乗算器１８は、ジッタ生成部１７から出力されるｆ／Ｓジッタを分周器１３Ｂからの出力ｆｍに乗算する。これによって、出力ｆｍを乗算したジッタの周波数幅だけ広げた信号ができ、この信号が位相比較器１４Ｂに入力される。これによって、ＶＣＯ１６Ｂからは、基準周波数ｆｎに位相を合わせたＦＳ＝ｆ＊（掛ける）Ｍ／Ｎ（但し、ジッタｆ／Ｓ付加）が出力される。即ち、出力Ｆがｆ／Ｓのジッタでスペクトラム拡散変調された出力ＦＳがＶＣＯ１６Ｂから出力される。この出力ＦＳは、変調クロック信号ＣＬＫ２としてＬＣＤコントローラ２に供給される。
図３（Ａ）は、基本クロックＣＬＫ１及び変調クロックＣＬＫ２の説明図である。図３（Ａ）に示すように、変調クロックＣＬＫ２は、基本クロックＣＬＫ１の周期以下の周波数で変調されており、これによって、基本クロックＣＬＫ１を追い越したり、基本クロックＣＬＫ１に追い越されたりしない様になっている。出力Ｆの変調の度合い（拡散の割合：出力Ｆに対するＳの割合）は、例えば、０．５％〜４．０％が使用されるが、特に０．５〜１．０％が多く使用される。基本クロックＣＬＫ１が第１のクロック信号に相当し、変調クロックＣＬＫ２が第２のクロック信号に相当する。
図３（Ｂ）は、基本クロックＣＬＫ１及び変調クロックＣＬＫ２のスペクトラムを示す図である。変調クロックＣＬＫ２は、スペクトラム拡散によって、基本クロックＣＬＫ１よりも帯域幅が広がるが、その分だけエネルギー（電磁放射強度）のピークが減少する。従って、ＥＭＩノイズを発生させにくくなっている。
図４は、図１に示したＬＣＤコントローラ２の実施形態を示すブロック図である。図４において、ＬＣＤコントローラ２は、ワンチップで構成されており、ＣＲＴ制御系としてのＦＩＦＯバッファ２２及びＤＡＣ２３を備えるとともに、ＬＣＤ制御系としてのデータ変換部２４及びＦＩＦＯバッファ２５を備える。さらに、ＦＩＦＯバッファ２２及びデータ変換部２４は外部のビデオメモリ（ＶＲＡＭ）２６にバスを介して接続されている。さらに、ＬＣＤコントローラは、二つのタイミング・ジェネレータ２７及び２８を備えている。
タイミング・ジェネレータ２７は、クロック・ジェネレータ１０から基本クロックＣＬＫ１（出力Ｆ）を受け取る。一方、タイミング・ジェネレータ２８は、クロック・ジェネレータ１０から変調クロックＣＬＫ２を受け取る。このため、ＬＣＤコントローラ２は、各クロックＣＬＫ１及びＣＬＫ２，或いはこの２つ以上のクロックを入力するためのピン（入力端子）を持つ。
タイミング・ジェネレータ２７は、映像データをＣＲＴに転送・表示するための転送タイミング信号（ＣＲＴ転送クロック）を基本クロックＣＬＫ１から生成し、ＣＲＴ制御系に与える。
タイミング・ジェネレータ２８は、ＶＲＡＭ２６からの映像データの読出タイミング信号（ＶＲＡＭ２６へのアクセスクロック）を変調クロックＣＬＫ２から生成し、ＬＣＤ及びＣＲＴ制御系の双方に与える。また、タイミング・ジェネレータ２８は、映像データをＬＣＤに転送・表示するための転送タイミング信号（ＬＣＤ転送クロック）を変調クロックＣＬＫ２から生成し、ＬＣＤ制御系に与える。
ＶＲＡＭ２６は、ＣＰＵ３がノース・ブリッジ５を介して書き込む１フレーム分の映像データ（映像の解像度に応じた各画素のＲ／Ｇ／Ｂデータ）を記憶し、読出タイミング信号がタイミング・ジェネレータ２８からＦＩＦＯバッファ２２及びデータ変換部２４に与えられると、映像データは、読出タイミング信号に従ってＶＲＡＭ２６から読み出され、ＦＩＦＯバッファ２２及びデータ変換部２４に夫々入力される。即ち、読出タイミング信号による一回の読出動作によって読み出された映像データがＣＲＴ制御系及びＬＣＤ制御系の夫々に供給される。
ここに、変調クロックＣＬＫ２を用いて読出タイミング信号を生成するのは、変調クロックＣＬＫ２がＳＳＣであるので、これに基づく読出タイミング信号のエネルギー（電磁放射強度）のピークを抑えることができ、ＬＣＤコントローラ２からのＥＭＩノイズの放射を抑えることができるからである。もっとも、ＶＲＡＭ２６からの読出に、基本クロックＣＬＫ１から生成される読出タイミング信号を使用することもできる。
ＶＲＡＭ２６から読み出された映像データは、ＣＲＴ制御系では、ＦＩＦＯバッファ２２によって一旦蓄積される。その後、ＣＲＴの転送タイミング信号（ＣＲＴ転送クロック）がタイミング・ジェネレータ２７からＦＩＦＯバッファ２２及びＤＡＣ２３に入力されると、ＦＩＦＯバッファ２２は、ＣＲＴ転送クロックに従って映像データをＤＡＣ２３に入力し、ＤＡＣ２３は、ＣＲＴ転送クロックに従って映像データをディジタル−アナログ変換して出力する。ＤＡＣ２３から出力される映像データ信号は、その水平及び垂直同期信号と、ＣＲＴ転送クロック信号とともにＬＣＤコントローラ２から出力され、ＰＣ１のＣＲＴインターフェイス及びケーブルＣ１を介してＣＲＴ８に転送される。そして、ＣＲＴ８において、映像データに基づく映像が表示される。このとき、ＣＲＴ８では、周期が一定で安定した基本クロックＣＬＫ１から生成された転送クロックに基づいて表示制御（水平／垂直走査等）が行われるので、画質が従来に比べて低下することがない。
一方、ＶＲＡＭ２６から読み出された映像データは、ＬＣＤ制御系では、データ変換部２４によってＬＣＤに転送するためのフォーマットに変換（例えば、データのパラレル−シリアル変換）され、ＦＩＦＯバッファ２５に一旦蓄積される。その後、ＬＣＤの転送タイミング信号がタイミング・ジェネレータ２８からＦＩＦＯバッファ２５に入力されると、ＦＩＦＯバッファ２５に蓄積された映像データが読み出される。ＦＩＦＯバッファ２５から出力される映像データ信号は、この水平／垂直同期信号と、ＬＣＤ転送クロック信号とともにＬＣＤコントローラ２から出力され、ＰＣ１のＣＲＴインターフェイス及びケーブルＣ２を介してＬＣＤ７に転送される。
ＬＣＤ７に転送されるＬＣＤ転送クロック信号は、ＳＳＣ信号である変調クロックＣＬＫ２から生成されるので、そのエネルギー（電磁放射強度）は低減されている。従って、ケーブルＣ２からのＥＭＩノイズの発生が抑えられる。なお、ＬＣＤ転送クロックは、大量のディジタル信号を転送する関係から、その周波数は例えば２０ＭＨｚにもなる。これに対し、ＣＲＴ転送クロックは、アナログ信号の転送であること等から、その周波数は例えば１００ｋＨｚ程度である。このように、ケーブルＣ１を転送されるＣＲＴ転送クロックの周波数はＬＣＤ転送クロックに比べて著しく小さいので、ＥＭＩノイズは殆ど発生しない。
このように、ＶＲＡＭ２６からの読出タイミング（アクセスクロック）と異なる転送タイミング（ＬＣＤ／ＣＲＴ転送クロック）によってＣＲＴ及びＬＣＤ制御系から映像データ信号が夫々出力される。各ＦＩＦＯバッファ２２，２５は、アクセスクロックと各転送クロックとの位相を吸収する（クロックを乗り換える）ために設けられている。また、各ＦＩＦＯバッファ２２，２５は、ＣＲＴ制御系とＬＣＤ制御系とでの転送及び表示のタイミングのずれ（ＣＲＴ転送クロックとＬＣＤ転送クロックとのずれ）を吸収するために使用される。これによって、ＬＣＤ７とＣＲＴ８とに同じ映像をほぼ同時に表示させることができる。
また、ＬＣＤコントローラ２は、その外部から基本クロックＣＬＫ１及び変調クロックＣＬＫ２が入力されるようになっており、ＬＣＤコントローラ２の内部で変調クロックを生成するようになっていないので構成が簡易であり、また、スペクトラム拡散の方式やその拡散強度を適宜設定することができる。
〔第２実施形態〕
図４に示したＬＣＤコントローラ２は、ＶＲＡＭ２６からの映像データの読出制御をＣＲＴ制御系とＬＣＤ制御系とで同時に行う。このため、同一の映像（画面）をＬＣＤ７とＣＲＴ８とに同時に表示する場合には、ＬＣＤ７のフレーム周波数とＣＲＴ８のフレーム周波数とが原則として同じでなければならない。
一方、ＬＣＤ７のフレーム周波数は、バックライトの周波数（通常６０Ｈｚ）よりも若干高め以上（例えば、６０Ｈｚに対して７０Ｈｚ以上）に設定しなければ、バックライトによる干渉縞が画面に現れ、画面のちらつきが肉眼で見えてしまう。また、ＬＣＤ７は、高速な表示（書き換え）を実現すべく、１フレームあたりの残像時間が短くなる傾向にある。このため、フレーム周波数がＣＲＴ８と同じであると、画面がちらつく可能性がある。
図５は、本発明の第２実施形態としてのＬＣＤコントローラ２Ａを示すブロック図である。図５において、ＬＣＤコントローラ２Ａには、タイミング・ジェネレータ２８ＡからＦＩＦＯバッファ２２への読出タイミング信号の信号線にゲート３１が挿入されている。ゲート３１は、タイミング・ジェネレータ２７Ａからの制御信号によって、読出タイミング信号のＦＩＦＯバッファ２２への入力をオン／オフする。タイミング・ジェネレータ２７Ａによる制御信号の出力制御は、ＣＰＵ３（図１参照）による設定によって行われる。
図５に示す例では、ＬＣＤ７のフレーム周波数は、ＣＲＴ８のフレーム周波数のｎ倍（ｎは２以上の整数）になっている。例えば、ＣＲＴ８のフレーム周波数が６０Ｈｚであるのに対し、ＬＣＤ７のフレーム周波数は１２０Ｈｚ（２倍）になっている。
タイミング・ジェネレータ２８Ａは、ＬＣＤ７のフレーム周期（１フレームの表示周期）に同期する読出タイミング信号を出力する。ＬＣＤ制御系（データ変換部２４）は、読出タイミング信号を、タイミング・ジェネレータ２８から出力される毎に（毎回）受け取ってＶＲＡＭ２６から映像データを読み出す。
タイミング・ジェネレータ２７Ａは、ＣＲＴ８のフレーム周期（表示周期）に同期してゲートをオンにし、タイミング・ジェネレータ２８Ａからの読出タイミング信号がＦＩＦＯバッファ２２に入力されるようにゲート３１を制御する。これにより、タイミング・ジェネレータ２８Ａからの読出タイミングは、ＣＲＴ８の表示周期に合わせて、ｎ回に一回だけＣＲＴ制御系に与えられる。
従って、ＣＲＴ制御系（ＦＩＦＯバッファ２２）は、ＣＲＴ８の表示周期に合わせて、読出タイミング信号を受け取る。即ち、ＣＲＴ制御系は、ＣＲＴ８のフレーム周波数（６０Ｈｚ）に従って、ＶＲＡＭ２６から映像データを受け取り、転送することになる。
以上の点を除き、第２実施形態は第１実施形態と同様である。第２実施形態では、ＬＣＤ７のフレーム周波数がＣＲＴ８のフレーム周波数の２以上の整数倍に設定され、ＬＣＤ制御系がＣＲＴ８の表示周期内に２回以上映像データの転送処理を行う。これによって、ＬＣＤ７のバックライトによる干渉を防ぐことができる。また、ＬＣＤ７の残像時間が短いことによる画面のちらつきを防止し、ＬＣＤ７の画質を高めることができる。一方、ＣＲＴ８は、適正な画質を得られるフレーム周波数で映像を表示することができる。
〔第３実施形態〕
図６は、本発明の第３実施形態としてのＬＣＤコントローラ２Ｂを示すブロック図である。図６において、タイミング・ジェネレータ２８Ｂは、ＶＲＡＭ２６に書き込まれる映像データの解像度や色数を監視することによって、ＬＣＤ７へ転送される単位時間あたりのデータ量を監視し、データ量を示す信号（データ量信号）をスプレッド・スペクトラムＩＣ１０Ｂに入力する監視手段として機能する。
監視対象のデータ量は、複数のレベル（クラス）に区分されており、レベル間に閾値が設けられている。タイミング・ジェネレータ２８Ｂは、データ量のレベルを示すビットをデータ量信号として出力する。例えば、データ量のレベルが４段階に区分される場合には、データ量信号は、２ビットで表現される。タイミング・ジェネレータ２８Ａは、監視対象のデータ量が閾値を上回ったり下回ったりする毎にデータ量信号のビット値を変更する。
一方、スプレッド・スペクトラムＩＣ１０Ｂには、データ量のレベルに応じて用意された複数のジッタ挿入部を持つ。図６に示す例では、３段階のレベル（データ量：レベル１＜レベル２＜レベル３）に合わせたジッタ生成部１７Ａ，１７Ｂ，１７Ｃと、切替出力部１９とを備えている。
切替出力部１９は、タイミング・ジェネレータ２８Ｂからのデータ量信号に応じて、基準クロックｆの出力先を切り替える。各ジッタ生成部１７Ａ，１７Ｂ，１７Ｃは、切替出力部１９から入力される基準クロックｆを１／Ｓで分周することによって、分周器１３Ｂからの出力ｆｍに挿入されるジッタを生成する。ここに、Ｓの値は、スペクトラム拡散の変調の度合い（拡散の幅：拡散強度）を決める値であり、Ｓの値が小さいほど拡散の幅が広がる。図６に示す例では、Ｓ１（レベル１）＜Ｓ２（レベル２）＜Ｓ３（レベル３）に設定されており、データ量が多くなるほど拡散の幅が大きくなるように設定されている。
以上の構成を除き、第３実施形態は、第１実施形態とほぼ同じである。第３実施形態によると、例えば、ＬＣＤ７へのデータ転送量がレベル１である場合には、タイミング・ジェネレータ２８Ｂは、基準クロックｆの出力先をジッタ生成部１７Ａとするためのデータ量信号（例えば、“００”）を出力切替部１９に入力している。
その後、ＬＣＤ７へのデータ転送量が大きくなり、データ量がレベル１からレベル２への閾値を超えると、タイミング・ジェネレータ２８Ｂは、基準クロックｆの出力先をジッタ生成部１７Ａとするためのデータ量信号（例えば、“０１”）を出力切替部１９に入力する。すると、出力切替部１９は、基準クロックｆの出力先をジッタ生成部１７Ｂに切り替える。これによって、出力ｆｍに挿入されるジッタの周波数の幅が大きくなるので、変調クロックＣＬＫ２の周波数の幅がさらに広がり、電磁放射強度がさらに下がる。
その後、データ量がレベル２からレベル３にあがると、基準クロックｆの出力先がジッタ生成部１７Ｃに切り替わり、変調クロックＣＬＫ２の周波数の幅がさらに広がり、電磁放射強度がさらに下がる。その後、データ量がレベル３→レベル２→レベル１へ減少する場合には、上記と逆の動作が行われる。
第３実施形態によれば、ＬＣＤ７へのデータ転送量に応じて変調クロックＣＬＫ２のスペクトラム拡散の幅を制御するので、データ量が多くなった場合に、変調クロックＣＬＫ２のスペクトラム拡散の幅を広げて、ＬＣＤ転送クロックの電磁放射強度を低下させることができる。これによって、ＬＣＤ転送クロックの周波数上昇に伴うケーブルＣ２からのＥＭＩノイズの放射を抑えることができる。
なお、図１に示した例では、ＬＣＤコントローラ２はＡＧＰバスを介してノース・ブリッジ５に接続されているが、ＰＣＩバスを介してノース・ブリッジ５に接続されるようにしても良い。また、図１に示すアーキテクチャでは、３階層のバス構造を持ち、ノース・ブリッジ５とＬＣＤコントローラ２とが個別に用意されているが、これらはワンチップ化されていても良い。例えば、インテル社のハブ・アーキテクチャにおけるＧＭＣＨ（Ｇｒａｐｈｉｃｓ ａｎｄ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ Ｈｕｂ）が本発明のグラフィクス・コントローラの機能を持つ様にしても良い。
また、図１に示したＬＣＤコントローラ２とＶＲＡＭ６とがワンチップ化されていても良い。さらに、本発明のグラフィックス・コントローラが持つ機能は、ＰＣ−ＡＴ互換機以外のアーキテクチャを持つＰＣにも適用可能である。
さらに、図１に示したＰＣ１は、ＣＲＴコネクタとＬＣＤコネクタとを持ち、ＬＣＤコントローラ２は、これらに夫々接続されるＣＲＴインターフェイス及びＬＣＤインターフェイスを有している。これに対し、ＰＣ１がこれらのＣＲＴ／ＬＣＤコネクタに代えてＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ）コネクタを持つ場合には、ＬＣＤコントローラ２がＤＶＩを有し、このＤＶＩを介してＤＶＩコネクタに接続されたＬＣＤ７又はＣＲＴ８に対し、対応するディスプレイ出力（映像データ信号，水平及び垂直同期信号，転送クロック）を転送するようにしても良い。
【図面の簡単な説明】
図１は、本発明の表示制御装置が適用されるパーソナルコンピュータのアーキテクチャの例を示すブロック図である。
図２は、図１に示したクロック・ジェネレータの一部を示すブロック図である。
図３（Ａ）は、ＬＣＤコントローラに供給される基本及び変調クロックを示す図であり、図３（Ｂ）は、基本及び変調クロックのスペクトラムを示す図である。
図４は、図１に示したＬＣＤコントローラを示すブロック図である。
図５は、本発明の表示制御装置の他の実施の形態を示すブロック図である。
図６は、本発明の表示制御装置の他の実施の形態を示すブロック図である。
図７は、従来技術の説明図である。
図８は、従来技術の説明図である。
本発明は、ＣＲＴディスプレイ及び液晶ディスプレイ（ＬＣＤ）に映像データを転送する表示制御装置に関する。
背景技術
従来、パーソナルコンピュータ（ＰＣ）やオフィスコンピュータ等の汎用コンピュータの分野では、ＬＣＤインタフェースを内蔵した表示制御装置（ＬＣＤコントローラ）によりＬＣＤに画像を表示するノートパソコンやＬＣＤディスプレイをディジタル接続したパーソナルコンピュータ／オフィスコンピュータがある。
最近の傾向として、ＬＣＤを使用したノート型ＰＣや、標準装備にＬＣＤを採用したデスクトップ型ＰＣが主流な商品として市場に供給されるケースが増えている。また、ＰＣの価格低下によって、ＰＣが家庭で使用される割合が年々増大している。
家庭で使用されるＰＣに適用されるＶＣＣＩ（Ｖｏｌｕｎｔａｒｙ Ｃｏｎｔｒｏｌ Ｃｏｕｎｃｉｌ ｆｏｒ Ｉｎｔｅｒｆｅｒｅｎｃｅ ｂｙ Ｉｎｆｏｒｍａｔｉｏｎ Ｔｅｃｎｏｌｏｇｙ Ｅｑｕｉｐｍｅｎｔ：情報処理装置等電波障害自主規制協議会）の規格は、“ＣＬＡＳＳ−Ｂ”という厳しいものとなっており、ＰＣからの電磁放射によるＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁妨害）ノイズへの対策が必須項目となっている。
図７及び図８は、ＰＣに搭載されるＬＣＤコントローラの例を示す図である。表示装置としてＬＣＤを使用する（ＬＣＤ用のディスプレイ・インターフェイス・コネクタを実装する）ＰＣは、一般的に、ＣＲＴディスプレイ用のディスプレイ・インタフェース・コネクタをさらに実装しており、ＬＣＤとＣＲＴとの双方が接続されている場合には、これらに対して映像を同時に表示可能となっている。
このため、ＬＣＤコントローラは、ＬＣＤの表示制御に係る系統（ＬＣＤ制御系）としてのデータ変換部５１及びＦＩＦＯバッファ５２と、ＣＲＴの表示制御に係る系統（ＣＲＴ制御系）としてのＦＩＦＯバッファ５３及びＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）５４とを備えている。ＬＣＤ制御系及びＣＲＴ制御系は、ＬＣＤやＣＲＴに表示される映像のデータを記憶する外部のビデオメモリ（ＶＲＡＭ）に接続されている。さらに、ＬＣＤコントローラは、タイミング・ジェネレータ５５を備えている。
タイミング・ジェネレータ５５は、外部のクロック発生源（クロック・ジェネレータ）から基本クロックＣＬＫを受け取り、基本クロックＣＬＫから読み出しタイミング信号を生成する。この読み出しタイミング信号に従って、ＶＲＡＭから映像データが読み出され、ＬＣＤ制御系及びＣＲＴ制御系の夫々に入力される。ＬＣＤ制御系は、データ変換部５１でＶＲＡＭからの映像データをＬＣＤへ転送すべきフォーマットに変換し、ＬＣＤインターフェイスを介してＬＣＤに転送する。ＣＲＴ制御系は、ＶＲＡＭからの映像データをＤＡＣ５４でディジタル−アナログ変換し、ＣＲＴインターフェイスを介してＣＲＴに転送する。これらの動作は、クロック・ジェネレータ５５により基本クロックＣＬＫから生成される転送タイミング信号に従って行われる。
このような構成によって、ＬＣＤコントローラは、ＬＣＤだけではなくＣＲＴへ同じ表示画面を転送し表示させる機能を持つ。また、ＬＣＤコントローラは、ＬＣＤとＣＲＴとに同じ表示画面を同時に表示する機能を持つ。これらの機能は、製品としてのＬＣＤコントローラが持つ必須の機能となっている。
ところで、最近のＰＣの設計では、マーザーボードのクロック発生源にスペクトラム拡散機能付きクロックバッファを使用し、マザーボードに搭載されるＣＰＵ及びこの周辺回路（主記憶等。ＬＣＤコントローラを除く）にスペクトラム拡散されたクロック（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋｉｎｇ：ＳＳＣ）信号を供給することによって、マザーボード単体からのＥＭＩノイズを削減する手法が主流となっている。ＳＳＣ信号は、もとのクロック信号の周波数帯域をその数十倍といった広い周波数帯域に拡散したクロック信号であり、帯域は広がるがそのエネルギーのピークが低下するため、もとのクロック信号に比べてＥＭＩノイズを発生させにくいという特徴を持つ。
現状では、ＬＣＤコントローラに対し、マザーボードのクロック発生源と異なる他のクロック発生源が用意され、ＬＣＤコントローラは、基本クロックＣＬＫとして、他のクロック発生源から供給される周期が一定で安定した一つのクロック信号（スペクトラム拡散されていない）を受け取っている。従って、ＬＣＤコントローラは、スペクトラム拡散されていない基本クロックＣＬＫを、映像データとともに、ＬＣＤに転送している。これは、以下の理由による。
（１）基本クロック信号がＳＳＣ信号であると、ＳＳＣ信号が持つジッタによって転送タイミングが揺らぐので、アナログ的に動作している（時分割転送及び表示処理を行う）ＣＲＴの表示画面が歪んだりチラついたりするという問題が発生する。
（２）ＬＣＤ及びＣＲＴに同じ映像を同時に表示する場合において、ＶＲＡＭから２回別々のクロック（読み出しタイミング）で映像データを読み出し、ＬＣＤ制御系及びＣＲＴ制御系に夫々供給することが考えられる。しかしながら、現状でのＶＲＡＭの読み出し速度は、ＬＣＤのフレーム周期とＣＲＴのフレーム周期とがぶつからないような読出制御に対応可能な程度に至っていない。このため、同時表示を行う場合には、ＬＣＤとＣＲＴのフレーム周波数を一致させ、基本クロックＣＬＫから生成される読出タイミングによる一回の読み出し動作でＶＲＡＭから読み出された映像データをＬＣＤ／ＣＲＴ制御系に供給している。
近年では、ＬＣＤの表示可能色，解像度，及びフレーム周波数が夫々上昇する傾向にある。これに伴ってＬＣＤコントローラからＬＣＤへ転送されるデータ量が増加するとともに、ＬＣＤへ転送される転送クロック信号の周波数が上昇している。これによって、ＰＣからＬＣＤへ映像データ信号（Ｒ／Ｇ／Ｂデータ信号），同期信号（水平／垂直同期信号）及び転送クロック信号（転送タイミング信号）を転送するためのケーブルが、ＥＭＩノイズを発生させる箇所の一つとなっている。特に、転送クロック信号がＥＭＩノイズを発生させる大きな要因となっている。
ケーブルは、ＰＣがノート型であればヒンジで連結されたＰＣ本体側の筐体とＬＣＤの筐体間に亘って配置され（図８参照）、ＰＣがデスクトップ型であれば筐体で被覆されない状態になる。このように、ケーブルは電磁放射を抑え難い位置にあるので、ＰＣの設計者は、ケーブルからのＥＭＩノイズ放射が抑えることが大きな課題であった。
本発明の目的は、ＣＲＴに表示される映像の品質を落とすことなくＬＣＤへ転送されるクロック信号によるＥＭＩ放射を抑えることができる表示制御装置を提供することである。
発明の開示
本発明は、表示制御装置（グラフィックス・コントローラ）であり、周期が一定で安定した第１のクロック信号から生成されるＣＲＴ転送クロック信号に従って、このＣＲＴ転送クロック信号，映像データ信号及び同期信号をＣＲＴディスプレイに転送するＣＲＴ制御系と、
前記第１のクロック信号がスペクトラム拡散された第２のクロック信号から生成されるＬＣＤ転送クロック信号に従って、このＬＣＤ転送クロック信号，映像データ信号及び同期信号を液晶ディスプレイに転送するＬＣＤ制御系と、を含む。
本発明によると、周期が一定で安定した第１のクロックから生成された転送クロックがＣＲＴに転送され、ＣＲＴはこれに基づいて映像を表示するので、ＣＲＴの画質を維持することができる。一方で、第１のクロックがスペクトラム拡散された第２のクロックから生成された転送クロックがＬＣＤに転送される。この転送クロックはスペクトラム拡散によって電磁放射強度が抑えられているので、転送クロックがＬＣＤに転送される際にＥＭＩノイズが発生するのを抑えることができる。
本発明の表示制御装置は、前記ＣＲＴ制御系及び前記ＬＣＤ制御系は、前記第２のクロックから生成される読出タイミングに従って、ビデオメモリに記憶された転送対象の映像データを夫々受け取る、ようにするのが好ましい。
本発明の表示制御装置は、さらに、前記ＣＲＴ制御系及び前記ＬＣＤ制御系は、同じ映像がＣＲＴディスプレイ及び液晶ディスプレイにほぼ同時に表示されるタイミングで映像データを転送する、ようにするのが好ましい。
本発明の表示制御装置は、さらに、前記読出タイミングが液晶ディスプレイの表示周期に同期して発生し、
前記ＬＣＤ制御系は、前記読出タイミングが発生する毎に、ビデオメモリに記憶された転送対象の映像データを受け取り、
前記ＣＲＴ制御系は、ＣＲＴディスプレイの表示周期にさらに同期する読出タイミングが発生した場合にのみ、ビデオメモリに記憶された転送対象の映像データを受け取る、ようにするのが好ましい。
本発明の表示制御装置は、単位時間あたりの映像データの転送量を監視するとともに、映像データの転送量に応じて前記第２クロックのスペクトラム拡散の幅を制御するための信号を出力する監視手段をさらに含む、ようにしても良い。
本発明の表示制御装置は、転送対象の映像データを記憶するビデオメモリとワンチップ化されている、構成としても良い。
本発明の表示制御装置は、ディジタル・ビジュアル・インターフェイスをさらに含み、ＣＲＴディスプレイに映像を表示する場合に、前記ＣＲＴ制御系からの映像データを前記ディジタル・ビジュアル・インターフェイスを通じてＣＲＴディスプレイに転送し、液晶ディスプレイに映像を表示する場合に、前記ＬＣＤ制御系からの映像データ，水平／垂直同期信号及び第２のクロックを前記ディジタル・ビジュアル・インターフェイスを通じてＬＣＤディスプレイに転送する、構成としても良い。
本発明の表示制御装置は、ＣＰＵ及びメインメモリと拡張バスとを相互に接続しこれらの間のデータの橋渡しを行うチップとワンチップ化されている、構成としても良い。
発明を実施するための最良の形態
以下、本発明を実施するための最良の形態を説明する。以下の実施形態は例示であり、本発明は実施形態の構成に限定されるものではない。
〔第１実施形態〕
図１は、本発明の実施形態による表示制御装置が搭載されるパーソナルコンピュータ（ＰＣ）１のアーキテクチャの概要を示す図である。図１は、例として、ＰＣ−ＡＴ互換機（ＡＴ互換機）のアーキテクチャを示しており、表示制御装置としてのＬＣＤコントローラ２が示されている。ＬＣＤコントローラには、例えば、ＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）を挙げることができる。
ＬＣＤコントローラ２は、ＣＰＵ３及びメモリ（主記憶）４を制御するブリッジ回路であるノース・ブリッジ５とＡＧＰ（Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ）バスを介して接続されている。また、ＬＣＤコントローラ２は、表示用のデータを記憶するビデオメモリ（ＶＲＡＭ）６と接続されるとともに、ＶＲＡＭ６に記憶された表示データを表示するＬＣＤ７及びＣＲＴ８とケーブルＣ１，Ｃ２を介して接続可能になっている。
ノース・ブリッジ５は、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｆａｃｅ）バスを介してサウス・ブリッジ９と接続されており、サウス・ブリッジ９は、ＰＣＩバスやＩＳＡ（Ｉｎｄｕｓｔｒｉａｌ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バスを介して接続されるハードディスクやキーボード／マウスなどの入出力装置（Ｉ／Ｏ）を制御する。
ＰＣ１は、グラフィックス・コントローラとしてのＬＣＤコントローラ２，ＣＰＵ３，ノース・ブリッジ５及びサウス・ブリッジ９に動作用のクロックを夫々供給するクロック・ジェネレータ１０を備えている。クロック・ジェネレータ１０は、クロックＦ（ＣＬＫ１）及びクロックＦＳ（ＣＬＫ２）をＬＣＤコントローラ２に供給する。また、クロック・ジェネレータ１０は、クロックＦＣＰＵをＣＰＵ３に供給し、クロックＦＮＯＲＴＨをノース・ブリッジ５に供給し、クロックＦＳＯＵＴＨをサウス・ブリッジ９に供給する。
図２は、図１に示したクロック・ジェネレータ１０の実施形態を示すブロック図であり、ＬＣＤコントローラ２に供給される基本クロックＣＬＫ１（周波数出力Ｆ）及び変調クロックＣＬＫ２（周波数出力ＦＳ）を出力するための構成（クロック・ジェネレータ１０内のスプレッド・スペクトラムＩＣ１０Ａ）を示している。
図２において、スプレッド・スペクトラムＩＣ１０Ａは、各クロックＣＬＫ１及びＣＬＫ２を得るためのＰＬＬ周波数シンセサイザ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ｆｒｅｑｕｅｎｃｙ ｓｙｎｔｈｅｓｉｚｅｒ）を持つ。
基本クロックＣＬＫ１を得るためのＰＬＬ周波数シンセサイザは、クロック発生源（水晶発振器）１１からの出力（基準クロックｆ）を１／Ｎ（Ｎは整数）に分周した基準周波数ｆｎを作る分周器（プログラマブル・カウンタ）１２と、入力を１／Ｍ（Ｍは整数）に分周する分周器（プログラマブル・カウンタ）１３Ａと、位相比較器（位相検波器）１４Ａと、位相比較器１４Ａの出力から直流電圧を取り出すループフィルタ１５Ａと、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発信器）１６Ａとを持つ。
ＶＣＯ１６Ａの出力（発振周波数）Ｆは、分周器１３Ａに入力され１／Ｍに分周される。分周器１３Ａの出力ｆｍは、位相比較器１４Ａに入力される。位相比較器１４Ａは、分周器１２からの基準周波数ｆｎと分周器１３Ａからの出力ｆｍとを比較し、ＶＣＯ１６Ａを制御する直流電圧をループフィルタ１４Ａを介してＶＣＯ１６Ａの制御端子に印加する。これによって、分周器１２の出力ｆｎに位相を合わせた出力ＦがＶＣＯ１６Ａから出力される。出力Ｆは、Ｆ＝ｆ＊（掛ける）Ｍ／Ｎの周波数を持つ。このようにして、基準周波数ｆｎの任意の整数倍の周波数を得ることができ、さらにＮの値を変化させることで出力Ｆの自由度が高められている。このような出力Ｆが、基本クロック信号ＣＬＫ１としてＬＣＤコントローラ２に供給される。
一方、出力ＦＳを得るためのＰＬＬ周波数シンセサイザは、同様に、分周器１３Ｂ，位相比較器１４Ｂ，ループ・フィルタ１５Ｂ，及びＶＣＯ１６Ｂを備える。また、スプレッド・スペクトラムＩＣは、ジッタ生成部１７と、乗算器１８とを備える。ジッタ生成部１７は、基準クロックｆを１／Ｓに分周したジッタ（符号と呼ばれる）を生成する。乗算器１８は、ジッタ生成部１７から出力されるｆ／Ｓジッタを分周器１３Ｂからの出力ｆｍに乗算する。これによって、出力ｆｍを乗算したジッタの周波数幅だけ広げた信号ができ、この信号が位相比較器１４Ｂに入力される。これによって、ＶＣＯ１６Ｂからは、基準周波数ｆｎに位相を合わせたＦＳ＝ｆ＊（掛ける）Ｍ／Ｎ（但し、ジッタｆ／Ｓ付加）が出力される。即ち、出力Ｆがｆ／Ｓのジッタでスペクトラム拡散変調された出力ＦＳがＶＣＯ１６Ｂから出力される。この出力ＦＳは、変調クロック信号ＣＬＫ２としてＬＣＤコントローラ２に供給される。
図３（Ａ）は、基本クロックＣＬＫ１及び変調クロックＣＬＫ２の説明図である。図３（Ａ）に示すように、変調クロックＣＬＫ２は、基本クロックＣＬＫ１の周期以下の周波数で変調されており、これによって、基本クロックＣＬＫ１を追い越したり、基本クロックＣＬＫ１に追い越されたりしない様になっている。出力Ｆの変調の度合い（拡散の割合：出力Ｆに対するＳの割合）は、例えば、０．５％〜４．０％が使用されるが、特に０．５〜１．０％が多く使用される。基本クロックＣＬＫ１が第１のクロック信号に相当し、変調クロックＣＬＫ２が第２のクロック信号に相当する。
図３（Ｂ）は、基本クロックＣＬＫ１及び変調クロックＣＬＫ２のスペクトラムを示す図である。変調クロックＣＬＫ２は、スペクトラム拡散によって、基本クロックＣＬＫ１よりも帯域幅が広がるが、その分だけエネルギー（電磁放射強度）のピークが減少する。従って、ＥＭＩノイズを発生させにくくなっている。
図４は、図１に示したＬＣＤコントローラ２の実施形態を示すブロック図である。図４において、ＬＣＤコントローラ２は、ワンチップで構成されており、ＣＲＴ制御系としてのＦＩＦＯバッファ２２及びＤＡＣ２３を備えるとともに、ＬＣＤ制御系としてのデータ変換部２４及びＦＩＦＯバッファ２５を備える。さらに、ＦＩＦＯバッファ２２及びデータ変換部２４は外部のビデオメモリ（ＶＲＡＭ）２６にバスを介して接続されている。さらに、ＬＣＤコントローラは、二つのタイミング・ジェネレータ２７及び２８を備えている。
タイミング・ジェネレータ２７は、クロック・ジェネレータ１０から基本クロックＣＬＫ１（出力Ｆ）を受け取る。一方、タイミング・ジェネレータ２８は、クロック・ジェネレータ１０から変調クロックＣＬＫ２を受け取る。このため、ＬＣＤコントローラ２は、各クロックＣＬＫ１及びＣＬＫ２，或いはこの２つ以上のクロックを入力するためのピン（入力端子）を持つ。
タイミング・ジェネレータ２７は、映像データをＣＲＴに転送・表示するための転送タイミング信号（ＣＲＴ転送クロック）を基本クロックＣＬＫ１から生成し、ＣＲＴ制御系に与える。
タイミング・ジェネレータ２８は、ＶＲＡＭ２６からの映像データの読出タイミング信号（ＶＲＡＭ２６へのアクセスクロック）を変調クロックＣＬＫ２から生成し、ＬＣＤ及びＣＲＴ制御系の双方に与える。また、タイミング・ジェネレータ２８は、映像データをＬＣＤに転送・表示するための転送タイミング信号（ＬＣＤ転送クロック）を変調クロックＣＬＫ２から生成し、ＬＣＤ制御系に与える。
ＶＲＡＭ２６は、ＣＰＵ３がノース・ブリッジ５を介して書き込む１フレーム分の映像データ（映像の解像度に応じた各画素のＲ／Ｇ／Ｂデータ）を記憶し、読出タイミング信号がタイミング・ジェネレータ２８からＦＩＦＯバッファ２２及びデータ変換部２４に与えられると、映像データは、読出タイミング信号に従ってＶＲＡＭ２６から読み出され、ＦＩＦＯバッファ２２及びデータ変換部２４に夫々入力される。即ち、読出タイミング信号による一回の読出動作によって読み出された映像データがＣＲＴ制御系及びＬＣＤ制御系の夫々に供給される。
ここに、変調クロックＣＬＫ２を用いて読出タイミング信号を生成するのは、変調クロックＣＬＫ２がＳＳＣであるので、これに基づく読出タイミング信号のエネルギー（電磁放射強度）のピークを抑えることができ、ＬＣＤコントローラ２からのＥＭＩノイズの放射を抑えることができるからである。もっとも、ＶＲＡＭ２６からの読出に、基本クロックＣＬＫ１から生成される読出タイミング信号を使用することもできる。
ＶＲＡＭ２６から読み出された映像データは、ＣＲＴ制御系では、ＦＩＦＯバッファ２２によって一旦蓄積される。その後、ＣＲＴの転送タイミング信号（ＣＲＴ転送クロック）がタイミング・ジェネレータ２７からＦＩＦＯバッファ２２及びＤＡＣ２３に入力されると、ＦＩＦＯバッファ２２は、ＣＲＴ転送クロックに従って映像データをＤＡＣ２３に入力し、ＤＡＣ２３は、ＣＲＴ転送クロックに従って映像データをディジタル−アナログ変換して出力する。ＤＡＣ２３から出力される映像データ信号は、その水平及び垂直同期信号と、ＣＲＴ転送クロック信号とともにＬＣＤコントローラ２から出力され、ＰＣ１のＣＲＴインターフェイス及びケーブルＣ１を介してＣＲＴ８に転送される。そして、ＣＲＴ８において、映像データに基づく映像が表示される。このとき、ＣＲＴ８では、周期が一定で安定した基本クロックＣＬＫ１から生成された転送クロックに基づいて表示制御（水平／垂直走査等）が行われるので、画質が従来に比べて低下することがない。
一方、ＶＲＡＭ２６から読み出された映像データは、ＬＣＤ制御系では、データ変換部２４によってＬＣＤに転送するためのフォーマットに変換（例えば、データのパラレル−シリアル変換）され、ＦＩＦＯバッファ２５に一旦蓄積される。その後、ＬＣＤの転送タイミング信号がタイミング・ジェネレータ２８からＦＩＦＯバッファ２５に入力されると、ＦＩＦＯバッファ２５に蓄積された映像データが読み出される。ＦＩＦＯバッファ２５から出力される映像データ信号は、この水平／垂直同期信号と、ＬＣＤ転送クロック信号とともにＬＣＤコントローラ２から出力され、ＰＣ１のＣＲＴインターフェイス及びケーブルＣ２を介してＬＣＤ７に転送される。
ＬＣＤ７に転送されるＬＣＤ転送クロック信号は、ＳＳＣ信号である変調クロックＣＬＫ２から生成されるので、そのエネルギー（電磁放射強度）は低減されている。従って、ケーブルＣ２からのＥＭＩノイズの発生が抑えられる。なお、ＬＣＤ転送クロックは、大量のディジタル信号を転送する関係から、その周波数は例えば２０ＭＨｚにもなる。これに対し、ＣＲＴ転送クロックは、アナログ信号の転送であること等から、その周波数は例えば１００ｋＨｚ程度である。このように、ケーブルＣ１を転送されるＣＲＴ転送クロックの周波数はＬＣＤ転送クロックに比べて著しく小さいので、ＥＭＩノイズは殆ど発生しない。
このように、ＶＲＡＭ２６からの読出タイミング（アクセスクロック）と異なる転送タイミング（ＬＣＤ／ＣＲＴ転送クロック）によってＣＲＴ及びＬＣＤ制御系から映像データ信号が夫々出力される。各ＦＩＦＯバッファ２２，２５は、アクセスクロックと各転送クロックとの位相を吸収する（クロックを乗り換える）ために設けられている。また、各ＦＩＦＯバッファ２２，２５は、ＣＲＴ制御系とＬＣＤ制御系とでの転送及び表示のタイミングのずれ（ＣＲＴ転送クロックとＬＣＤ転送クロックとのずれ）を吸収するために使用される。これによって、ＬＣＤ７とＣＲＴ８とに同じ映像をほぼ同時に表示させることができる。
また、ＬＣＤコントローラ２は、その外部から基本クロックＣＬＫ１及び変調クロックＣＬＫ２が入力されるようになっており、ＬＣＤコントローラ２の内部で変調クロックを生成するようになっていないので構成が簡易であり、また、スペクトラム拡散の方式やその拡散強度を適宜設定することができる。
〔第２実施形態〕
図４に示したＬＣＤコントローラ２は、ＶＲＡＭ２６からの映像データの読出制御をＣＲＴ制御系とＬＣＤ制御系とで同時に行う。このため、同一の映像（画面）をＬＣＤ７とＣＲＴ８とに同時に表示する場合には、ＬＣＤ７のフレーム周波数とＣＲＴ８のフレーム周波数とが原則として同じでなければならない。
一方、ＬＣＤ７のフレーム周波数は、バックライトの周波数（通常６０Ｈｚ）よりも若干高め以上（例えば、６０Ｈｚに対して７０Ｈｚ以上）に設定しなければ、バックライトによる干渉縞が画面に現れ、画面のちらつきが肉眼で見えてしまう。また、ＬＣＤ７は、高速な表示（書き換え）を実現すべく、１フレームあたりの残像時間が短くなる傾向にある。このため、フレーム周波数がＣＲＴ８と同じであると、画面がちらつく可能性がある。
図５は、本発明の第２実施形態としてのＬＣＤコントローラ２Ａを示すブロック図である。図５において、ＬＣＤコントローラ２Ａには、タイミング・ジェネレータ２８ＡからＦＩＦＯバッファ２２への読出タイミング信号の信号線にゲート３１が挿入されている。ゲート３１は、タイミング・ジェネレータ２７Ａからの制御信号によって、読出タイミング信号のＦＩＦＯバッファ２２への入力をオン／オフする。タイミング・ジェネレータ２７Ａによる制御信号の出力制御は、ＣＰＵ３（図１参照）による設定によって行われる。
図５に示す例では、ＬＣＤ７のフレーム周波数は、ＣＲＴ８のフレーム周波数のｎ倍（ｎは２以上の整数）になっている。例えば、ＣＲＴ８のフレーム周波数が６０Ｈｚであるのに対し、ＬＣＤ７のフレーム周波数は１２０Ｈｚ（２倍）になっている。
タイミング・ジェネレータ２８Ａは、ＬＣＤ７のフレーム周期（１フレームの表示周期）に同期する読出タイミング信号を出力する。ＬＣＤ制御系（データ変換部２４）は、読出タイミング信号を、タイミング・ジェネレータ２８から出力される毎に（毎回）受け取ってＶＲＡＭ２６から映像データを読み出す。
タイミング・ジェネレータ２７Ａは、ＣＲＴ８のフレーム周期（表示周期）に同期してゲートをオンにし、タイミング・ジェネレータ２８Ａからの読出タイミング信号がＦＩＦＯバッファ２２に入力されるようにゲート３１を制御する。これにより、タイミング・ジェネレータ２８Ａからの読出タイミングは、ＣＲＴ８の表示周期に合わせて、ｎ回に一回だけＣＲＴ制御系に与えられる。
従って、ＣＲＴ制御系（ＦＩＦＯバッファ２２）は、ＣＲＴ８の表示周期に合わせて、読出タイミング信号を受け取る。即ち、ＣＲＴ制御系は、ＣＲＴ８のフレーム周波数（６０Ｈｚ）に従って、ＶＲＡＭ２６から映像データを受け取り、転送することになる。
以上の点を除き、第２実施形態は第１実施形態と同様である。第２実施形態では、ＬＣＤ７のフレーム周波数がＣＲＴ８のフレーム周波数の２以上の整数倍に設定され、ＬＣＤ制御系がＣＲＴ８の表示周期内に２回以上映像データの転送処理を行う。これによって、ＬＣＤ７のバックライトによる干渉を防ぐことができる。また、ＬＣＤ７の残像時間が短いことによる画面のちらつきを防止し、ＬＣＤ７の画質を高めることができる。一方、ＣＲＴ８は、適正な画質を得られるフレーム周波数で映像を表示することができる。
〔第３実施形態〕
図６は、本発明の第３実施形態としてのＬＣＤコントローラ２Ｂを示すブロック図である。図６において、タイミング・ジェネレータ２８Ｂは、ＶＲＡＭ２６に書き込まれる映像データの解像度や色数を監視することによって、ＬＣＤ７へ転送される単位時間あたりのデータ量を監視し、データ量を示す信号（データ量信号）をスプレッド・スペクトラムＩＣ１０Ｂに入力する監視手段として機能する。
監視対象のデータ量は、複数のレベル（クラス）に区分されており、レベル間に閾値が設けられている。タイミング・ジェネレータ２８Ｂは、データ量のレベルを示すビットをデータ量信号として出力する。例えば、データ量のレベルが４段階に区分される場合には、データ量信号は、２ビットで表現される。タイミング・ジェネレータ２８Ａは、監視対象のデータ量が閾値を上回ったり下回ったりする毎にデータ量信号のビット値を変更する。
一方、スプレッド・スペクトラムＩＣ１０Ｂには、データ量のレベルに応じて用意された複数のジッタ挿入部を持つ。図６に示す例では、３段階のレベル（データ量：レベル１＜レベル２＜レベル３）に合わせたジッタ生成部１７Ａ，１７Ｂ，１７Ｃと、切替出力部１９とを備えている。
切替出力部１９は、タイミング・ジェネレータ２８Ｂからのデータ量信号に応じて、基準クロックｆの出力先を切り替える。各ジッタ生成部１７Ａ，１７Ｂ，１７Ｃは、切替出力部１９から入力される基準クロックｆを１／Ｓで分周することによって、分周器１３Ｂからの出力ｆｍに挿入されるジッタを生成する。ここに、Ｓの値は、スペクトラム拡散の変調の度合い（拡散の幅：拡散強度）を決める値であり、Ｓの値が小さいほど拡散の幅が広がる。図６に示す例では、Ｓ１（レベル１）＜Ｓ２（レベル２）＜Ｓ３（レベル３）に設定されており、データ量が多くなるほど拡散の幅が大きくなるように設定されている。
以上の構成を除き、第３実施形態は、第１実施形態とほぼ同じである。第３実施形態によると、例えば、ＬＣＤ７へのデータ転送量がレベル１である場合には、タイミング・ジェネレータ２８Ｂは、基準クロックｆの出力先をジッタ生成部１７Ａとするためのデータ量信号（例えば、“００”）を出力切替部１９に入力している。
その後、ＬＣＤ７へのデータ転送量が大きくなり、データ量がレベル１からレベル２への閾値を超えると、タイミング・ジェネレータ２８Ｂは、基準クロックｆの出力先をジッタ生成部１７Ａとするためのデータ量信号（例えば、“０１”）を出力切替部１９に入力する。すると、出力切替部１９は、基準クロックｆの出力先をジッタ生成部１７Ｂに切り替える。これによって、出力ｆｍに挿入されるジッタの周波数の幅が大きくなるので、変調クロックＣＬＫ２の周波数の幅がさらに広がり、電磁放射強度がさらに下がる。
その後、データ量がレベル２からレベル３にあがると、基準クロックｆの出力先がジッタ生成部１７Ｃに切り替わり、変調クロックＣＬＫ２の周波数の幅がさらに広がり、電磁放射強度がさらに下がる。その後、データ量がレベル３→レベル２→レベル１へ減少する場合には、上記と逆の動作が行われる。
第３実施形態によれば、ＬＣＤ７へのデータ転送量に応じて変調クロックＣＬＫ２のスペクトラム拡散の幅を制御するので、データ量が多くなった場合に、変調クロックＣＬＫ２のスペクトラム拡散の幅を広げて、ＬＣＤ転送クロックの電磁放射強度を低下させることができる。これによって、ＬＣＤ転送クロックの周波数上昇に伴うケーブルＣ２からのＥＭＩノイズの放射を抑えることができる。
なお、図１に示した例では、ＬＣＤコントローラ２はＡＧＰバスを介してノース・ブリッジ５に接続されているが、ＰＣＩバスを介してノース・ブリッジ５に接続されるようにしても良い。また、図１に示すアーキテクチャでは、３階層のバス構造を持ち、ノース・ブリッジ５とＬＣＤコントローラ２とが個別に用意されているが、これらはワンチップ化されていても良い。例えば、インテル社のハブ・アーキテクチャにおけるＧＭＣＨ（Ｇｒａｐｈｉｃｓ ａｎｄ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ Ｈｕｂ）が本発明のグラフィクス・コントローラの機能を持つ様にしても良い。
また、図１に示したＬＣＤコントローラ２とＶＲＡＭ６とがワンチップ化されていても良い。さらに、本発明のグラフィックス・コントローラが持つ機能は、ＰＣ−ＡＴ互換機以外のアーキテクチャを持つＰＣにも適用可能である。
さらに、図１に示したＰＣ１は、ＣＲＴコネクタとＬＣＤコネクタとを持ち、ＬＣＤコントローラ２は、これらに夫々接続されるＣＲＴインターフェイス及びＬＣＤインターフェイスを有している。これに対し、ＰＣ１がこれらのＣＲＴ／ＬＣＤコネクタに代えてＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ）コネクタを持つ場合には、ＬＣＤコントローラ２がＤＶＩを有し、このＤＶＩを介してＤＶＩコネクタに接続されたＬＣＤ７又はＣＲＴ８に対し、対応するディスプレイ出力（映像データ信号，水平及び垂直同期信号，転送クロック）を転送するようにしても良い。
【図面の簡単な説明】
図１は、本発明の表示制御装置が適用されるパーソナルコンピュータのアーキテクチャの例を示すブロック図である。
図２は、図１に示したクロック・ジェネレータの一部を示すブロック図である。
図３（Ａ）は、ＬＣＤコントローラに供給される基本及び変調クロックを示す図であり、図３（Ｂ）は、基本及び変調クロックのスペクトラムを示す図である。
図４は、図１に示したＬＣＤコントローラを示すブロック図である。
図５は、本発明の表示制御装置の他の実施の形態を示すブロック図である。
図６は、本発明の表示制御装置の他の実施の形態を示すブロック図である。
図７は、従来技術の説明図である。
図８は、従来技術の説明図である。
Claims (4)
- 周期が一定で安定した第１のクロック信号から生成されるＣＲＴ転送クロック信号に従って、このＣＲＴ転送クロック信号、映像データ信号及び同期信号をＣＲＴディスプレイに転送するＣＲＴ制御系と、
前記第１のクロック信号がスペクトラム拡散された第２のクロック信号から生成されるＬＣＤ転送クロック信号に従って、このＬＣＤ転送クロック信号、映像データ信号及び同期信号を液晶ディスプレイに転送するＬＣＤ制御系と、を含み、
前期ＣＲＴ制御系及び前記ＬＣＤ制御系は、前記第２のクロックから生成される読出タイミングに従って、ビデオメモリに記憶された転送対象の映像データを夫々受け取る、
表示制御装置。 - 前記ＣＲＴ制御系及び前記ＬＣＤ制御系は、同じ映像がＣＲＴディスプレイ及び液晶ディスプレイにほぼ同時に表示されるタイミングで映像データを転送する、請求項１記載の表示制御装置。
- 前記読出タイミングが液晶ディスプレイの表示周期に同期して発生し、
前記ＬＣＤ制御系は、前記読出タイミングが発生する毎に、ビデオメモリに記憶された転送対象の映像データを受け取り、
前記ＣＲＴ制御系は、ＣＲＴディスプレイの表示周期にさらに同期する読出タイミングが発生した場合にのみ、ビデオメモリに記憶された転送対象の映像データを受け取る、請求項２記載の表示制御装置。 - 周期が一定で安定した第１のクロック信号から生成されるＣＲＴ転送クロック信号に従って、このＣＲＴ転送クロック信号、映像データ信号及び同期信号をＣＲＴディスプレイに転送するＣＲＴ制御系と、
前記第１のクロック信号がスペクトラム拡散された第２のクロック信号から生成されるＬＣＤ転送クロック信号に従って、このＬＣＤ転送クロック信号、映像データ信号及び同期信号を液晶ディスプレイに転送するＬＣＤ制御系と、を含み、
単位時間あたりの映像データの転送量を監視するとともに、映像データの転送量に応じて前記第２クロックのスペクトラム拡散の幅を制御するための信号を出力する監視手段をさらに含む、
表示制御装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2001/009395 WO2003036607A1 (fr) | 2001-10-25 | 2001-10-25 | Dispositif de controle d'affichage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2003036607A1 JPWO2003036607A1 (ja) | 2005-02-17 |
| JP4112494B2 true JP4112494B2 (ja) | 2008-07-02 |
Family
ID=11737872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003539016A Expired - Fee Related JP4112494B2 (ja) | 2001-10-25 | 2001-10-25 | 表示制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7446732B2 (ja) |
| JP (1) | JP4112494B2 (ja) |
| WO (1) | WO2003036607A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014191339A (ja) * | 2013-03-28 | 2014-10-06 | Canon Inc | 画像表示装置およびその制御プログラム |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7102608B2 (en) * | 2002-06-21 | 2006-09-05 | Himax Technologies, Inc. | Method and related apparatus for driving pixels located in a row of an LCD panel toward the same average voltage value |
| JP2004023556A (ja) * | 2002-06-18 | 2004-01-22 | Seiko Epson Corp | 電子機器 |
| US20060095811A1 (en) * | 2004-09-15 | 2006-05-04 | Damon Afualo | Apparatus and method for graphics memory controlling hub (GMCH) clocking support for dual television encoders |
| US8312551B2 (en) * | 2007-02-15 | 2012-11-13 | Harris Corporation | Low level sequence as an anti-tamper Mechanism |
| US7937427B2 (en) * | 2007-04-19 | 2011-05-03 | Harris Corporation | Digital generation of a chaotic numerical sequence |
| US7921145B2 (en) * | 2007-05-22 | 2011-04-05 | Harris Corporation | Extending a repetition period of a random sequence |
| US8611530B2 (en) | 2007-05-22 | 2013-12-17 | Harris Corporation | Encryption via induced unweighted errors |
| US7995757B2 (en) * | 2007-05-31 | 2011-08-09 | Harris Corporation | Closed galois field combination |
| US7974413B2 (en) * | 2007-06-07 | 2011-07-05 | Harris Corporation | Spread spectrum communications system and method utilizing chaotic sequence |
| US7970809B2 (en) * | 2007-06-07 | 2011-06-28 | Harris Corporation | Mixed radix conversion with a priori defined statistical artifacts |
| US7962540B2 (en) * | 2007-06-07 | 2011-06-14 | Harris Corporation | Mixed radix number generator with chosen statistical artifacts |
| US8005221B2 (en) * | 2007-08-01 | 2011-08-23 | Harris Corporation | Chaotic spread spectrum communications system receiver |
| US7995749B2 (en) * | 2007-10-30 | 2011-08-09 | Harris Corporation | Cryptographic system configured for extending a repetition period of a random sequence |
| US8180055B2 (en) * | 2008-02-05 | 2012-05-15 | Harris Corporation | Cryptographic system incorporating a digitally generated chaotic numerical sequence |
| US8363830B2 (en) * | 2008-02-07 | 2013-01-29 | Harris Corporation | Cryptographic system configured to perform a mixed radix conversion with a priori defined statistical artifacts |
| KR20090098430A (ko) * | 2008-03-14 | 2009-09-17 | 삼성전자주식회사 | 확산 스펙트럼 클록 발생기 및 이를 구비한 표시 장치 |
| US8040937B2 (en) * | 2008-03-26 | 2011-10-18 | Harris Corporation | Selective noise cancellation of a spread spectrum signal |
| US8139764B2 (en) * | 2008-05-06 | 2012-03-20 | Harris Corporation | Closed galois field cryptographic system |
| US8320557B2 (en) | 2008-05-08 | 2012-11-27 | Harris Corporation | Cryptographic system including a mixed radix number generator with chosen statistical artifacts |
| US8145692B2 (en) * | 2008-05-29 | 2012-03-27 | Harris Corporation | Digital generation of an accelerated or decelerated chaotic numerical sequence |
| US8064552B2 (en) * | 2008-06-02 | 2011-11-22 | Harris Corporation | Adaptive correlation |
| US8068571B2 (en) * | 2008-06-12 | 2011-11-29 | Harris Corporation | Featureless coherent chaotic amplitude modulation |
| US8325702B2 (en) * | 2008-08-29 | 2012-12-04 | Harris Corporation | Multi-tier ad-hoc network in which at least two types of non-interfering waveforms are communicated during a timeslot |
| US8165065B2 (en) | 2008-10-09 | 2012-04-24 | Harris Corporation | Ad-hoc network acquisition using chaotic sequence spread waveform |
| US8406276B2 (en) * | 2008-12-29 | 2013-03-26 | Harris Corporation | Communications system employing orthogonal chaotic spreading codes |
| US8351484B2 (en) * | 2008-12-29 | 2013-01-08 | Harris Corporation | Communications system employing chaotic spreading codes with static offsets |
| JP4681658B2 (ja) * | 2009-01-30 | 2011-05-11 | ザインエレクトロニクス株式会社 | クロック制御回路及び送信機 |
| US8457077B2 (en) * | 2009-03-03 | 2013-06-04 | Harris Corporation | Communications system employing orthogonal chaotic spreading codes |
| US8428102B2 (en) | 2009-06-08 | 2013-04-23 | Harris Corporation | Continuous time chaos dithering |
| US8509284B2 (en) * | 2009-06-08 | 2013-08-13 | Harris Corporation | Symbol duration dithering for secured chaotic communications |
| US8428103B2 (en) * | 2009-06-10 | 2013-04-23 | Harris Corporation | Discrete time chaos dithering |
| US8363700B2 (en) * | 2009-07-01 | 2013-01-29 | Harris Corporation | Rake receiver for spread spectrum chaotic communications systems |
| US8379689B2 (en) | 2009-07-01 | 2013-02-19 | Harris Corporation | Anti-jam communications having selectively variable peak-to-average power ratio including a chaotic constant amplitude zero autocorrelation waveform |
| US8369376B2 (en) * | 2009-07-01 | 2013-02-05 | Harris Corporation | Bit error rate reduction in chaotic communications |
| US8385385B2 (en) * | 2009-07-01 | 2013-02-26 | Harris Corporation | Permission-based secure multiple access communication systems |
| US8340295B2 (en) * | 2009-07-01 | 2012-12-25 | Harris Corporation | High-speed cryptographic system using chaotic sequences |
| US8406352B2 (en) * | 2009-07-01 | 2013-03-26 | Harris Corporation | Symbol estimation for chaotic spread spectrum signal |
| US8428104B2 (en) * | 2009-07-01 | 2013-04-23 | Harris Corporation | Permission-based multiple access communications systems |
| US8848909B2 (en) * | 2009-07-22 | 2014-09-30 | Harris Corporation | Permission-based TDMA chaotic communication systems |
| US8369377B2 (en) * | 2009-07-22 | 2013-02-05 | Harris Corporation | Adaptive link communications using adaptive chaotic spread waveform |
| US9760333B2 (en) * | 2009-08-24 | 2017-09-12 | Ati Technologies Ulc | Pixel clocking method and apparatus |
| US9348355B2 (en) | 2009-08-24 | 2016-05-24 | Ati Technologies Ulc | Display link clocking method and apparatus |
| US8345725B2 (en) | 2010-03-11 | 2013-01-01 | Harris Corporation | Hidden Markov Model detection for spread spectrum waveforms |
| JP5534968B2 (ja) * | 2010-06-15 | 2014-07-02 | シャープ株式会社 | 液晶表示装置および電子情報機器 |
| US20120007875A1 (en) * | 2010-07-12 | 2012-01-12 | International Business Machines Corporation | Multiple Monitor Video Control |
| US10699677B2 (en) * | 2016-09-27 | 2020-06-30 | Intel Corporation | Display controller to prevent visual artifacts with spread spectrum clocking |
| CN109474743B (zh) * | 2018-11-19 | 2021-03-12 | Oppo广东移动通信有限公司 | 电磁干扰控制方法及相关产品 |
| US10943518B2 (en) * | 2019-07-31 | 2021-03-09 | Novatek Microelectronics Corp. | Timing control circuit and operating method thereof |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04122985A (ja) | 1990-09-14 | 1992-04-23 | Toshiba Corp | 表示駆動回路 |
| US5631920A (en) * | 1993-11-29 | 1997-05-20 | Lexmark International, Inc. | Spread spectrum clock generator |
| US5488627A (en) * | 1993-11-29 | 1996-01-30 | Lexmark International, Inc. | Spread spectrum clock generator and associated method |
| US5757338A (en) * | 1996-08-21 | 1998-05-26 | Neomagic Corp. | EMI reduction for a flat-panel display controller using horizontal-line based spread spectrum |
| US5758135A (en) * | 1996-09-24 | 1998-05-26 | Seiko Epson Corporation | System and method for fast clocking a digital display in a multiple concurrent display system |
| JPH11249622A (ja) | 1998-03-02 | 1999-09-17 | Advanced Display Inc | 液晶表示装置および複数ポートのデータ出力部を有する集積回路 |
| JP4034440B2 (ja) * | 1998-10-16 | 2008-01-16 | オリンパス株式会社 | 映像機器 |
| JP2000181397A (ja) * | 1998-12-14 | 2000-06-30 | Nec Eng Ltd | Ｃｒｔ／ｌｃｄ表示変換回路及び変換方法 |
| JP2001014056A (ja) * | 1999-07-02 | 2001-01-19 | Nec Corp | 半導体集積回路装置およびスペクトル拡散クロック発振器 |
| JP2001067054A (ja) * | 1999-08-27 | 2001-03-16 | Toshiba Corp | 表示制御装置およびコンピュータシステム |
| JP3722403B2 (ja) * | 1999-09-22 | 2005-11-30 | 株式会社リコー | 画像読取装置 |
| US6580432B1 (en) * | 2000-01-14 | 2003-06-17 | Ati International Srl | Spread spectrum FIFO and method for storing data for multiple display types |
| JP2001092568A (ja) * | 2000-07-19 | 2001-04-06 | Hitachi Ltd | 画像表示方法 |
-
2001
- 2001-10-25 JP JP2003539016A patent/JP4112494B2/ja not_active Expired - Fee Related
- 2001-10-25 WO PCT/JP2001/009395 patent/WO2003036607A1/ja active Application Filing
-
2004
- 2004-04-21 US US10/828,583 patent/US7446732B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014191339A (ja) * | 2013-03-28 | 2014-10-06 | Canon Inc | 画像表示装置およびその制御プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040196212A1 (en) | 2004-10-07 |
| US7446732B2 (en) | 2008-11-04 |
| WO2003036607A1 (fr) | 2003-05-01 |
| JPWO2003036607A1 (ja) | 2005-02-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4112494B2 (ja) | 表示制御装置 | |
| KR100510499B1 (ko) | 전자파 장해를 저감하는 액정 표시 장치를 구동하는스케일링 장치 | |
| US5757338A (en) | EMI reduction for a flat-panel display controller using horizontal-line based spread spectrum | |
| KR100280041B1 (ko) | 디지털 디스플레이 유닛내의 클록 복구 방법 및 장치 | |
| CN101491090B (zh) | 用于同步显示流的方法和系统 | |
| CN102077271B (zh) | 图形处理单元的热管理 | |
| US8736515B2 (en) | Graphics card, multi-screen display system and synchronous display method | |
| CN102222457B (zh) | 定时控制器及具有其的液晶显示器 | |
| JP2008145916A (ja) | 表示装置及び、コントローラドライバ | |
| JP4500920B2 (ja) | デジタルディスプレイ装置におけるｅｍｉを低減するための方法および装置 | |
| KR100744135B1 (ko) | 오실레이터 클럭 신호를 이용하여 시스템 클럭 신호를생성하는 디스플레이용 구동 집적회로 및 디스플레이용구동 집적회로의 시스템 클럭 신호 생성 방법 | |
| KR20090096999A (ko) | 타이밍 콘트롤러와 디스플레이 구동회로 사이의 전송 채널주파수를 감소시킨 디스플레이 장치 | |
| JP4410677B2 (ja) | スクリーン上への画像表示において干渉パターンを低減するための制御ユニットおよび方法 | |
| US7570245B2 (en) | Control unit and method for reducing interference patterns in the display of an image on a screen | |
| JP2002099269A (ja) | 表示システム及び情報処理装置 | |
| JP2007011275A (ja) | 液晶表示パネルモジュールと、そのスキャンドライバ | |
| US6791382B1 (en) | Noise reduction method and system for a multiple clock, mixed signal integrated circuit | |
| KR100790984B1 (ko) | Ｄｏｔ 클럭 신호의 주파수에 관계없이 일정한 주파수의시스템 클럭 신호를 생성하는 디스플레이용 구동 집적회로및 시스템 클럭 신호 생성 방법 | |
| JP2004302415A (ja) | 液晶表示装置 | |
| US20110050314A1 (en) | Display link clocking method and apparatus | |
| KR20130021869A (ko) | 타이밍 컨트롤러 및 그 구동 방법과 이를 이용한 액정표시장치 | |
| JP2001228816A (ja) | 基準信号生成装置及びその信号生成方法 | |
| JP2008015407A (ja) | 画像コントロールｉｃ及び電子機器 | |
| KR20050079385A (ko) | 신호 송/수신 방법과, 이를 수행하기 위한 표시 장치와,이의 구동 장치 및 그 방법 | |
| KR20050016306A (ko) | 디지털 디스플레이 장치에서 ｅｍｉ를 감소하기 위해직접적 디지털 신서사이저 및 전개 스펙트럼 기술을이용하는 방법 및 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080122 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080318 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080409 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4112494 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |