JP4500920B2 - デジタルディスプレイ装置におけるｅｍｉを低減するための方法および装置 - Google Patents

Description

本発明は、液晶ディスプレイ（ＬＣＤ）に関する。特に、本発明は、液晶ディスプレイにおける電磁干渉を低減するための方法および装置に関する。

電磁干渉（ＥＭＩ）は、電子デバイス（意図しないトランスミッタ）が、意図したレシーバを妨害する干渉の量の指標である。当然、ＥＭＩは、高速な構成要素に依存するＰＣやフラットパネルモニタなどのデバイスの設計において主要な関心事となっている。何故なら、ＥＭＩは、システム、ＰＣのマザーボード、グラフィクスコントローラなどが米国商務省によって販売を許可されるか否かを左右するからである。この状況は、高速（例えば、ペンティアムクラスの）プロセッサ、高速バス、および、複数のクロック出力を特徴とする設計において、特に当てはまる。通例、ＥＭＩ試験は、設計プロセスの終盤で行われるため、ＥＭＩ試験の不合格は、再設計にコストが掛かることと、市場への投入が遅れることを意味する。ＥＭＩを低減する方法として遮蔽を用いると、材料のコストに加えて、製品がかなり複雑化することによりシステムのコストがさらに跳ね上がる。

しかしながら、ＥＭＩを低減および／または排除する技術には、様々なものがある。かかる技術の１つは、パルス整形と呼ばれており、より高周波数の高調波を抑制するための出力波形の制御を必要とする。しかしながら、パルス整形は、角をなまらせて立ち上がりエッジの形状を変更して高周波成分の一部とそれらのエネルギとを低減するにすぎず、基本波のスペクトルエネルギを抑制しない。したがって、パルス整形は、スイッチング閾値付近の波形の一部を制御できる場合に機能する。

パルス整形でのさらなる問題は、所望のＥＭＩ低減を実現するための過度のなまりと不十分ななまりとの間のバランスの保持が、温度や電圧の変動によってそのバランスが乱されるためにさらに複雑になることである。このバランスの保持は、最適ななまりを実現するために用いられる技術が製造の際の操業間で一定した結果を提供できないためにさらに複雑になる。例えば、波形整形のための慎重に設定した容量または抵抗の値が製品ロットごとに変化するため、プロセスの変動が十分なＥＭＩ制御と立ち上がり時間に影響しないようにシステムに対する過剰な設計が必要となる。

さらに別のＥＭＩ低減方法は、スルーレート制御と呼ばれており、負荷容量を過充電しないように出力の駆動を維持することによって立ち上がりエッジの勾配を管理する。スルーレート制御は、高速、高電流とならないように電流制御された出力を生成することによりこの維持を行う。このスルーレート制御は、理論的には有効であろう。しかしながら、パルス整形と同様に、製造のロットごとに、様々な電圧および温度の範囲にわたって制御を維持することが、主要な課題となっている。設計は、最悪の場合のプロセスを考慮すると共に、高温および低温と高電圧および低電圧とを考慮する必要がある。これらの潜在的な変動は、危機的であると共に予測不可能である。結果として、スルーレート制御は、実施が困難であり、信頼性が低い。

最後に、最もよく知られるＥＭＩ低減方法は、スペクトル拡散技術（ＳＳＴ）と呼ばれるものであり、基本周波数のエネルギを拡散して、特定の周波数におけるエネルギの任意のピーキングを最小限に抑える。この技術は、基本周波数のＥＭＩと、より高周波数の高調波との両方を低減し、クロックエッジの立ち上がりおよび立ち下がり時間に影響を与えることなく、システムのＥＭＩ放射全体を大幅に低減する（図１Ａおよび１Ｂ参照）。スペクトルピークの振幅が小さいと、システムは、ＥＭＩに対してより大きいマージンを有することになる。スペクトル拡散は、最も簡単で最も効率的な技術であり、製造プロセスの変動に対して最大の耐性を提供する。したがって、ＳＳＴの利用は、マザーボード市場で普及し、１００ＭＨｚフロントサイドバス（ＦＳＢ）や、ＰＣＩ、ＣＰＵ、およびメモリバスをサポートするチップセットを用いた設計のほぼ全てにおいて用いられるまでに至っている。マザーボードチップセットの製造業者はすべて、スペクトル拡散タイミング信号で機能するように部品を設計している。

ダイレクトデジタルシンセサイザ（ＤＤＳ）は、離散的信号の周波数変換に有用な構成要素である。ＤＤＳは、通常、周波数逓減機能を実行する。加算器は、ＳＦレジスタに格納されたｎビット値ＳＦを位相累算器の出力からのｎビット値に加算する。和は、ＳＣＬＫの立ち上がりエッジごとに同調して更新される。位相累算器は、ｎビットのＤＤＳ周波数Ｆ_DDSを出力部に供給すると共に、Ｆ_DDSを加算器にフィードバックし、それによって、いくつかのＳＣＬＫサイクルにわたって、以下の式（２）によって与えられる周波数を有する階段状周期信号を生成する。

ここで、Ｆ_SCLKは、ＳＣＬＫの周波数の値である。出力部は、ＤＤＳの周波数信号Ｆ_DDSを目標クロックＤＣＬＫに変換する。出力部は、例えば、階段波形を、周波数Ｆ_DDSを有する２値のクロック信号に変換できる。階段状周期信号の周期におけるジッタは、ＳＣＬＫ周期に等しいことに注意されたい。ＳＣＬＫ周期が広範囲にわたって変動する（すなわち、高いジッタを有する）場合には、ジッタを効果的に低減するように出力部を設計することが困難（もしくは、不可能）になることがある。

したがって、選択可能な周波数変調クロック信号を提供することにより、スペクトル拡散技術を用いてＥＭＩを効果的に低減するための方法および装置が望まれている。

一実施形態では、選択可能なスペクトル拡散に基づいた出力クロック信号を供給するように構成されたクロックシンセサイザ回路であって、位相累算回路と、位相累算回路に接続され、基準クロック信号を供給するように構成された基準クロックソースと、位相累算回路に接続された周波数偏移部と、周波数偏移部に接続された位相累算回路に接続され、公称位相信号を供給するように構成された公称位相ソースと、周波数偏移部に接続され、変調信号を供給するように構成された変調位相ソースと、を備える、回路が提供されている。周波数偏移部は、公称位相信号と変調信号とを合成して、位相累算回路への入力として周波数偏移信号を形成し、位相累算回路は、周波数偏移信号を用いて、基準クロック信号をサンプリングすることにより、変調信号に基づいた中心周波数と周波数拡散とを有する出力クロック信号を生成する。

別の実施形態では、選択可能なスペクトル拡散に基づいた出力クロック信号を供給する方法が開示されている。その方法は、位相累算回路を準備する工程と、基準クロック信号を供給するように構成された基準クロックソースを位相累算回路に接続する工程と、周波数偏移部を位相累算回路に接続する工程と、を備える。その方法は、さらに、公称位相信号を供給するように構成された公称位相ソースを、周波数偏移部に接続された位相累算回路に接続する工程と、変調信号を供給するように構成された変調位相ソースを、周波数偏移部に接続する工程と、を備える。

本発明によれば、選択可能な周波数変調クロック信号を提供することにより、スペクトル拡散技術を用いてＥＭＩを低減することができる。

本発明の好ましい実施形態を参照して、詳細な説明を行う。好ましい実施形態の一例が、添付の図面に示されている。以下では、好ましい実施形態に言及しながら本発明の説明を行うが、本発明は、好ましい一実施形態に限定されるものではない。逆に、本発明は、添付の特許請求の範囲に規定された発明の趣旨および範囲に含まれる代替、変形、および均等物を網羅するものである。

一実施形態では、選択可能なスペクトル拡散に基づいた出力クロック信号を供給するように構成されたダイレクトデジタルシンセサイザ回路（ＤＤＳ）が開示されている。そのシンセサイザは、位相累算回路と、位相累算回路に接続され基準クロック信号を供給するように構成された基準クロックソースと、位相累算回路に接続された周波数偏移部と、周波数偏移部に接続された位相累算回路に接続され公称位相信号を供給するように構成された公称位相ソースと、周波数偏移部に接続され変調信号を供給するように構成された変調位相ソースと、を備える。周波数偏移部は、公称位相信号と変調信号とを合成して位相累算回路への入力として周波数偏移信号を形成し、位相累算回路は、変調信号に基づいた中心周波数と周波数拡散とを有する出力クロック信号を生成する。

本発明の説明は、変調クロック信号をＬＣＤに供給するために用いられる当業者に周知の集積半導体素子に組み込み可能なスペクトル拡散システムと、その利用方法に関連して行われる。しかしながら、説明された実施形態は、例示を目的としたものにすぎず、本発明の範囲や意図を限定するものではないことに注意されたい。

図２は、本発明の一実施形態に従って、スペクトル拡散システム２００を示す。システム２００は、クロック変調信号生成部２０６によって供給されたクロック変調信号ＣＬＫ_modと、公称信号生成部２０８によって供給された公称信号ＣＬＫ_nomとに基づいて、基準クロック信号ソース２０４から受信した基準クロック信号ＣＬＫ_refを変調するように構成されたＤＤＳ回路２０２を備える。クロック変調信号生成部２０６および公称信号生成部２０８は、それぞれ、位相累算器２１２に接続された出力を有する加算部２１０に接続されている。クロック変調信号ＣＬＫ_modは、実質的に０の平均値を有する周期的な両極性信号である（すなわち、正負対称な波形を有する）ことに注意されたい。かかる信号の一例が、図３に示されている。図３は、クロック変調信号波形３０２と、それに関連づけられたクロック変調信号ＣＬＫ_modとを示しており、後者は、この例においては一連の１６進数の波形値３０４の形態をとっている。このように、出力クロックＣＬＫ_outの信号が、クロック変調信号ＣＬＫ_modの変動によって周波数変調されても、その中心周波数は、不変のままである。

説明されている実施形態のように、当業者に周知のフェーズロックドループ（ＰＬＬ）回路２１８に接続されたデジタル／アナログ変換器（ＤＡＣ）２１６を用いてアナログ変調クロック信号を供給するため、クロック変調回路２０２が備える出力回路２１４が利用される場合もある。

動作中、加算部２１０は、クロック変調信号ＣＬＫ_modを公称信号ＣＬＫ_nomに加算することにより、位相累算器２１２の入力として供給される変調信号２２０を生成する。位相累算器２１２は、受信した変調信号２２０に基づいて、基準クロック信号ＣＬＫ_refをサンプリングすることで応答し、それにより、図４Ａに示す累算器出力信号２２２を生成する。本発明の一実施形態によると、累算器の出力信号２２２は、クロック変調信号ＣＬＫ_modに直接関連する中心基準周波数ｆ_refの周囲の周波数拡散Δｆを提供する。図４Ｂおよび４Ｃは、出力クロックＣＬＫ_outの信号が、クロック変調信号ＣＬＫ_modによって周波数変調されても、中心周波数ｆ_refは、不変のままであるという本発明の少なくとも１つの利点を示している。

図５の一実施形態では、クロック変調回路２０２は、ダイレクトデジタルシンセサイザ回路（ＤＤＳ）５００の形態をとっている。基準クロック信号ＣＬＫ_refおよびクロック変調信号ＣＬＫ_modからの出力クロックＣＬＫ_outの生成は、位相累算回路５０２によって実行される。一部の実施形態では、位相累算回路５０２は、正弦波振幅値のＲＯＭルックアップテーブル５０６に接続されている。本実施形態では、位相累算回路５０２のサンプリングされた出力は、正弦波振幅値のＲＯＭルックアップテーブル５０６のアドレス指定を行うために用いられる。この場合、サンプリングされた位相の正弦波振幅への変換は、時間に関する実数部または虚数部への射影に類似していることに注意されたい。位相累算回路５０２によって用いられるビット数は、出力クロックＣＬＫ_outの信号の周波数調整の段階の細かさを左右する。そのため、典型的な位相累算回路のサイズは、２４から３２ビットである。ＤＤＳ５００の利用には、出力クロックＣＬＫ_outの信号の公称値が、基準クロック信号ＣＬＫ_refの約２分の１より大きくならないことが必要であるため、出力クロックＣＬＫ_outの信号は、フェーズロックドループ（ＰＬＬ）回路２１８によって決まる。

図６に示す一実施例では、動作中、位相累算回路５０２には、基準クロック信号ＣＬＫ_refに同期して、クロック変調信号ＣＬＫ_modに基づくＮビットの周波数ワードＦ（Ｎは通例２４である）がロードされる。この周波数ワードＦは、Ｎビット加算器６０２によって、最後にサンプリングされた位相値と共に累算される。加算器６０２の出力は、Ｎビット加算器６０２に接続された基準クロック信号ＣＬＫ_refでサンプリングされる。累算回路５０２が、（クロック変調信号ＣＬＫ_modによって変調された）Ｎビットの最大値に到達すると、累算回路５０２は、繰り越し（ロールオーバ）して継続する。

図７は、本発明の一実施形態に従って、スペクトル拡散に基づいた変調クロックを提供するためのプロセス７００を詳述するフローチャートである。そのプロセスは、所望の周波数拡散Δｆを選択する工程７０２から始まる。特定の周波数拡散Δｆが選択されると、工程７０４において、選択された周波数拡散Δｆに基づき、両極性のカウンタ信号が選択される。両極性のカウンタ信号は、実質的に０の平均値を有する周期的な信号であることに注意されたい。選択された両極性のカウンタ信号は、次に、工程７０６において、公称信号と合成されて、変調信号を形成し、次いで、その変調信号は、工程７０８において、位相累算回路に供給される。次に、位相累算回路は、工程７１０において、変調信号に基づいて、基準クロック信号をサンプリングする。次いで、サンプリングされた基準クロック信号は、位相累算回路の出力として、出力回路に供給される。その出力回路は、実質的に不変の中心周波数と、選択された周波数拡散Δｆとを有する変調出力クロック信号を、工程７１２において供給するように適切に構成されている。

図８は、本発明を実施するために用いられるコンピュータシステム８００を示している。コンピュータシステム８００は、本発明を実装できるグラフィクスシステムのほんの一例にすぎない。コンピュータシステム８００は、中央処理装置（ＣＰＵ）８１０と、ランダムアクセスメモリ（ＲＡＭ）８２０と、読み出し専用メモリ（ＲＯＭ）８２５と、１または複数の周辺機器８３０と、グラフィクスコントローラ８６０と、一次記憶装置８４０および８５０と、デジタル表示部８７０とを含む。ＣＰＵ８１０は、さらに、１または複数の入出力装置８９０に接続されてもよい。入出力装置８９０は、トラックボール、マウス、キーボード、マイクロホン、タッチセンシティブディスプレイ、変換器型カードリーダ、磁気テープもしくは紙テープリーダ、タブレット、スタイラス、音声もしくは手書き文字認識装置、および別のコンピュータのような他の周知の入力装置などの装置を含むがこれらに限定されない。グラフィックスコントローラ８６０は、アナログ画像データおよびそれに対応する基準信号を生成し、デジタル表示部８７０に供給する。アナログ画像データは、例えば、ＣＰＵ８１０または外部のエンコード（図示せず）から受信されたピクセルデータに基づいて生成することができる。一実施形態では、アナログ画像データはＲＧＢフォーマットで提供され、基準信号は当該分野で周知のＶＳＹＮＣおよびＨＳＹＮＣ信号を含む。しかしながら、本発明は、他のフォーマットのアナログ画像データおよび／または基準信号を用いて実施することも可能であることを理解されたい。例えば、アナログ画像データは、対応する時間基準信号を備えたビデオ信号データであってもよい。

以上では、いくつかの実施形態のみを取り上げて説明したが、本発明は、発明の趣旨または範囲を逸脱しない限りにおいて、他の様々な形態で実施することができる。上記の実施例は、例示的であって限定的ではないので、本発明は、本明細書の詳細事項に限定されることはなく、添付された特許請求の範囲と、あらゆる均等物の範囲において、変形可能である。

好ましい実施形態を用いて本発明の説明を行ったが、本発明の範囲内の代替、置換、および均等物が存在する。本発明のプロセスおよび装置の両方を実施する多くの別の方法が存在することに注意されたい。したがって、本発明は、本発明の真の趣旨および範囲に含まれる代替、置換、および均等物のすべてを包含するものとして解釈される。

典型的なクロック信号と、それに関連する高調波によるＥＭＩを示す図。 図１Ａの代表的なクロック信号のスペクトル拡散処理と、処理による高調波ＥＭＩレベルの低減とを示す図。 本発明の一実施形態に従って、選択可能な変調システムクロックを供給するためのシステムを示す図。 本発明の一実施形態に従って、代表的な両極性信号を示す図。 本発明の一実施形態に従って、代表的な出力信号を示す図。 本発明の一実施形態に従って、代表的な出力信号を示す図。 本発明の一実施形態に従って、代表的な出力信号を示す図。 本発明の特定の実施形態に従って、ダイレクトデジタルシンセサイザ回路（ＤＤＳ）の形態をとるクロック変調回路を示す図。 本発明の一実施形態に従って、位相累算回路の特定の実施例を示す図。 本発明の一実施形態に従って、スペクトル拡散に基づいた変調クロックを供給するためのプロセスを詳述するフローチャート。 本発明を実施するために用いられるコンピュータシステム８００を示す図。

符号の説明

２００…スペクトル拡散システム
２０２…ＤＤＳ回路
２０４…基準クロック信号ソース
２０６…クロック変調信号生成部
２０８…公称信号生成部
２１０…加算部
２１２…位相累算器
２１４…出力回路
２１６…デジタル／アナログ変換器
２１８…フェーズロックドループ回路
２２０…変調信号
２２２…累算器出力信号
３０２…クロック変調信号波形
３０４…クロック変調信号波形値
４０２…加算器
４０４…ＳＦレジスタ
４０６…位相累算器
４０８…階段状周期信号
４１０…出力部
５００…ダイレクトデジタルシンセサイザ回路
５０２…位相累算回路
５０６…正弦波振幅値のＲＯＭルックアップテーブル
６０２…加算器
８００…コンピュータシステム
８１０…中央処理装置
８２０…ランダムアクセスメモリ
８２５…読み出し専用メモリ
８３０…周辺機器
８４０…一次記憶装置
８５０…一次記憶装置
８６０…グラフィクスコントローラ
８７０…デジタル表示部
８９０…入出力装置

Claims (12)

1. 選択可能なスペクトル拡散に基づいた出力クロック信号を供給するように構成されたクロックシンセサイザ回路であって、
   位相累算器と、
   前記位相累算器に接続され、基準クロック信号を供給するように構成された基準クロックソースと、
   前記位相累算器に接続された加算部と、
   前記加算部に接続され、公称信号を供給するように構成された公称信号生成部と、
   前記加算部に接続され、クロック変調信号を供給するように構成されたクロック変調信号生成部と、
   を備え、
   前記加算部は、前記基準クロック信号とほぼ同じ中心周波数と、前記クロック変調信号に基づいた周波数拡散とを有する出力クロック信号を生成するために、前記公称信号と前記クロック変調信号とを合成して、前記位相累算器が前記基準クロック信号のサンプリングに使用するために前記位相累算器に入力される変調信号を形成する、回路。
2. 請求項１に記載の回路であって、
   前記クロック変調信号は、正負対称な波形を有し平均値が略０の周期的な両極性信号である、回路。
3. 請求項２に記載の回路であって、
   前記クロック変調信号生成部は、
   周波数拡散を選択するための周波数拡散選択部と、
   選択された前記周波数拡散に基づいて選択される選択可能な両極性カウンタと、
   選択された前記両極性カウンタに基づいて両極性カウンタ信号を前記クロック変調信号として生成するための両極性カウンタ信号生成部と
   を備える、回路。
4. 請求項３に記載の回路であって、
   前記加算部は、前記公称信号と前記両極性カウンタ信号とを合成する、回路。
5. 請求項１に記載の回路であって、
   前記位相累算器は、読み出し専用メモリ（ＲＯＭ）ルックアップテーブルに接続されている、回路。
6. 請求項５に記載の回路であって、
   前記ＲＯＭルックアップテーブルは、正弦波振幅値を含む、回路。
7. 請求項６に記載の回路であって、
   前記位相累算器のサンプリングされた出力は、前記ＲＯＭルックアップテーブルへの入力信号となって、前記サンプリングされた出力信号は、正弦波振幅信号に変換される、回路。
8. 選択可能なスペクトル拡散に基づいた出力クロック信号を供給する方法であって、
   基準クロック信号を供給する工程と、
   公称信号を供給する工程と、
   クロック変調信号を供給する工程と、
   周波数偏移信号を形成するために前記公称信号と前記クロック変調信号とを合成する工程と、
   前記基準クロック信号とほぼ同じ中心周波数と、前記クロック変調信号に基づいた周波数拡散とを有する出力クロック信号を生成するために、前記周波数偏移信号を用いて基準クロック信号をサンプリングする工程と
   を備える、方法。
9. 請求項８に記載の方法であって、
   前記クロック変調信号は、正負対称な波形を有し平均値が略０の周期的な両極性信号である、方法。
10. 請求項９に記載の方法であって、
    前記クロック変調信号を供給する工程は、
    周波数拡散を選択する工程と、
    選択された前記周波数拡散に基づいて両極性カウンタを選択する工程と、
    選択された前記両極性カウンタに基づいて両極性カウンタ信号を前記クロック変調信号として生成する工程と
    を備える、方法。
11. 請求項１０に記載の方法であって、
    前記公称信号と前記両極性カウンタ信号とを合成することにより前記出力クロック信号を生成する工程を備える、方法。
12. 請求項８に記載の方法であって、さらに、
    正弦波振幅値を含む読み出し専用メモリ（ＲＯＭ）ルックアップテーブルを準備する工程と、
    前記ＲＯＭルックアップテーブルに含まれる前記正弦波振幅値に基づいて、前記サンプリングされた出力信号を正弦波振幅信号に変換する工程と
    を備える、方法。

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